JPH08321193A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH08321193A JPH08321193A JP12393295A JP12393295A JPH08321193A JP H08321193 A JPH08321193 A JP H08321193A JP 12393295 A JP12393295 A JP 12393295A JP 12393295 A JP12393295 A JP 12393295A JP H08321193 A JPH08321193 A JP H08321193A
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Abstract
(57)【要約】
【目的】高速にかつ安定してデータ書き込みが行える半
導体不揮発性記憶装置を実現する。 【構成】選択されたワード線Ｗ１〜ＷＭに接続されたメ
モリセルアレイ１内の複数のメモリセルに対して同時並
列的にデータの書き込みを行う半導体不揮発性記憶装置
において、選択されたワード線に接続された「１」デー
タを書き込むべきメモリセルのビット数が所定の一定数
となるように分割書き込みを行う回路２〜８を設ける。
導体不揮発性記憶装置を実現する。 【構成】選択されたワード線Ｗ１〜ＷＭに接続されたメ
モリセルアレイ１内の複数のメモリセルに対して同時並
列的にデータの書き込みを行う半導体不揮発性記憶装置
において、選択されたワード線に接続された「１」デー
タを書き込むべきメモリセルのビット数が所定の一定数
となるように分割書き込みを行う回路２〜８を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書換え可能な
メモリ、たとえば紫外線消去型ＥＰＲＯＭ，フラッシュ
ＥＥＰＲＯＭなどの半導体不揮発性記憶装置に関するも
のである。
メモリ、たとえば紫外線消去型ＥＰＲＯＭ，フラッシュ
ＥＥＰＲＯＭなどの半導体不揮発性記憶装置に関するも
のである。
【０００２】
【従来の技術】電気的に書き換え可能なフラッシュメモ
リとして、データの書き込みはＣＨＥ（チャンネルホッ
トエレクトロン）によりドレイン側よりフローティング
ゲート中に電子を注入することにより行い、消去はＦＮ
（Fowler-Nordheim ）トンネリングによりフローティン
グゲートからソースへ電子を引き抜くことにより行うＮ
ＯＲ型フラッシュメモリが知られている。また、他のＮ
ＯＲ型構造を有する半導体不揮発性記憶装置として、デ
ータの書き込みは同様にＣＨＥによりドレイン側よりフ
ローティングゲート中に電子を注入することにより行
い、消去は紫外線照射により行う紫外線消去型ＥＰＲＯ
Ｍが知られている。
リとして、データの書き込みはＣＨＥ（チャンネルホッ
トエレクトロン）によりドレイン側よりフローティング
ゲート中に電子を注入することにより行い、消去はＦＮ
（Fowler-Nordheim ）トンネリングによりフローティン
グゲートからソースへ電子を引き抜くことにより行うＮ
ＯＲ型フラッシュメモリが知られている。また、他のＮ
ＯＲ型構造を有する半導体不揮発性記憶装置として、デ
ータの書き込みは同様にＣＨＥによりドレイン側よりフ
ローティングゲート中に電子を注入することにより行
い、消去は紫外線照射により行う紫外線消去型ＥＰＲＯ
Ｍが知られている。
【０００３】以下、これらＮＯＲ型構造をなす半導体不
揮発性記憶装置の書き込み動作におけるバイアス条件を
図３に示し、簡単に説明する。図３において、ＷＬｍ−
1 ，ＷＬｍ，ＷＬｍ＋1 はワード線、ＢＬｎ−1 ，ＢＬ
ｎ，ＢＬｎ＋1 はビット線、ＳＲＬは共通ソース線、Ｍ
Ｔｍ−1 ，ｎ−1 、ＭＴｍ−1 ，ｎ、ＭＴｍ−1 ，ｎ＋
1 、ＭＴｍ，ｎ−1 、ＭＴｍ，ｎ、ＭＴｍ，ｎ＋1 、Ｍ
Ｔｍ＋1 ，ｎ−1 、ＭＴｍ＋1 ，ｎ、ＭＴｍ＋1 ，ｎ＋
1 はメモリセルをそれぞれ示している。
揮発性記憶装置の書き込み動作におけるバイアス条件を
図３に示し、簡単に説明する。図３において、ＷＬｍ−
1 ，ＷＬｍ，ＷＬｍ＋1 はワード線、ＢＬｎ−1 ，ＢＬ
ｎ，ＢＬｎ＋1 はビット線、ＳＲＬは共通ソース線、Ｍ
Ｔｍ−1 ，ｎ−1 、ＭＴｍ−1 ，ｎ、ＭＴｍ−1 ，ｎ＋
1 、ＭＴｍ，ｎ−1 、ＭＴｍ，ｎ、ＭＴｍ，ｎ＋1 、Ｍ
Ｔｍ＋1 ，ｎ−1 、ＭＴｍ＋1 ，ｎ、ＭＴｍ＋1 ，ｎ＋
1 はメモリセルをそれぞれ示している。
【０００４】図３の書き込み例は、図中実線で囲んだメ
モリセルＭＴｍ，ｎにデータ書き込みを行う場合であ
る。この場合、選択するワード線ＷＬｍに１２Ｖ、選択
するビット線ＢＬｎに７Ｖを印加し、その他のワード線
ＷＬｍ−1 、ＷＬｍ＋1 、ビット線ＢＬｎ−1 、ＢＬｎ
＋1 および共通ソース線ＳＲＬに０Ｖを印加する。その
結果、選択されたメモリセルトランジスタＭＴｍ，ｎに
のみ、チャンネルホットエレクトロン（ＣＨＥ）によ
り、フローティングゲート中に電子が注入されて、しき
い値電圧Ｖｔｈは消去状態の１Ｖ〜２Ｖ程度から５Ｖ以
上に遷移する。
モリセルＭＴｍ，ｎにデータ書き込みを行う場合であ
る。この場合、選択するワード線ＷＬｍに１２Ｖ、選択
するビット線ＢＬｎに７Ｖを印加し、その他のワード線
ＷＬｍ−1 、ＷＬｍ＋1 、ビット線ＢＬｎ−1 、ＢＬｎ
＋1 および共通ソース線ＳＲＬに０Ｖを印加する。その
結果、選択されたメモリセルトランジスタＭＴｍ，ｎに
のみ、チャンネルホットエレクトロン（ＣＨＥ）によ
り、フローティングゲート中に電子が注入されて、しき
い値電圧Ｖｔｈは消去状態の１Ｖ〜２Ｖ程度から５Ｖ以
上に遷移する。
【０００５】また、電気的に書換え可能な他のフラッシ
ュメモリとして、データの書き込みはＦＮトンネリング
によりドレイン側よりフローティングゲート中の電子を
引き抜くことにより行い、消去もＦＮトンネリングによ
りフローティングゲート中へ電子を注入することにより
行うＤＩＮＯＲ型フラッシュメモリが知られている。
ュメモリとして、データの書き込みはＦＮトンネリング
によりドレイン側よりフローティングゲート中の電子を
引き抜くことにより行い、消去もＦＮトンネリングによ
りフローティングゲート中へ電子を注入することにより
行うＤＩＮＯＲ型フラッシュメモリが知られている。
【０００６】以下、ＤＩＮＯＲ型フラッシュメモリの書
き込み動作におけるバイアス条件を図４に示し、簡単に
説明する。
き込み動作におけるバイアス条件を図４に示し、簡単に
説明する。
【０００７】図４は、主ビット線２本、副ビット線に接
続されたワード線８本の２群から構成されるＤＩＮＯＲ
型フラッシュメモリを示している。図４において、ＷＬ
1 ｍ〜ＷＬ８ｍ，ＷＬ１ｍ＋1 〜ＷＬ８ｍ＋1 はワード
線、ＳＬｍ，ＳＬｍ＋1 は選択ゲート線、ＭＢＬｎ，Ｍ
ＢＬｎ＋1 は主ビット線、ＳＢＬｍ，ｎ、ＳＢＬｍ＋1
，ｎ、ＳＢＬｍ，ｎ＋1 、ＳＢＬｍ＋1 ，ｎ＋1 は副
ビット線、ＳＲＬは共通ソース線、ＭＴ1 ｍ，ｎ〜ＭＴ
８ｍ，ｎ、ＭＴ１ｍ＋1 ，ｎ〜ＭＴ８ｍ＋1 ，ｎ、ＭＴ
１ｍ，ｎ＋1 〜ＭＴ８ｍ，ｎ＋1 、ＭＴ１ｍ＋1 、ｎ＋
1 〜ＭＴ８ｍ＋1 ，ｎ＋1 はメモリセルトランジスタ、
ＳＴｍ，ｎ、ＳＴｍ＋1 ，ｎ、ＳＴｍ，ｎ＋1 、ＳＴｍ
＋1 ，ｎ＋1 は選択トランジスタをそれぞれ示してい
る。
続されたワード線８本の２群から構成されるＤＩＮＯＲ
型フラッシュメモリを示している。図４において、ＷＬ
1 ｍ〜ＷＬ８ｍ，ＷＬ１ｍ＋1 〜ＷＬ８ｍ＋1 はワード
線、ＳＬｍ，ＳＬｍ＋1 は選択ゲート線、ＭＢＬｎ，Ｍ
ＢＬｎ＋1 は主ビット線、ＳＢＬｍ，ｎ、ＳＢＬｍ＋1
，ｎ、ＳＢＬｍ，ｎ＋1 、ＳＢＬｍ＋1 ，ｎ＋1 は副
ビット線、ＳＲＬは共通ソース線、ＭＴ1 ｍ，ｎ〜ＭＴ
８ｍ，ｎ、ＭＴ１ｍ＋1 ，ｎ〜ＭＴ８ｍ＋1 ，ｎ、ＭＴ
１ｍ，ｎ＋1 〜ＭＴ８ｍ，ｎ＋1 、ＭＴ１ｍ＋1 、ｎ＋
1 〜ＭＴ８ｍ＋1 ，ｎ＋1 はメモリセルトランジスタ、
ＳＴｍ，ｎ、ＳＴｍ＋1 ，ｎ、ＳＴｍ，ｎ＋1 、ＳＴｍ
＋1 ，ｎ＋1 は選択トランジスタをそれぞれ示してい
る。
【０００８】図４の書き込み例は、ワード線ＷＬ４ｍに
接続されたメモリセルトランジスタに、ワード線一括書
き込みを行う場合であり、図中実線で囲んだメモリセル
トランジスタＭＴ４ｍ，ｎに「１」データを書き込み、
図中点線で囲んだメモリセルトランジスタＭＴ４ｍ，ｎ
＋1 に「０」データを書き込む場合である。この場合、
選択ゲート線ＳＬｍに１０Ｖ、選択するワード線ＷＬ４
ｍに−１０Ｖ、その他の選択ゲート線ＳＬｍ＋1 、およ
びその他のワード線ＷＬ１ｍ〜ＷＬ３ｍ，ＷＬ５ｍ〜Ｗ
Ｌ８ｍ，ＷＬ１ｍ＋1 〜ＷＬ８ｍ＋1 に０Ｖを印加し、
共通ソース線ＳＲＬをフローティング状態にバイアスし
て、「１」データを書き込むメモリセルトランジスタＭ
Ｔ４ｍ，ｎが接続された主ビット線ＭＢＬｎに６Ｖ、
「０」データを書き込むメモリセルトランジスタＭＴ４
ｍ，ｎ＋1 が接続された主ビット線ＭＢＬｎ＋1 に０Ｖ
を印加する。その結果、メモリセルトランジスタＭＴ４
ｍ，ｎのみ、ＦＮトンネリングによりフローティングゲ
ート中の電子がドレインにより引き抜かれて、メモリセ
ルトランジスタのしきい値電圧Ｖｔｈは消去状態の５Ｖ
以上から１Ｖ〜２Ｖ程度に遷移する。
接続されたメモリセルトランジスタに、ワード線一括書
き込みを行う場合であり、図中実線で囲んだメモリセル
トランジスタＭＴ４ｍ，ｎに「１」データを書き込み、
図中点線で囲んだメモリセルトランジスタＭＴ４ｍ，ｎ
＋1 に「０」データを書き込む場合である。この場合、
選択ゲート線ＳＬｍに１０Ｖ、選択するワード線ＷＬ４
ｍに−１０Ｖ、その他の選択ゲート線ＳＬｍ＋1 、およ
びその他のワード線ＷＬ１ｍ〜ＷＬ３ｍ，ＷＬ５ｍ〜Ｗ
Ｌ８ｍ，ＷＬ１ｍ＋1 〜ＷＬ８ｍ＋1 に０Ｖを印加し、
共通ソース線ＳＲＬをフローティング状態にバイアスし
て、「１」データを書き込むメモリセルトランジスタＭ
Ｔ４ｍ，ｎが接続された主ビット線ＭＢＬｎに６Ｖ、
「０」データを書き込むメモリセルトランジスタＭＴ４
ｍ，ｎ＋1 が接続された主ビット線ＭＢＬｎ＋1 に０Ｖ
を印加する。その結果、メモリセルトランジスタＭＴ４
ｍ，ｎのみ、ＦＮトンネリングによりフローティングゲ
ート中の電子がドレインにより引き抜かれて、メモリセ
ルトランジスタのしきい値電圧Ｖｔｈは消去状態の５Ｖ
以上から１Ｖ〜２Ｖ程度に遷移する。
【０００９】
【発明が解決しようとする課題】ところで、上述したＮ
ＯＲ型半導体不揮発性記憶装置およびＤＩＮＯＲ型フラ
ッシュメモリの動作においては、書き込み動作に長時間
を必要とする。たとえば図３のＮＯＲ型半導体不揮発性
記憶装置の場合、標準的な書き込み動作において、１回
の書き込み動作におよそ１０μ秒を必要とする。また、
図４のＤＩＮＯＲ型フラッシュメモリの場合、標準的な
書き込み動作において、１回の書き込み動作におよそ１
ｍ秒を必要とする。
ＯＲ型半導体不揮発性記憶装置およびＤＩＮＯＲ型フラ
ッシュメモリの動作においては、書き込み動作に長時間
を必要とする。たとえば図３のＮＯＲ型半導体不揮発性
記憶装置の場合、標準的な書き込み動作において、１回
の書き込み動作におよそ１０μ秒を必要とする。また、
図４のＤＩＮＯＲ型フラッシュメモリの場合、標準的な
書き込み動作において、１回の書き込み動作におよそ１
ｍ秒を必要とする。
【００１０】したがって、一般的なＮＯＲ型半導体不揮
発性記憶装置およびＤＩＮＯＲ型フラッシュメモリの書
き込み動作においては、書き込み時間の短縮のために、
選択されたワード線に接続された複数のメモリセル内で
１個のメモリセル毎に順番にデータ書き込みを行うので
はなく、複数のメモリセルに対して同時並列にデータ書
き込みを行う。
発性記憶装置およびＤＩＮＯＲ型フラッシュメモリの書
き込み動作においては、書き込み時間の短縮のために、
選択されたワード線に接続された複数のメモリセル内で
１個のメモリセル毎に順番にデータ書き込みを行うので
はなく、複数のメモリセルに対して同時並列にデータ書
き込みを行う。
【００１１】たとえば図３のＮＯＲ型半導体不揮発性記
憶装置の場合、標準的な書き込み動作において、８〜１
６個のメモリセルに対して同時並列的にデータ書き込み
を行う。また、図４のＤＩＮＯＲ型フラッシュメモリの
場合、標準的な書き込み動作において、１２８個以上の
メモリセルに対して、あるいはワード線セクター内のす
べてのメモリセルに対して同時並列的にデータ書き込み
を行う。
憶装置の場合、標準的な書き込み動作において、８〜１
６個のメモリセルに対して同時並列的にデータ書き込み
を行う。また、図４のＤＩＮＯＲ型フラッシュメモリの
場合、標準的な書き込み動作において、１２８個以上の
メモリセルに対して、あるいはワード線セクター内のす
べてのメモリセルに対して同時並列的にデータ書き込み
を行う。
【００１２】ところが、上述するように選択するワード
線に接続された複数のメモリセルに対して同時並列的に
データ書き込みを行う場合、当該選択されたワード線に
接続されたメモリセルに書き込むべきデータ内容によっ
て、書き込み特性が影響を受け、ひいては書き込み特性
がバラツクという問題がある。
線に接続された複数のメモリセルに対して同時並列的に
データ書き込みを行う場合、当該選択されたワード線に
接続されたメモリセルに書き込むべきデータ内容によっ
て、書き込み特性が影響を受け、ひいては書き込み特性
がバラツクという問題がある。
【００１３】これは、上述したＮＯＲ型半導体不揮発性
記憶装置およびＤＩＮＯＲ型フラッシュメモリの書き込
み動作においては、「１」データ（書き込み状態）また
は「０」データ（消去状態）を書き込むメモリセルで、
「１」データを書き込むメモリセルにおいてのみ、ドレ
イン側にかなりの電流を必要とするためである。たとえ
ば図３のＮＯＲ型半導体不揮発性記憶装置の場合、標準
的な書き込み動作において、１データを書き込むべき１
個のメモリセルに対して、およそ５００μＡ程度のチャ
ンネル電流をドレイン−ソース間に流す必要がある。ま
た、図４のＤＩＮＯＲ型フラッシュメモリの場合、標準
的な書き込み動作において、「１」データを書き込むべ
き１個のメモリセルに対して、およそ１μＡ程度のバン
ド間トンネル電流がドレイン−基板間に流れる。
記憶装置およびＤＩＮＯＲ型フラッシュメモリの書き込
み動作においては、「１」データ（書き込み状態）また
は「０」データ（消去状態）を書き込むメモリセルで、
「１」データを書き込むメモリセルにおいてのみ、ドレ
イン側にかなりの電流を必要とするためである。たとえ
ば図３のＮＯＲ型半導体不揮発性記憶装置の場合、標準
的な書き込み動作において、１データを書き込むべき１
個のメモリセルに対して、およそ５００μＡ程度のチャ
ンネル電流をドレイン−ソース間に流す必要がある。ま
た、図４のＤＩＮＯＲ型フラッシュメモリの場合、標準
的な書き込み動作において、「１」データを書き込むべ
き１個のメモリセルに対して、およそ１μＡ程度のバン
ド間トンネル電流がドレイン−基板間に流れる。
【００１４】その結果、「１」データを書き込むべきメ
モリセルのビット数が多い程、ＮＯＲ型半導体不揮発性
記憶装置およびＤＩＮＯＲ型フラッシュメモリともに、
大電流のために電圧低下が生じて書き込み特性が劣化す
る。
モリセルのビット数が多い程、ＮＯＲ型半導体不揮発性
記憶装置およびＤＩＮＯＲ型フラッシュメモリともに、
大電流のために電圧低下が生じて書き込み特性が劣化す
る。
【００１５】本発明は、かかる事情に鑑みてなされたも
のである、その目的は、高速にかつ安定してデータ書き
込みが行える半導体不揮発性記憶装置を提供することに
ある。
のである、その目的は、高速にかつ安定してデータ書き
込みが行える半導体不揮発性記憶装置を提供することに
ある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、選択されたワード線に接続された複数の
メモリセルに対して同時並列的に互いに逆相の第１のデ
ータまたは第２のデータの書き込みを行う半導体不揮発
性記憶装置であって、上記選択されたワード線に接続さ
れた上記第１のデータまたは第２のデータのどちらか一
方のデータを書き込むべきメモリセルのビット数が所定
の一定数となるように書き込みを行うデータ書き込み手
段を有する。
め、本発明は、選択されたワード線に接続された複数の
メモリセルに対して同時並列的に互いに逆相の第１のデ
ータまたは第２のデータの書き込みを行う半導体不揮発
性記憶装置であって、上記選択されたワード線に接続さ
れた上記第１のデータまたは第２のデータのどちらか一
方のデータを書き込むべきメモリセルのビット数が所定
の一定数となるように書き込みを行うデータ書き込み手
段を有する。
【００１７】また、本発明の半導体不揮発性記憶装置で
は、上記データ書き込み手段は、上記選択されたワード
線に接続されたメモリセルに書き込むべきデータ内容に
基づいて、当該ワード線に接続されたメモリセルに対す
るデータ書き込みを複数回に分割して行う。
は、上記データ書き込み手段は、上記選択されたワード
線に接続されたメモリセルに書き込むべきデータ内容に
基づいて、当該ワード線に接続されたメモリセルに対す
るデータ書き込みを複数回に分割して行う。
【００１８】また、本発明の半導体不揮発性記憶装置で
は、正規ビット線と各ワード線に対応して上記正規ビッ
ト線に接続された正規メモリセルと、すくなくとも１本
の補助ビット線と各ワード線に対応して上記補助ビット
線に接続された補助メモリセルとかなるメモリアレイを
有する。
は、正規ビット線と各ワード線に対応して上記正規ビッ
ト線に接続された正規メモリセルと、すくなくとも１本
の補助ビット線と各ワード線に対応して上記補助ビット
線に接続された補助メモリセルとかなるメモリアレイを
有する。
【００１９】また、本発明の半導体不揮発性記憶装置で
は、上記データ書き込み手段は、上記選択されたワード
線に接続された正規メモリセルに書き込むべきデータ内
容に基づいて、当該ワード線に接続された補助メモリセ
ルに対して書き込むべきデータ内容を任意に設定する。
は、上記データ書き込み手段は、上記選択されたワード
線に接続された正規メモリセルに書き込むべきデータ内
容に基づいて、当該ワード線に接続された補助メモリセ
ルに対して書き込むべきデータ内容を任意に設定する。
【００２０】また、本発明の半導体不揮発性記憶装置で
は、上記メモリアレイは、複数のワード線とビット線に
対し行列状に配列されたメモリセルが接続されたＮＯＲ
型構造をなす。
は、上記メモリアレイは、複数のワード線とビット線に
対し行列状に配列されたメモリセルが接続されたＮＯＲ
型構造をなす。
【００２１】また、本発明の半導体不揮発性記憶装置で
は、上記メモリアレイは、ビット線が主ビット線と副ビ
ット線とに階層化され、主ビット線と副ビット線とが動
作に応じて選択的に接続され、かつ副ビット線に複数の
メモリセルが並列に接続されている。
は、上記メモリアレイは、ビット線が主ビット線と副ビ
ット線とに階層化され、主ビット線と副ビット線とが動
作に応じて選択的に接続され、かつ副ビット線に複数の
メモリセルが並列に接続されている。
【００２２】
【作用】本発明の半導体不揮発性記憶装置によれば、デ
ータ書き込みは、選択されたワード線に接続された、た
とえば「１」または「０」のどちらか一方のデータ書き
込みを行うメモリセルのビット数が所定の一定数になる
ように行われる。これにより、たとえばＮＯＲ型半導体
不揮発性記憶装置またはＤＩＮＯＲ型フラッシュメモリ
において、書き込むべきデータ内容によって、書き込み
動作時の電流値が変化し、よって書き込み特性がバラツ
クということが回避される。
ータ書き込みは、選択されたワード線に接続された、た
とえば「１」または「０」のどちらか一方のデータ書き
込みを行うメモリセルのビット数が所定の一定数になる
ように行われる。これにより、たとえばＮＯＲ型半導体
不揮発性記憶装置またはＤＩＮＯＲ型フラッシュメモリ
において、書き込むべきデータ内容によって、書き込み
動作時の電流値が変化し、よって書き込み特性がバラツ
クということが回避される。
【００２３】また、本発明の半導体不揮発性記憶装置で
は、データ書き込みは、選択されたワード線内のメモリ
セルに書き込むべきデータ内容に基づいて、当該ワード
線に接続されたメモリセルに対するデータ書き込みが複
数回に分割して行われる。これにより、書き込むべきデ
ータ内容にかかわらず、選択されたワード線に接続され
た「１」または「０」のどちらか一方のデータ書き込み
を行うメモリセルのビット数を所定の一定数にすること
が可能となる。
は、データ書き込みは、選択されたワード線内のメモリ
セルに書き込むべきデータ内容に基づいて、当該ワード
線に接続されたメモリセルに対するデータ書き込みが複
数回に分割して行われる。これにより、書き込むべきデ
ータ内容にかかわらず、選択されたワード線に接続され
た「１」または「０」のどちらか一方のデータ書き込み
を行うメモリセルのビット数を所定の一定数にすること
が可能となる。
【００２４】また、本発明の半導体不揮発性記憶装置で
は、選択されたワード線に接続された正規メモリセルに
書き込むべきデータ内容に基づいて、当該ワード線に接
続された補助メモリセルに対して書き込むべきデータ内
容が任意に設定される。これにより、正規メモリセルに
書き込むべきデータ内容にかかわらず、選択されたワー
ド線に接続された「１」または「０」のどちらか一方の
データ書き込みを行うメモリセルのビット数を所定の一
定数にするように分割することが可能となる。
は、選択されたワード線に接続された正規メモリセルに
書き込むべきデータ内容に基づいて、当該ワード線に接
続された補助メモリセルに対して書き込むべきデータ内
容が任意に設定される。これにより、正規メモリセルに
書き込むべきデータ内容にかかわらず、選択されたワー
ド線に接続された「１」または「０」のどちらか一方の
データ書き込みを行うメモリセルのビット数を所定の一
定数にするように分割することが可能となる。
【００２５】
【実施例】図１は、本発明に係る半導体不揮発性記憶装
置、具体的にはＮＯＲ型半導体不揮発性記憶装置におけ
る、一実施例を示すブロック図である。
置、具体的にはＮＯＲ型半導体不揮発性記憶装置におけ
る、一実施例を示すブロック図である。
【００２６】図１に示すように、本装置は、メモリアレ
イ１、ローデコーダ２、正規カラムデコーダ３ａ、補助
カラムデコーダ３ｂ、正規読み出し／書き込み回路４
ａ、補助読み出し／書き込み回路４ｂ、データレジスタ
５、カウンタ６、アドレスラッチ（ＡＲ）７、およびア
ドレスポインタ（ＡＰ）８により構成されている。
イ１、ローデコーダ２、正規カラムデコーダ３ａ、補助
カラムデコーダ３ｂ、正規読み出し／書き込み回路４
ａ、補助読み出し／書き込み回路４ｂ、データレジスタ
５、カウンタ６、アドレスラッチ（ＡＲ）７、およびア
ドレスポインタ（ＡＰ）８により構成されている。
【００２７】メモリアレイ１は、正規メモリアレイ１ａ
と補助メモリアレイ１ｂにより構成されている。正規メ
モリアレイ１ａは、複数の正規メモリセルにより構成さ
れるメモリアレイであり、Ｍ本のワード線Ｗ１〜ＷＭと
Ｎ本の正規ビット線Ｂ１〜ＢＮを有する。補助メモリア
レイ１ｂは、複数の補助メモリセルにより構成されるメ
モリアレイであり、Ｍ本のワード線とｎ本の補助ビット
線ｂ１〜ｂｎを有する。なお、図１において、○は正規
メモリセル、●は補助メモリセルをそれぞれ示してい
る。
と補助メモリアレイ１ｂにより構成されている。正規メ
モリアレイ１ａは、複数の正規メモリセルにより構成さ
れるメモリアレイであり、Ｍ本のワード線Ｗ１〜ＷＭと
Ｎ本の正規ビット線Ｂ１〜ＢＮを有する。補助メモリア
レイ１ｂは、複数の補助メモリセルにより構成されるメ
モリアレイであり、Ｍ本のワード線とｎ本の補助ビット
線ｂ１〜ｂｎを有する。なお、図１において、○は正規
メモリセル、●は補助メモリセルをそれぞれ示してい
る。
【００２８】ローデコーダ２は、アドレスＸ１〜Ｘａに
基づきワード線Ｗ１〜ＷＭを選択する。正規カラムデコ
ーダ３ａは、アドレスＹ１〜Ｙｂに基づき正規ビット線
Ｂ１〜ＢＮを選択する。補助カラムデコーダ３ｂは、ア
ドレスｙ１〜ｙｃに基づき補助ビット線ｂ１〜ｂｎを選
択する。
基づきワード線Ｗ１〜ＷＭを選択する。正規カラムデコ
ーダ３ａは、アドレスＹ１〜Ｙｂに基づき正規ビット線
Ｂ１〜ＢＮを選択する。補助カラムデコーダ３ｂは、ア
ドレスｙ１〜ｙｃに基づき補助ビット線ｂ１〜ｂｎを選
択する。
【００２９】正規読み出し／書き込み回路４ａは、それ
ぞれの正規ビット線Ｂ１〜ＢＮに対応して、センスアッ
プを兼ねたラッチＲ1 〜ＲＮにより構成されている。補
助読み出し／書き込み回路４ｂは、それぞれの補助ビッ
ト線ｂ１〜ｂｎに対応して、センスアップを兼ねたラッ
チｒ1 〜ｒｎにより構成されている。
ぞれの正規ビット線Ｂ１〜ＢＮに対応して、センスアッ
プを兼ねたラッチＲ1 〜ＲＮにより構成されている。補
助読み出し／書き込み回路４ｂは、それぞれの補助ビッ
ト線ｂ１〜ｂｎに対応して、センスアップを兼ねたラッ
チｒ1 〜ｒｎにより構成されている。
【００３０】データレジスタ５は、それぞれの正規ビッ
ト線Ｂ１〜ＢＮに対応して、選択されたワード線に接続
されたメモリセルに書き込むべきデータを一時記憶して
おくためのシフトセジスタＲＧ1 〜ＲＧＮにより構成さ
れている。
ト線Ｂ１〜ＢＮに対応して、選択されたワード線に接続
されたメモリセルに書き込むべきデータを一時記憶して
おくためのシフトセジスタＲＧ1 〜ＲＧＮにより構成さ
れている。
【００３１】カウンタ６は、データレジスタ５内のデー
タを順次転送し、データレジスタ５内の「１」データ
（書き込み状態）のデータ数をカウントする。アドレス
ラッチ７は、データレジスタ５内の「１」データのデー
タ数が所定の一定数となるように分割するに際して、一
時的にカラムアドレスを記憶しておくためのラッチであ
る。
タを順次転送し、データレジスタ５内の「１」データ
（書き込み状態）のデータ数をカウントする。アドレス
ラッチ７は、データレジスタ５内の「１」データのデー
タ数が所定の一定数となるように分割するに際して、一
時的にカラムアドレスを記憶しておくためのラッチであ
る。
【００３２】アドレスポインタ８は、データレジスタ５
内のデータを順番にシフトさせるＣＬＫパルスに同期し
て、現在、データレジスタ５内に転送入力中または転送
出力中のカラムアドレスを記憶する。
内のデータを順番にシフトさせるＣＬＫパルスに同期し
て、現在、データレジスタ５内に転送入力中または転送
出力中のカラムアドレスを記憶する。
【００３３】また、図中のＤ1 〜Ｄ11はデータの流れ
を、φ１〜φ４は制御信号の流れをそれぞれ示してい
る。
を、φ１〜φ４は制御信号の流れをそれぞれ示してい
る。
【００３４】図２は、図１のＮＯＲ型半導体不揮発性記
憶装置のブロック図において、各選択されたワード線毎
の、データ書き込み動作におけるシーケンスフローを示
す図である。
憶装置のブロック図において、各選択されたワード線毎
の、データ書き込み動作におけるシーケンスフローを示
す図である。
【００３５】図２のシーケンスは、ＳＦＡ→ＳＦＢ→Ｓ
ＦＣの３つの基本シーケンスを連続的に行うことにより
なされる。ＳＦＡは選択されたワード線に接続されたメ
モリセルに書き込むべきデータをデータレジスタ５に転
送入力を行うシーケンスフローであり、ＳＦ1 〜ＳＦ4
の各フローにより構成される。ＳＦＢはデータ転送シー
ケンスＳＦＡによりデータ転送されたデータに基づい
て、「１」データを書き込むメモリセルのビット数が所
定の一定数となるように、順番に「１」データの数をカ
ウントしながら分割を行うシーケンスフローであり、Ｓ
Ｆ５〜ＳＦ１５の各フローにより構成される。ＳＦＣは
データ分割シーケンスＳＦＢにより分割されたデータ
を、選択されたワード線に接続されたメモリセルにデー
タ書き込みを行うシーケンスフローであり、ＳＦ１６〜
ＳＦ２０の各フローにより構成される。
ＦＣの３つの基本シーケンスを連続的に行うことにより
なされる。ＳＦＡは選択されたワード線に接続されたメ
モリセルに書き込むべきデータをデータレジスタ５に転
送入力を行うシーケンスフローであり、ＳＦ1 〜ＳＦ4
の各フローにより構成される。ＳＦＢはデータ転送シー
ケンスＳＦＡによりデータ転送されたデータに基づい
て、「１」データを書き込むメモリセルのビット数が所
定の一定数となるように、順番に「１」データの数をカ
ウントしながら分割を行うシーケンスフローであり、Ｓ
Ｆ５〜ＳＦ１５の各フローにより構成される。ＳＦＣは
データ分割シーケンスＳＦＢにより分割されたデータ
を、選択されたワード線に接続されたメモリセルにデー
タ書き込みを行うシーケンスフローであり、ＳＦ１６〜
ＳＦ２０の各フローにより構成される。
【００３６】次に、図１のブロック図および図２のシー
ケンスフローの図を参照しながら、本発明におけるＮＯ
Ｒ型半導体不揮発性記憶装置のデータ書き込み動作につ
いて、順を追って、説明する。
ケンスフローの図を参照しながら、本発明におけるＮＯ
Ｒ型半導体不揮発性記憶装置のデータ書き込み動作につ
いて、順を追って、説明する。
【００３７】データ転送シーケンスＳＦＡは、データレ
ジスタ５に、選択されたワード線に接続されたメモリセ
ルに書き込むべきデータの転送を行うシーケンスフロー
である。まず、データ転送を順番に行うために、アドレ
スポインタ（ＡＰ）８を「１」に設定する（ＳＦ１）。
次に、ＣＬＫパルスに同期して、アドレスポインタ８で
指定されるカラムアドレスのメモリセルに書き込むべき
データを、データレジスタ５に順次転送する（ＳＦ
２）。続いて、アドレスポインタ８を順次インクリメン
トし（ＳＦ３）、カラムアドレス番号Ｎをすべて終了す
るまで繰り返す（ＳＦ４）。その結果、データレジスタ
５に、選択されたワード線に接続されたメモリセルに書
き込むべきデータが順次転送される。
ジスタ５に、選択されたワード線に接続されたメモリセ
ルに書き込むべきデータの転送を行うシーケンスフロー
である。まず、データ転送を順番に行うために、アドレ
スポインタ（ＡＰ）８を「１」に設定する（ＳＦ１）。
次に、ＣＬＫパルスに同期して、アドレスポインタ８で
指定されるカラムアドレスのメモリセルに書き込むべき
データを、データレジスタ５に順次転送する（ＳＦ
２）。続いて、アドレスポインタ８を順次インクリメン
トし（ＳＦ３）、カラムアドレス番号Ｎをすべて終了す
るまで繰り返す（ＳＦ４）。その結果、データレジスタ
５に、選択されたワード線に接続されたメモリセルに書
き込むべきデータが順次転送される。
【００３８】続いて、データ分割シーケンスＳＦＢはデ
ータ転送シーケンスＳＦＡによりデータ転送されたデー
タに基づいて、「１」データを書き込むメモリセルのビ
ット数が所定の一定数となるように、順番に「１」デー
タの数をカウントしながら分割を行うシーケンスフロー
である。まず、初期設定として、アドレスラッチ（Ａ
Ｒ）７をリセットし（ＳＦ５）、次にカウンタ６のカウ
ント数ＣＮをリセットする（ＳＦ６）。続いて、すでに
データの分割および書き込みを終了しているカラムアド
レス番号、つまりアドレスラッチ７に一時記憶されてい
るカラムアドレス番号ＡＲまで、順次データレジスタ５
をループ転送する（ＳＦ７）。これは、すでにデータの
分割および書き込みを終了しているカラムアドレス番号
までのデータが、本データ分割シーケンスＳＦＢにおい
て、再度カウントされるのを防止するためである。
ータ転送シーケンスＳＦＡによりデータ転送されたデー
タに基づいて、「１」データを書き込むメモリセルのビ
ット数が所定の一定数となるように、順番に「１」デー
タの数をカウントしながら分割を行うシーケンスフロー
である。まず、初期設定として、アドレスラッチ（Ａ
Ｒ）７をリセットし（ＳＦ５）、次にカウンタ６のカウ
ント数ＣＮをリセットする（ＳＦ６）。続いて、すでに
データの分割および書き込みを終了しているカラムアド
レス番号、つまりアドレスラッチ７に一時記憶されてい
るカラムアドレス番号ＡＲまで、順次データレジスタ５
をループ転送する（ＳＦ７）。これは、すでにデータの
分割および書き込みを終了しているカラムアドレス番号
までのデータが、本データ分割シーケンスＳＦＢにおい
て、再度カウントされるのを防止するためである。
【００３９】次に、アドレスポインタ８にアドレスラッ
チ７の内容がラッチされる（ＳＦ８）。次に、データレ
ジスタ５を、１ビット分ループ転送するとともに、カウ
ンタ６で転送データが１データである場合のみ、カウン
タ６をインクリメントする（ＳＦ９）。次に，アドレス
ポインタ８をインクリメントする（ＳＦ１０）。次に、
カウンタ６の内容を調べ（ＳＦ１１）、カウント数ＣＮ
が、所定の一定数Ｎ0 以下である場合のみ、上記転送デ
ータを、正規読みだし／書き込み回路４ａ内のそれぞれ
の正規ビット線に対応したラッチＲ１〜ＲＮに記憶する
（ＳＦ１２）。この所定の一定数Ｎ0 の値については、
通常のＮＯＲ型半導体不揮発性記憶装置の場合、８〜１
６程度に設定される。なお、カウント数ＣＮが、所定の
一定数Ｎ0 を越えている場合、この動作は行われないた
め、対応するラッチＲ１〜ＲＮには、自動的に「０」デ
ータが記憶されることになる。
チ７の内容がラッチされる（ＳＦ８）。次に、データレ
ジスタ５を、１ビット分ループ転送するとともに、カウ
ンタ６で転送データが１データである場合のみ、カウン
タ６をインクリメントする（ＳＦ９）。次に，アドレス
ポインタ８をインクリメントする（ＳＦ１０）。次に、
カウンタ６の内容を調べ（ＳＦ１１）、カウント数ＣＮ
が、所定の一定数Ｎ0 以下である場合のみ、上記転送デ
ータを、正規読みだし／書き込み回路４ａ内のそれぞれ
の正規ビット線に対応したラッチＲ１〜ＲＮに記憶する
（ＳＦ１２）。この所定の一定数Ｎ0 の値については、
通常のＮＯＲ型半導体不揮発性記憶装置の場合、８〜１
６程度に設定される。なお、カウント数ＣＮが、所定の
一定数Ｎ0 を越えている場合、この動作は行われないた
め、対応するラッチＲ１〜ＲＮには、自動的に「０」デ
ータが記憶されることになる。
【００４０】次に、カウンタ６の内容を再度調べ（ＳＦ
１３）、カウント数ＣＮが所定の一定数Ｎ0 である場合
のみ、アドレスラッチ７にアドレスポインタ８のカラム
アドレス番号をラッチする（ＳＦ１４）。これにより、
すでにデータの分割および書き込みを終了予定のカラム
アドレス番号が、アドレスラッチ７に一時ラッチされる
ことになる。
１３）、カウント数ＣＮが所定の一定数Ｎ0 である場合
のみ、アドレスラッチ７にアドレスポインタ８のカラム
アドレス番号をラッチする（ＳＦ１４）。これにより、
すでにデータの分割および書き込みを終了予定のカラム
アドレス番号が、アドレスラッチ７に一時ラッチされる
ことになる。
【００４１】以上の動作を、アドレスポインタ８が、カ
ラムアドレス番号Ｎをすべて終了するまで繰り返す（Ｓ
Ｆ１５）。その結果、データ転送シーケンスＳＦＡによ
りデータ転送されたデータに基づいて、「１」データを
書き込むメモリセルのビット数が所定の一定数Ｎ0 とな
るように、順番に「１」データの数をカウントしながら
データ分割が行われる。
ラムアドレス番号Ｎをすべて終了するまで繰り返す（Ｓ
Ｆ１５）。その結果、データ転送シーケンスＳＦＡによ
りデータ転送されたデータに基づいて、「１」データを
書き込むメモリセルのビット数が所定の一定数Ｎ0 とな
るように、順番に「１」データの数をカウントしながら
データ分割が行われる。
【００４２】続くデータ書き込みシーケンスＳＦＣは、
データ分割シーケンスＳＦＢにより分割したデータを、
正規メモリアレイ１ａ内の対応するメモリセルにデータ
書き込みを行うシーケンスフローである。まず、カウン
タ６の内容を調べ（ＳＦ１６）、カウント数ＣＮが、所
定の一定数Ｎ0 未満である場合のみ、データ分割は最終
であると判断して、カウント数ＣＮに応じて、「１」デ
ータを書き込むメモリセルのビット数が所定の一定数Ｎ
0となるように、補助読み出し／書き込み回路４ｂ内の
それぞれの補助ビット数に対応したラッチｒ1 〜ｒｎ
に、任意データを書き込み（ＳＦ１７）、選択されたワ
ード線に接続されたメモリセルに対して一括にデータ書
き込みを行う（ＳＦ１８）。カウント数ＣＮが、所定の
一定数Ｎ0 以上である場合そのまま選択されたワード数
に接続されたメモリセル一括にデータ書き込みを行い
（ＳＦ１９）、アドレスラッチ７の内容を調べ（ＳＦ２
０）、アドレスラッチ７が最終カラムアドレス番号Ｎ未
満である場合、データ分割は最終でないと判断して、ス
テップＳＦ６にもどり、データ分割を繰り返す。
データ分割シーケンスＳＦＢにより分割したデータを、
正規メモリアレイ１ａ内の対応するメモリセルにデータ
書き込みを行うシーケンスフローである。まず、カウン
タ６の内容を調べ（ＳＦ１６）、カウント数ＣＮが、所
定の一定数Ｎ0 未満である場合のみ、データ分割は最終
であると判断して、カウント数ＣＮに応じて、「１」デ
ータを書き込むメモリセルのビット数が所定の一定数Ｎ
0となるように、補助読み出し／書き込み回路４ｂ内の
それぞれの補助ビット数に対応したラッチｒ1 〜ｒｎ
に、任意データを書き込み（ＳＦ１７）、選択されたワ
ード線に接続されたメモリセルに対して一括にデータ書
き込みを行う（ＳＦ１８）。カウント数ＣＮが、所定の
一定数Ｎ0 以上である場合そのまま選択されたワード数
に接続されたメモリセル一括にデータ書き込みを行い
（ＳＦ１９）、アドレスラッチ７の内容を調べ（ＳＦ２
０）、アドレスラッチ７が最終カラムアドレス番号Ｎ未
満である場合、データ分割は最終でないと判断して、ス
テップＳＦ６にもどり、データ分割を繰り返す。
【００４３】以上のシーケンス動作の結果、データ転送
シーケンスＳＦＡにおいて選択されたワード線に接続さ
れたメモリセルに書き込むべきデータがデータレジスタ
５に転送され、さらにデータ分割シーケンスＳＦＢによ
り、上記データ転送されたデータに基づいて、「１」デ
ータを書き込むメモリセルのビット数が所定の一定数と
なるように上記データの分割を行い、さらにデータ書き
込みシーケンスＳＦＣより、上記分割されたデータを、
上記選択されたワード線に接続されたメモリセルにデー
タ書き込みを行うことができる。その結果、選択された
ワード線に接続された「１」データ書き込むメモリセル
のビット数が所定の一定数となるように、データ書き込
みを行うことが可能となり、高速にかつ安定してデータ
書き込みが行える。
シーケンスＳＦＡにおいて選択されたワード線に接続さ
れたメモリセルに書き込むべきデータがデータレジスタ
５に転送され、さらにデータ分割シーケンスＳＦＢによ
り、上記データ転送されたデータに基づいて、「１」デ
ータを書き込むメモリセルのビット数が所定の一定数と
なるように上記データの分割を行い、さらにデータ書き
込みシーケンスＳＦＣより、上記分割されたデータを、
上記選択されたワード線に接続されたメモリセルにデー
タ書き込みを行うことができる。その結果、選択された
ワード線に接続された「１」データ書き込むメモリセル
のビット数が所定の一定数となるように、データ書き込
みを行うことが可能となり、高速にかつ安定してデータ
書き込みが行える。
【００４４】以上説明したように、本実施例によれば、
選択されたワード線に接続された複数のメモリセルに対
して同時並列的にデータの書き込みを行う半導体不揮発
性記憶装置において、選択されたワード線に接続された
「１」データを書き込むべきメモリセルのビット数が所
定の一定数となるように分割書き込みを行うので、高速
かつ安定したデータ書き込みができる。
選択されたワード線に接続された複数のメモリセルに対
して同時並列的にデータの書き込みを行う半導体不揮発
性記憶装置において、選択されたワード線に接続された
「１」データを書き込むべきメモリセルのビット数が所
定の一定数となるように分割書き込みを行うので、高速
かつ安定したデータ書き込みができる。
【００４５】なお、本実施例においては、ＮＯＲ型半導
体不揮発性記憶装置における具体例についての説明はし
てあるが、本発明がＤＩＮＯＲ型フラッシュメモリをは
じめとする他の半導体不揮発性記憶装置に適応できるこ
とは、いうまでもないことである。
体不揮発性記憶装置における具体例についての説明はし
てあるが、本発明がＤＩＮＯＲ型フラッシュメモリをは
じめとする他の半導体不揮発性記憶装置に適応できるこ
とは、いうまでもないことである。
【００４６】
【発明の効果】以上説明したように、本発明の半導体不
揮発性記憶装置によれば、高速にかつ安定してデータ書
き込みを行える利点がある。
揮発性記憶装置によれば、高速にかつ安定してデータ書
き込みを行える利点がある。
【図１】本発明に係るＮＯＲ型半導体不揮発性記憶装置
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【図２】本発明に係るＮＯＲ型半導体不揮発性記憶装置
のデータ書き込み動作時のシーケンスフローを示す図で
ある。
のデータ書き込み動作時のシーケンスフローを示す図で
ある。
【図３】ＮＯＲ型半導体不揮発性記憶装置の書き込み動
作時のバイアスを示す図である。
作時のバイアスを示す図である。
【図４】ＤＩＮＯＲ型フラッシュメモリの書き込み動作
時のバイアスを示す図である。
時のバイアスを示す図である。
１…メモリアレイ １ａ…正規メモリアレイ １ｂ…補助メモリアレイ ２…ローデコーダ ３ａ…正規カラムデコーダ ３ｂ…補助カラムデコーダ ４ａ…正規読み出し／書き込み回路 ４ｂ…補助読み出し／書き込み回路 ５…データレジスタ ６…カウンタ ７…アドレスラッチ ８…アドレスポインタ Ｘ１〜Ｘａ…Ｘ（ローデコーダ）入力 Ｙ１〜Ｙｂ…Ｙ（正規カラムデコーダ）入力 ｙ１〜ｙｃ…ｙ（補助カラムデコーダ）入力 Ｗ１〜ＷＭ…ワード線 Ｂ１〜ＢＮ…正規ビット線 ｂ１〜ｂｎ…補助ビット線
Claims (6)
- 【請求項１】 選択されたワード線に接続された複数の
メモリセルに対して同時並列的に互いに逆相の第１のデ
ータまたは第２のデータの書き込みを行う半導体不揮発
性記憶装置であって、 上記選択されたワード線に接続された上記第１のデータ
または第２のデータのどちらか一方のデータを書き込む
べきメモリセルのビット数が所定の一定数となるように
書き込みを行うデータ書き込み手段を有する半導体不揮
発性記憶装置。 - 【請求項２】 上記データ書き込み手段は、上記選択さ
れたワード線に接続されたメモリセルに書き込むべきデ
ータ内容に基づいて、当該ワード線に接続されたメモリ
セルに対するデータ書き込みを複数回に分割して行う請
求項１記載の半導体不揮発性記憶装置。 - 【請求項３】 正規ビット線と各ワード線に対応して上
記正規ビット線に接続された正規メモリセルと、すくな
くとも１本の補助ビット線と各ワード線に対応して上記
補助ビット線に接続された補助メモリセルとからなるメ
モリアレイを有する請求項１記載の半導体不揮発性記憶
装置。 - 【請求項４】 上記データ書き込み手段は、上記選択さ
れたワード線に接続された正規メモリセルに書き込むべ
きデータ内容に基づいて、当該ワード線に接続された補
助メモリセルに対して書き込むべきデータ内容を任意に
設定する請求項３記載の半導体不揮発性記憶装置。 - 【請求項５】 上記メモリアレイは、複数のワード線と
ビット線に対し行列状に配列されたメモリセルが接続さ
れたＮＯＲ型構造をなす請求項３記載の半導体不揮発性
記憶装置。 - 【請求項６】 上記メモリアレイは、ビット線が主ビッ
ト線と副ビット線とに階層化され、主ビット線と副ビッ
ト線とが動作に応じて選択的に接続され、かつ副ビット
線に複数のメモリセルが並列に接続されている請求項３
記載の半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12393295A JPH08321193A (ja) | 1995-05-23 | 1995-05-23 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12393295A JPH08321193A (ja) | 1995-05-23 | 1995-05-23 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321193A true JPH08321193A (ja) | 1996-12-03 |
Family
ID=14872925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12393295A Pending JPH08321193A (ja) | 1995-05-23 | 1995-05-23 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321193A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11306774A (ja) * | 1998-04-24 | 1999-11-05 | Toshiba Corp | 半導体記憶装置 |
| JP2006085896A (ja) * | 2004-09-15 | 2006-03-30 | Samsung Electronics Co Ltd | 加速化されたビットスキャニングプログラムを実行する不揮発性メモリ装置 |
| JP2007294105A (ja) * | 2007-07-09 | 2007-11-08 | Renesas Technology Corp | マイクロコンピュータ |
| JP2013524401A (ja) * | 2010-04-12 | 2013-06-17 | モサイド・テクノロジーズ・インコーポレーテッド | 可変データ幅を使用してメモリをプログラムする方法 |
| JP2015500546A (ja) * | 2011-12-08 | 2015-01-05 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 不揮発性メモリデバイス及びかかるデバイスのプログラミング方法 |
| WO2017017842A1 (ja) * | 2015-07-30 | 2017-02-02 | 株式会社日立製作所 | メモリの制御装置、記憶装置、および、メモリの書込み方法 |
-
1995
- 1995-05-23 JP JP12393295A patent/JPH08321193A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11306774A (ja) * | 1998-04-24 | 1999-11-05 | Toshiba Corp | 半導体記憶装置 |
| JP2006085896A (ja) * | 2004-09-15 | 2006-03-30 | Samsung Electronics Co Ltd | 加速化されたビットスキャニングプログラムを実行する不揮発性メモリ装置 |
| JP2007294105A (ja) * | 2007-07-09 | 2007-11-08 | Renesas Technology Corp | マイクロコンピュータ |
| JP2013524401A (ja) * | 2010-04-12 | 2013-06-17 | モサイド・テクノロジーズ・インコーポレーテッド | 可変データ幅を使用してメモリをプログラムする方法 |
| JP2015500546A (ja) * | 2011-12-08 | 2015-01-05 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 不揮発性メモリデバイス及びかかるデバイスのプログラミング方法 |
| WO2017017842A1 (ja) * | 2015-07-30 | 2017-02-02 | 株式会社日立製作所 | メモリの制御装置、記憶装置、および、メモリの書込み方法 |
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