KR930014613A - 불휘발성 반도체 기억장치 - Google Patents

불휘발성 반도체 기억장치 Download PDF

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KR930014613A
KR930014613A KR1019920025724A KR920025724A KR930014613A KR 930014613 A KR930014613 A KR 930014613A KR 1019920025724 A KR1019920025724 A KR 1019920025724A KR 920025724 A KR920025724 A KR 920025724A KR 930014613 A KR930014613 A KR 930014613A
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마사노부 요시다
야수시게 오가와
야수시 가사
쇼우이시 가와무라
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세끼사와 요시
후지쓰 가부시끼가이샤
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Abstract

본 발명은 불휘발성 반도체 기억장치에 관계되고, 상세히는 발휘발성 반도체 기억장치에서의 센스암프(S/A)회로, 그 전원전압의 공급, 써넣기 조작의 신뢰성향상과 고속독출 등에 관한 회로구성에 관한 것이고, 복수의 바꾸어 쓰기 가능한 불휘발성 메모리셀 Mij를 가지는 셀마트릭스 1을 유수 불휘발성 반도체 기억장치에 있어서, 복수종의 전원전압을 효과적으로 공급함과 공히 베리파이전압을 센스암프와 워드선의 쌍방에 인가하는 구성과 센스암프의 출력을 검지하는 써넣기 검증회로를 설치하고, 센스암프의 출력과 기준치를 비교하여 메모리셀 트란지스터에 대한 써넣기 상태의 가부를 판단하는 구성과 센스암프의 출력단을 메모리셀 트란지스터에 흐르는 전류에 따라 인버터와 트란지스터로 조정하고, 셀마트릭스의 동속도를 향상하는 구성과 외부 전원전압 Vcc에 접속된 디프레션형 n차넬 트란지스터를 사용하고, 또한 그 게이트를 저전위 전원전압 Vss에 접속시켜서 내부 전원전압 Vci를 얻도록한 내부 전원전압 발생회로의 구성과 기억장치 내부의 독출동작을 하는 회로를 독출용 외부 전원전압 Vcc를 일정치로 강압하여 동작시키는 수단과 써넣기 후의 베리파이용 워드선 전위를 써넣기용 외부 전원전압 Vpp를 강압하는 것으로써 생성하는 수단을 조합한 구성으로서 기준전압 Vref를 VCC-셀 트란지스터 110-1122에 허용되어 있는 하한의 한계치 Vth로 하고, 데이타 13의 전압치와 기준전압치 Vref와를 비교하여 진 메모리셀 트란지스터를 한번에 소거 베리파이를 하도록 한 구성으로 하고, 속출속도를 향상시키기 위하여 센스암프에의 속출기간을 이용하여 다음의 어드레스하는 선행 독출수단을 설치한 구성을 포함하고 있다.

Description

불휘발성 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도1은, 본 발명의 1실시예로서의 후랫쉬형메모리의 전체구성도이다.
도2는, 도1에서의 S/A회로의 1구성예를 나타내는 회로도이다.

Claims (83)

  1. 복수의 워드선(WL1-WLm)과 복수의 빗트선(BL11-BL1k, ... BLn1-BLmk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(Mij)이 배선하여서 되는 셀마트릭스회로(1), 로디코더회로(3), 코람데코너회로(5), 그 셀마트릭스회로(1)의 각 빗트선(BL11-BL1k, ... BLn1-BLnk) 의 각각에 접속된 센스암프회로(71-7n), 적어도 하나의 외부전원에 접속되고, 그 외부전원전압에서 복수종의 내부전원전압을 발생시키는 내부전원전압발생회로, 그 내부전원전압 발생회로에서 출력되는 복수의 전압에 응답하여 전기 각 회로가 소정의 작동을 하도록 구성된 반도체기억장치로서, 그 내부전원전압 발생회로에서 발생되는 그 복수종의 내부전원전압은, 통상의 전원전압과 특정의 베리파이용 전원전압의 적어도 일방을 포함하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 전기 내부 전원전압 발생회로는, 라이트 베리파이시와, 일레이즈베리파이시중, 적어도 일방에 있어서, 각각 통상 독출시에 출력되는 내부전원전압과는 다른 전압을 발생할 수 있도록 구성되어 있는 것을 특징으로 하는 청구항 1기제의 불휘발성 반도체 기억장치.
  3. 그 내부전원전압 발생회로에는 베리파이용 전원회로(8)가 설치되어 있고, 그 베리파이용 전원회로(8)는, 서로 다른 전압을 가지는 라이트베리파이용 전원전압과 일레이즈베리파이용 전원전압과를 개별로 발생하는 것을 특징으로 하는 청구항 2기재의 불휘발성 반도체 기억장치.
  4. 그 내부전원전압 발생회로가, 라이트베리파이용 전압과 일레이즈 베리파이용 전압의 어느 것도 발생시키지 않을 경우에는, 그 내부전원전압 발생회로에서, 통상의 전원전압(Vcc)이 출력되는 것을 특징으로 하는 청구항1기제의 불휘발성 반도체 기억장치.
  5. 전기 내부전원전압발생회로는, 라이트베리파이시와, 일레이즈베리파이시중, 적어도 일방에 있어서, 센스암프와 베이파이로 선택된 워드선과의 양방에 통상의 전원전압과는 다른 베리파이전압이 공급되도록 구성되어있는 것을 특징으로 하는 청구항 2기제의 불휘발성 반드체 기억장치.
  6. 전기 내부 전원전압 발생회로는, 라이트 베리파이시와, 일레이즈 베리파이시중, 적어도 일방에 있어서, 센스암프에 공급되는 전원전압과 베리파이로 선택된 워드선과의 양방에만 통상의 전원전압과는 다른 베리파이전압이 공급되는 것이고, 전원전압을 공급되는 기타의 회로, 부재에는 통상의 전원전압이 공급되도록 구성되어 있는것을 특징으로 하는 청구항 5기제의 불휘발성 반도체 기억장치.
  7. 그 글레이즈 베리파이용 전압은, 그 통상의 전원전압(Vcc)보다 높고, 또 그 라이트 베리파이용 전압은,그 통상의 전원전압(Vcc)보다도 낮아지도록 설정되어 있는 것을 특징으로 하는 청구항3기제의 불휘발성 반도체기억장치.
  8. 그 베리파이용 전원회로는, 소정의 제어신호에 응답하여, 그 라이트 베리파이용 전압과 그 일레이즈 베리파이용 전압의 어느 것을 발생시키는 것임을 특징으로 하는 청구의 범위 제3항기제의 불휘발성 반도체 기억장치.
  9. 그 센스암프에서의, 그 베리파이 전원전압 입력단자부에는, 부하 저항기능을 가지는 수단이 설치되어 있는 것을 특징으로 하는 청구의 범위 제6항 기제의 불휘발성 반도체 기억장치.
  10. 그 외부전원전압은, 그 통상의 전원전압(Vcc) 또는 라이트/일레이즈용 전원전압(Vpp)의 적어도 어느 것을 포함하고 있는 것을 특징으로 하는 청구의 범위 제1항 기제의 불휘발성 반도체 기억장치.
  11. 전기 베리파이용 전원회로(8)는, 그 라이트/일레이즈용 전압(Ppp)에서 라이트 베리파이에 적합화된 제1의 베리파이전압과 일레이즈 베리파이에 적합화된 제2의 베리파이전압을 생성하는 분압회로(31-33)와, 라이트 베리파이를 지령하는 신호(WV) 또는 일레이즈 베리파이를 지령하는 신호(EV)에 응답하여 그 제1의 베리파이전압 또는 제2의 베리파이전압을 출력측에 전달하는 게이트 회로(34,35)와, 또한 카렌트 밀러회로의 형태를 가지고, 그 게이트 회로에서 전달된 전압을 전기 제1 또는 제2의 베리파이전압의 어느 것을, 소정의 베리파이 전원전압(VVER)으로서 출력하는 회로(36-41)와를 가지는 것을 특징으로 하는 청구항3에 기제의 불휘발성 반도체 기억장치.
  12. 전기 센스암프회로(71-7n)는, 전기 베리파이 전원전압의 라인(VVER)과 복수의 빗트선마다에 대응하여 설치된 데이타선(D1-Dn)의 사이에 직열로 접속된 부하저항성분소자 14와 트란지스터 15를 가지고, 그 부하저항성분소자 14와 그 트란지스터 15의 접속점은 그 센스암프회로의 출력단에 접속되고, 그 트란지스터 15는 그 데이타선의 레벨에 따라 레벨을 그 출력단에 전달하고, 그 부하저항성분소자 14는 그 트란지스터 15의 온. 오프에 의하여그 데이타선상의 셀 데이타를 판별하는 것을 특징으로 하는 청구항 11에 기제의 불휘발성 반도체 기억장치.
  13. 전기 부하저항성분소자 14는 P찬넬트란지스터이고, 그 트란지스터 14의 소스, 게이트와 드레인은 각각 전기 베리파이 전원전압의 라인, 기준전위의 라인(Vss)과 전기 센스암프회로의 출력단에 접속되고, 전기 제2의트란지스터 15는 n찬넬 트란지스터이고, 그 트란지스터 15의 드레인 게이트와 소스는 각각 전기 센스암프회로의 출력단, 전기 데이타선 레벨의 반진레벨을 나타내는 노드와 그 데이타선에 접속되어 있는 것을 특징으로 하는 청구항 12에 기재의 불휘발성 반도체 기억장치.
  14. 전기 센스암프회로의 출력단에 범퍼회로(16-19)를 다시금 구비하고, 그 범퍼회로의 전원전압을 전기 베리파이용의 전원전압(VVER)에 의하여 공급하는 것을 특징으로 하는 청구항12에 기제의 불휘발성 반도체 기억장치.
  15. 전기 베리파이용의 전원전압의 라인과 전기 부하저항성분소자 14의 사이에 접속된 전압강하용소자(20)와, 그 베리파이용의 전원전압의 라인과 전기 센스암프회로의 출력단의 사이에 접속된 정전류소자(21)를 구비하는 것을 특징으로 하는 청구항 12에 기제의 불휘발성 반도체 기억장치.
  16. 전기 전압강하용소자는, 게이트가 드레인에 접속된 P찬넬 트란지스터(20)인 것을 특징으로 하는 청구항15에 기제의 불휘발성 반도체 기억장치.
  17. 전기 정전류소자는, 게이트가 소스에 접속된 n찬넬트란지스터(21) 인 것을 특징으로 하는 청구항15에 기제의 불휘발성 반도체 기억장치.
  18. 전기 불휘발성 메모리셀을 구성하는 각 트란지스터의 소스에 공통으로 전원전압을 외부에서 공급하는 소스용 전원회로(9)를 구비하는 것을 특징으로 하는 청구항 1에 기제의 불휘발성 반도체 기억장치.
  19. 복수의 워드선(WL1-WLm)과 복수의 빗트선(BL11-BLlk,... BLn1-BLnk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(Mij)이 배설하여서 되는 셀마트릭스회로(1), 로디코더회로(3), 코람데코더회로(5), 그 셀마트릭스회로(1)의 각 빗트선(BLl1-BLlk, ... BLn1-BLnk)의 각각에 접속된 센스암프회로(71-7n), 적어도 하나의 외부전원에 접속되고, 그 외부전원에서 공급되는 복수의 전원압에 응답하여 전기 각 회로가 소정의 작동을 하도록 구성된 반도체 기억장치로서, 그 외부전원은, 통상의 전원전압과 그 통상의 전원전압과는 다른 특정의 베리파이용 전원전압과를 공급할 수 있도록 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  20. 그 외부전원은, 통상의 전원전압 공급회로와 그 통상의 전원전압과는 다른 베리파이용 전원전압 공급회로와를 가지고 있고, 그 외부전원에서의 그 베리파이용 전원전압 공급회로는, 라이트 베리파이시와, 일레이즈 베리파이시중, 적어도 일방에 있어서, 각각 통상 독출시에 출력되는 전원전압과는 다른 전압을 발생할 수 있도록 구성되어 있는 것을 특징으로 하는 청구항 19기제의 불회발성 반도체 기억장치.
  21. 그 베리파이용 전원전압 공합회로는, 서로 달리하는 전압을 가지는 라이트 베리파이용 전원전압 일레이즈베러파이용 전원전압 개별 발생하는 것임을 특징으로 하는 청구항 20기제의 불휘발성 반도체 기억장치.
  22. 그 베리파이용 전원전압 공합회로는 라이트 베리파이시와, 일레이즈 베리파이시중, 적어도 일방에 있어서, 센스암프와 베리파이로 선택된 워드선과의 양방에 통상의 전원전압과는 다른 베리파이전압이 공급되도록 구성되어 있는 것을 특징으로 하는 청구항 19기제의 불휘발성 반도체 기억장치.
  23. 그 베리파이용 전원전압 공합회로는, 라이트 베리파이시와, 일레이즈베리아피중, 적어도 일방에 있어서, 센스암프에 공급되는 전원전압과 베리파이로 선택된 워드선과의 야앙에만이 통상의 전원전압과는 다른 베리파이전압이 공합되는 것이고, 전원전압을 공합되어야 하는 기타의 회로, 부재에는 통상의 전원전압이 공합되도록 구성되어 있는 것을 특징으로 하는 청구항 22기제의 불휘발성 반도체 기억장치.
  24. 그 일레이즈 베리파이용 전압은, 그 통상의 전원전압(Vcc) 보다도 높고, 또 그 라이트 베리파이용 전압, 그 통상의 전원전압(Vcc)보다도 낮아지도록 설정되어 있는 것을 특징으로 하는 청구항 21기제의 불휘발성 반도체 기억장치.
  25. 그 외부전원은 소정의 제어신호에 응답하여 통상의 전원전압 공급회로와 그 베리파이용 전원전압 공급회로의 어느 일방의 선택되는 것이고, 또 베리파이용 전원전압 공압회로는 소정의 제어신호에 응답하여 그 라이트베리파이용 전압과 그 일레이즈 베리파이용 전압의 어느 것을 발생시키는 것임을 특징으로 하는 청구의 범위 제19항 기제의 불휘발성 반도체 기억장치.
  26. 그 센스암프에 있어서, 그 베리파이 전원전압 입력단자부에는 부하 저항기능을 가지는 수단이 설치되어있는 것을 특징으로 하는 청구의 범위 제20항 기제의 불휘발성 반도체 기억장치.
  27. 그 베리파이용 전원전압 공합회로는, 그 라이트/일레즈용 저압(Vpp)에서 라이트 베리파이에 적합화된 제2의 베리파이 전압을 생성하는 분압회로(31-33)와 라이트베리파이를 지령하는 신호(WV) 또는 일레이즈 베리파이를 지령하는 신호(EV)에 응답하여 그 제1의 베리파이전압 또는 제2의 베리파이전압을 출력측에 전달하는 게이트회로(34,35)와 더욱이는 카렌트 밀러회로의 형태를 가지고, 게이트회로에서 전달된 전압을 전기 제1 또는 제2의 베리파이 전압의 어느 것을 소정의 베리파이 전원전압(VVER)으로서 출력하는 회로(36-41)과를 가지는 것을 특징으로 하는 청구항 21에 기제의 불휘발성 반도체 기억장치.
  28. 전기 센스암프회로(71-7n)는 전기 베리파이 전원전압의 라인(VVER)과 복수의 빗트선 마다에 대응하여 설치된 데이타선(D1-Dn)의 사이에 직열로 접속된 부하저항성분소자 14와 트란지스터 15를 가지고, 그 부하저항성분소자 14와 그 트란지스터 15의 접속점은 그 센스암프회로의 출력단에 접속되고, 그 트란지스터 15는 그 데이타선의 레벨에 따른 레벨을 출력단어 전달하고, 그 부하 저항성운소자 14는 그 트란지스터 15의 온. 오프에 의하여 그 데이타 선상의 셀데이타를 판별하는 것을 특징으로 하는 청구항 27에 기제의 불휘발성 반드체 기억장치.
  29. 전기 부하 저항성분소자 14는 P찬넬트란지스터이고, 그 트란지스터 14의 소스 게이트와 드레인은 각각 전기 베리파이 전원전압의 라인, 기준전위의 라인(Vss)과 전기센스암프회로의 출력단에 접속되고 전기 제2의 트란지스터 15는 n차넬트란지스터이고, 그 트란지스터 15의 드레인, 게이트와 소스는 각각 전기 센스암프회로의 출력단, 전기 데이타선 레벨의 반전 레벨을 나타내는 노드와 그 데이타선에 접속되어 있는 것을 특징으로 하는 청구항 28에 기제의 불휘발성 반도체 기억장치.
  30. 전기 센스암프회로의 출력단어 법퍼회로(16-19)를 구비하고, 그 법퍼회로의 전원전압을 전기 베리파이용의 전원전압(VVER)에 의하여 공급하는 것을 특징으로 하는 청구항 28에 기제의 불휘발성 반도체 기억장치.
  31. 전기 베리파이용의 전원전압의 라인과 전기 부하저항성분소자 14의 사이에 접속된 전압 강하용소자(20)과 그 베리파이용의 전원전압과의 라인과 전기 센스암프회로의 출력단의 사이에 접속된 정전류소자(21)과를 구비하는 것을 특징으로 하는 청구항 28에 기제의 불휘발성 반도체 기억장치.
  32. 전기 전압강하용소자는 게이트가 드레인에 접속된 P차넬트란지스터(20) 인 것을 특징으로 하는 청구항 31에 기제의 불휘발성 반도체 기억장치.
  33. 전지 정진류소자는 게이트가 소스에 접속된 n차넬트란지스터(21)인 것을 특징으로 하는 청구항 30에 기제의 불휘발성 기억장치.
  34. 전기 불휘발성 메모리셀을 구성하는 각 트란지스터의 소스에 공통으로 전원전압을 외부에서 공급하는 소스용 전원비로(9)를 구비하는 것을 특징으로 하는 청구항 19에 기제의 불휘발성 기억장치.
  35. 복수의 워드선(WL1-WLm)과 복수의 빗트선(BLl1-BLlk, ... BLn1-BLnk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(Mij)이 배설하여서 되는 셀마트릭스회로(1), 로디코더회로(3), 코람데코더회로(5), 그 셀마트릭스회로(1)의 각 빗트선(BLl1-BLlk, ... BLnl-BLnk)의 각각에 접속된 센스암프회로(71-7n)를 포함하는 불휘발성체 기억장치에 있어서, 그 반도체 기억장치는 다시금 소정의 써넣기 수단과 그 메모리셀 트란지스터에 소정의 정보가 독출시, 전원전압 변동이 있더라도 바르게 독출할 수 있는 정도로 깊이 써넣어져 있는지를 판단하는 라이트 베리파이인지, 독출시 전원전압변동이 있더라드 바르게 소거된 것으로서 독출할 수 있을 정도로 깊이 소거되어 있는지를 판단하는 이레스 베리파이중 적어도 일방의 기능을 가지는 베리파이수단과 다시금 설치되어 있고, 그 베리파이 수단에 그 센스암프의 출력전압을 검출하는 수단, 그 츨력전압을 소정의 기준전압치와 비교하는비교수단, 그 비교결과를 기억하는 기억수단파를 설치하고 더욱이 소정의 써넣기 조작후에 그 베리파이 조작을 실행한 결과, 그 기억수단에서 출력되는 정보가 그 비교 수단의 출력결과에 의하여 메모리셀 트란지스터에의 정보의 써넣기가 불충분한 것을 나타내고 있는 경우에는 그 써넣기 조작을 반복시키는 수단이 설치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  36. 그 소정의 써넣기 조작이 종료한 후, 그 베리파이수단에 의한 검증조작을 실행하기까지의 사이에 그 비교수단이 그 센스암프의 출력전압을 소정의 기준전압치와 비교하기 위한 비교조작을 실행하기 위한 소정의 기간을 설정하는 타이밍신호 발생수단이 설치되어 있는 것을 특징으로 하는 청구항35에 기제의 불휘발성 반도체 기억장치.
  37. 그 베리파이수단은 그 메모리셀 트랜지시스터에 대한 써넣기 조작후 그 메모리 셀트란지스터를 독출상태로한 경우에 있어서 그 센스암프가 발진을 일으킨 경우를 포함하여 써넣기가 행해져 있지 않다고 판단하는 경우에 출력하는 레벨을 전기 센스암프가 츨력한 경우에 이를 기억하는 기억회로로 설치하고, 이 기억회로의 내용에 의하여 전기 메모리셀 트란지스터에 대한 써넣기가 독출시에 있어서, 센스암프가 발진을 일으키지 않을 정도로 충분한지의 여부를 검증하고, 그 검증결과를 외부로 출력하도록 구성되어 있는 것을 특징으로 하는 청구항 35에기제의 불휘발성 반도체 기억장치.
  38. 그 메모리셀 트란지스터에 대한 써넣기 조작후, 그 타이밍신호 발생수단에서 소정 주기의 타이밍신호를 발생시켜, 전기 셀트란지스터에 대한 써넣기후 전기 메모리셀 트란지스터를 독출상태로 한 경우예 있어서, 전기 타이밍신호 발생회로가 발생하는 전기 타이밍 신호에 제어되어서 전기 소정의 주기로 센스암프의 출력을 집어넣고, 그 레벨을 기억하는 기억회로와를 설치하고, 그 기억회로에 기억된 전기 센스암프의 출력레벨중에 전기센스암프를 하여 써넣기가 행해져 있지 아니하다고 판단하는 경우에 출력하는 레벨이 포함되어 있는 경우에는 써넣기가 불충분하다는 취지의 검증결과를 외부에 출력하고, 전기 기억회로에 기억된 전기 센스암프의 출력레벨중에 전기 센스암프를 하여 써넣기가 행해져 있지 아니하다고 판단하는 경우에 출력하는 레벨이 포함되어 있지 않은 경우에만이 써넣기가 충분하다는 취지의 검증결과를 외부에 출력하는 써넣기 검증회로를 내장하여 구성되어있는 것을 특징으로 하는 청구항 35에 기제의 불휘발성 반도체 기억장치.
  39. 복수의 워드선 (WLl-WLm)과 복수의 빗트선(BLl1-BLlk, ... BLn1-BLnk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(Mij)이 배설하여서 되는 셀마트릭스회로(1), 로디코더회로(3), 코람데코더회로(5), 그 셀마트릭스회로(1)의 각 빗트선(BLl1-BLlk, ... BLn1-BLnk)의 각각에 접속된 센스암프회로(71-7n)로서 구성된 불휘발성체 기억장치에 있어서, 그 센스암프회로는 고전위전원과 그 메모리셀트란지스터에 접속하는 빗트선의 1개의 단자와의 사이에 부하수단과 전류검출용의 제1의 트란지스터와를 직열로 배치함과 공히 그 부하수단과 그 제1의 트란지스터 게이트부와그 빗트선의 단자와의 사이에 인버터를 배치하고 더욱이 그 빗트선의 단자와 저전위전원과 사이에 전류증폭용의 제2의 트란지스터를 설치하고, 또한 그 트란지스터의 게이트부를 그 인버터의 출력부에 접속시킨 것을 특징으로 하는 불휘발성 반도체 기억장치.
  40. 그 제2의 트란지스터의 소스부에는 그 인버터의 출력을 게이트에 받아 그 소스부가 고전위전원과 접속된 제3의 트란지스터의 드레인부가 접속되어 있는 것을 특징으로 하는 청구항 39기제의 불휘발성 반도체 기억장치.
  41. 그 제2의 트란지스터는 그 게이트가 그 메모리셀 트란지스터를 흐르는 진류의 정도에 따라 바이어스되도록 구성되어 있는 것을 특징으로 하는 청구항 40기제의 불휘발성 반도체 기억장치.
  42. 그 제2의 트란지스터의 디프렌션형의 nMOS트란지스터인 것을 특징으로 하는 청구항 39기제의 불휘발성반도체 기억장치.
  43. 그 제2의 트란지스터의 게이트는 입력단을 전기 제3의 트란지스터가 그빗트선의 하나의 단자와 접속되어 있는 접속노드부에 접속된 제2의 인버터가 접속되어 있는 것을 특징으로 하는 청구항 40기제의 불휘발성 반도체기억장치.
  44. 그 제2의 인버터는 고전위 전원전압(Vcc)를 강합하여서 되는 강압전압으로 동작시키도록 구성되어 있는것을 특징으로 하는 청구항 40기제의 불휘발성 반도체 기억장치.
  45. 복수의 워드선(WL1-WLm)과 복수의 빗트선(BLl1-BLlk, ... BLnl-BLnk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(Mij)이 배설하여서 되는 셀마트릭스회로(1), 로디코더회로(3), 코람데코더회로(5), 그 셀마트릭스회로(1)의 각 빗트선 (BLl1-BLlk,... BLn1-BLnk)의 각각에 접속된 센스암프회로(71-7n), 적어도 하나의 외부전원에 접속되고, 그 외부전원전압에서 복수종의 내부 전원전압을 발생시키는 내부 전원전압 발생회로와를 가지는 반도체 기억장치에 있어서 그 내부 전원전압 발생회로에는 외부로부터의 전원전압(Vcc)을 소정의 내부전압(Vci)에 강압하는 전압 강압수단을 구비하고, 그 전압 강압수단은 전기 외부전원전압의 라인과 전기 내부 전압의 발생노드(N)와의 사이에 접속된 트란지스티(Q)를 가지고, 또한 그 트란지스터의 게이트에 소정레벨의 기준전압을 인가하여 전기 내부전압 발생노드에서 전기 강압된 내부전압을 꺼내는 것을 특징으로 하는 반도체 기억장치의 내부 전원전압 발생회로.
  46. 전기 트란지스터는 디프레션형의 n차넬트란지스터인 것을 특징으로 하는 청구항45에 기제의 내부 전원전압 발생회로.
  47. 전기 내부 진류전압 발생회로에서의 내부전압 발생노드에 평활용의 캐파시터(C)를 설치한 것을 특징으로하는 청구항 45에 기제의 내부 전원전압 발생회로.
  48. 전기 트란지스터의 한계치를 변경함으로써 전압 강압레벨이 조정되는 것임을 특징으로 하는 청구항 46기제의 내부 전류 전압발생회로.
  49. 전기 트란지스터의 게이트에 인가되는 일정한 고정된 기준전압은 전기 반도체장치의 기준의 전원라인(Vss)에서 공급되는 단일의 전압인 것을 특징으로 하는 청구항 45에 기제의 내부 전원전압 발생회로.
  50. 불휘발성의 기억소자(QM)와 그 기억소자의 내용에 따라 전 트란지스터의 게이트에 인가되는 소정레벨의 기준전압을 결정하는 회로(Q1-Q5)와를 다시금 구비하고 그 기억소자의 내용에 따라 그 소정레벨의 기준전압을전기 외부로부터의 전원전압이 레벨(Vcc) 또는 전기 반도체장치의 기준의 전원전압의 레벨(Vss)의 어느 것에 설정하고, 그에 의하여 전기 내부 전압발생 노드로부터 전기 강압된 내부전압(Vci) 또는 통상의 전류전압(Vcc)을 선택적으로 꺼내는 것을 특징으로 하는 청구항 45에 기제의 내부 전원전압 발생회로.
  51. 적어도 일부의 회로가 전기 강압된 내부전압(Vci)에 의하여 구동되는 내부회로에 대하여 입력신호(Si)를 전달하는 입력단회로(Q11-Q20)를 다시금 구비하고, 그 입력단회로는 전기 회부로부터의 전원전압(vcc)에 의하여 구동되고 또한 전기 입력 신호를 직접 받아들여서 그 레벨을 안정화시켜 출력하는 회로부(Q11-Q16)와 전기 강압된 내부전압(Vci)에 의하여 구동되고 또한 그 레벨 안정화된 신호를 전기 내부회로에 전달하는 회로부(Q17-Q20)와를 가지는 것을 특징으로 하는 청구항 45에 기제의 내부 전원전압 발생회로.
  52. 전기 강압된 내부전압에 의하여 구동되는 회로부중, 적어도 초단부분을 게이트 내압이 상대적으로 높은 트란지스터로 구성하고, 전기 회로부로부티의 전원전압에 의하여 구동되는 회로부를 드레인내압 또는 게이트내압이 상대적으로 높은 트란지스터로 구성한 것을 특징으로 하는 청구항 51에 기제의 내부 전원전압 발생회로.
  53. 적어도 일부의 회로가 전기 강압된 내부전압(Vci)에 의하여 구동되는 내부회로로부터의 데이타 신호를 데이타출력(So)으로서 외부로 출력하는 출력단회로(Q21-Q28)를 다시금 구비하고, 그 출력단회로는 전기 강압된 내부전압(VcI)과 전기 외부로부터의 전원전압(Vcc)에 의하여 구동되고 또한 전기 데이타신호의 전압레벨을 그 전원전압의 레벨에 변환하는 회로부(Q21-Q24)와 전기 회로부터의 전원전압(vcc)에 의하여 구동되고, 또한 그 레벨변환된 신호를 전기 데이타출력으로써 출력하는 회로부(Q25-Q28)와를 가지는 것을 특징으로 하는 청구항 45기제의 내부 전원전압 발생회로.
  54. 전기 외부로부터의 전원전압에 의하여 구동되는 회로부를 드레인내압 또는 게이트내압이 상대적으로 높은 트란지스터로 구성한 것을 특징으로 하는 청구항 53에 기제의 내부 전원전압 발생회로.
  55. 청구항 45에 기제의 외부전압 강압수단을 다시금 독출용 외부전원전압(Vcc)과 써넣기용 외부 전원전압(Vpp)를 받도록 구성되고, 그 불휘발성 반도체 기억장치 내부의 독출동작을 하는 회로를 전기 독출용 외부 전원전압(Vcc)을 일정치로 강압하여 동작시키는 수단과 써넣기 후의 베리파이용 워드선 전위를 전기 써넣기용 외부전원전압(Vpp)을 강압함으로써 생성하는 수단과를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  56. 청구항 45에 기제의 외부전압 강압수단은 다시금 독출용 외부 전원전압(Vcc)과 써넣기용 외부 전원전압(Vpp)을 받도록 구성되고, 그 불휘발성 반도체 기억장치 내부의 독출동작을 하는 회로를 전기 독출용 외부 전원전압(Vcc)을 일정치로 강압하여 동작시키는 수단과 써넣기 후의 베리파이용 워드 전선위로 전기 독출용 외부전원전압(Vcc)의 강압전압보다도 높은 전압을 내부생성하여 공급하는 수단과를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  57. 청구항 45에 기제의 외부전압 강압수단을 다시금 독출용 외부 전원전압(Vcc)과 써넣기용 외부 전원전압(Vpp)을 받도록 구성되고, 그 불휘발성 반도체 기억장치 내부의 독출동작을 하는 회로를 전기 독출용 외부 전원전압(Vcc)을 일정치로 강압하여 동작시키는 수단과 써넣기 후의 베리파이시에는 적어도 일부의 회로에 대한 전기 독출용 외부 전원전압(Vcc)의 강압을 금지하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  58. 그 로디코더회로에 대한 그 독출용 외부 전원전압(Vcc)의 강압을 금지하는 것을 특징으로 하는 청구항 57기제의 불휘발성 반도체 기억장치.
  59. 청구항 45에 기제의 외부전압 강압수단은 다시금 독출용 외부 전원전압(Vcc)가 써넣기용 외부 전원전압(Vpp)을 받도록 구성되고, 그 불휘발성 반도체 기억장치 내부의 독출동작을 하는 회로를 전기 독출용 외부 전원전압(Vcc)을 일정치로 강압하여 동각시키는 수단과 써넣기 후의 베리파이시에는 센스암프의 센스전류를 통상 독출시의 센스전류보다도 작게 하는 수단과를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  60. 복수의 워드선(WL1-WLm) 복수의 빗트선(BLl1-BLlk,...BLn1-BLlnk)의 교차부에 바꾸어 쓰기 간으한 불휘발성 메모리셀(Mij) 이 배설하여서 되는 셀마트릭스회로(1), 로디코더회로(3), 코람데코더회로(5), 그 셀마트릭회로(1)의 각 빗트선(BL11-BLlk, ... BLn1-BL1nk)의 각각에 접속된 센스암프회로 7로 구성된 반도체 기억장치에 있어서, 그 셀마트릭스회로를 구성하는 모든 메모리셀 트란지스티를 도통상태로 한채로 서로 병열로 접속시켜, 그 전메모리셀트란지스터 내를 흐르는 전파에 응답하여 발생하는 전압을 검출하는 전압검출수단, 기준전압발생수단과 그 전압검출수단으로부터의 전압출력과 그 기준전압 발생수단이 출력하는 기준전압과를 비교하는 비교수단으로서 구성된 전압판정수단을 그 셀마트릭스회로에 접속하여 설치한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  61. 그 각 메모리셀 트란지스터의 소스를 공통으로 접속한 소스선에 소정의 전압을 인가함과 공히 그 복수의 메모리셀트란지스터의 콘트롤게이트를 이루고 있는 복수의 워드선의 전부 또는 일부에 각각 동일 또는 다른 정전압을 인가하고, 일방해 복수의 셀. 트란지스터의 드레인을 데이타버스에 공통으로 접속시킴과 동시에 그 데이타버스에 그 전압판정회로를 접속시킨 것을 특징으로 하는 청구의 범위 60항 기제의 불휘발성 반도체 기억장치.
  62. 그 각 메모리셀트란지스터의 소스를 공통의 소스선에 접속함과 공히 그 복수의 메모리셀트란지스터의 콘트롤게이트를 이루고 있는 복수의 워드선의 전부 또는 일부에 각각 동일 또는 다른 정전압을 인가하고, 한편 해복수의 셀. 트란지스터의 드레인을 데이타버스에 공통으로 접속시킴과 동시에 그 데이타버스에 접속시킨 것을 특징으로 하는 청구의 범위에 60항 기제의 불휘발성 반도체 기억장치.
  63. 복수의 워드선(WL1-WLm) 복수의 빗트선(BLl1-BLlk, ...BLn1-BLnk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(Mij)이 배설하여서 되는 셀마트릭회로(1), 로디코더회로(3), 코람데코더회로(5), 그 셀마트릭회로(1)의 각 빗트선(BLl1-BLlk, ...BLn1-BLnk)의 각각에 접속된 센스암프회로(71-7n)로서 구성되고, 또한 복수종의 독출모드를 가짐과 공히 그 각모드에 대하여 다른 전원전압을 필요로 하는 반도체장치로서 전원전압 입력부, 기준전압발생수단, 용량소자를 포함한 부스트수단, 해용량소자를 충전하는 충전수단, 그 용량소자의 충전수단에는 당해 각 독출모드가 필요로 한다. 각각 서로 다른 전압에 응답하여 그 용량소자의 충전량을 복수종으로 변화시키는 충전량 변경수단이 설치되어 있는 것을 특징으로 하는 반도체 기억장치.
  64. 당해 충전수단에는 당해 기준전압 발생수단이 포함되는 것임을 특징으로 하는 청구의 범위 제63항 기제의 반도체 기억장치.
  65. 당해 충전수단에 포함되는 그 충전량 변경수단은 당해 각 독출모드가 필요로 한다. 각각 서로 다른 전압에 응답하여 그 용량소자에 입력되는 클럭펄스의 진폭을 복수종으로 변화시키는 진폭 변경수단이 설치되어 있는 것을 특징으로 하는 청구항 63기제의 반도체 기억장치.
  66. 당해 충전수단에 포함되는 그 충전량 변경수단은 망해 각 독출모드가 필요로 하는 각각 서로 다른 전압에 응답하여 그 용량소자에 충전되는 충전전압을 복수종으로 변화시키는 충전량 선택수단이 설치되어 있는 것을 특징으로 하는 청구항 63기제의 반도체 기억장치.
  67. 당해 진폭 변경수단에는 소정의 진폭을 가지는 클럭펄스가 사용되는 것을 특징으로 하는 청구의 범위 제65항 기제의 반도체 기억장치.
  68. 당해 충전량 선택수단은 클럭회로에 의해 제어되는 것임을 특징으로 하는 청구항 66기제의 반도체 기억장치.
  69. 당해 반도체 기억장치에서의 그 각 독출모드를 필요로 한다. 각각 다른 전압을 그 기준전압 발생수단으로부터의 출력전압과 그 부스트 수단으로부터의 출력전압의 선택적 가산에 의하여 각각 얻어지는 것임을 특징으로하는 청구의 범위 재63항 기제의 반도체 기억장치.
  70. 당해 부스트 수단에 접속되는 그 기준전압 발생수단은 소스가 내부전원 또는 외부전원에 접속되고, 게이트에 제1의 제어신호가 입력되는 P차넬형 엔한스멘트 전계효과 트란지스터와 드레인이 그 P차넬형 엔한스멘트 전계효과 트란지스터의 드레인에 접속되고, 게이트에 제어신호가 입력되고 또한 소스에 승압전압이 나타나는 노드에 접속되는 N차넬형 디프레션 전계효과 트란지스터로부티 구성되어 있는 것을 특징으로 하는 청구의 범위 제63항 기제의 반도체 기억장치.
  71. 충전시에는 해제 2의 제어신호가 "H"레벨로 된 후에 그 제1의 제어신호가 "L"레벨로 되고, 또 승압시에는그 제2의 제어신호가 "L" 레벨로 된 후에 그 제1의 제어신호가 "H"레벨로 되도록 제어하는데 제어수단이 설치되어있는 것을 특징으로 하는 청구의 범위 제70항 기제의 반도체 기억장치.
  72. 적어도 어드레스 법퍼수단, 메모리셀 수단, 워드선 선택수단, 빗트선 선택수단, 출력법퍼, 당해 어드레스법퍼수단에 접속되고, 복수개의 데이타 정보를 1그룹으로으로써 당해 그룹마다에 1의 어드레스를 부여하는 제1의 어드레스 발생수단, 그 개개의 데이타정보의 각각에 하나의 어드레스를 부여하는 제2의 어드레스 발생수단과를 포함하고 있는 반도체 기억장치에 있어서, 더욱이 그 제1의 어드레스 발생수단에서의 하나의 어드레스치를 사용하여 하나의 복수개의 데이타 정보군을 워드선 선택수단과 빗트선 선택수단의 어느 것을 개입하여 선택하여 독출하는 제1의 독출수단, 그 제1의 어드레스 발생수단의 하나의 어드레스에 의하여 선택적으로 독출된 그 복수개의 데이타정보군을 구성하는 개개의 데이터정보를 그 제2의 어드레스 발생수단에서의 어드레스치를 사용하여 빗트선 선택수단과 워드선 선택수단의 어느 것을 개입하여 당해 출력법퍼에 선택적으로 독출하는 제2의 독출수단, 당해 제1의 어드레스 발생수단에서의 하나의 어드레스에 의하여 소정의 복수개의 데이타정보를 독출한 후에 그 제1의 어드레스 발생수단의 하나의 어드레스에 의하여 독출된 복수개의 데이타정보의 각각이 그 제2의 어드레스발생수단에서의 각각의 어드레스에 의하여 선택적으로 출력법퍼에 독출되기까지의 사이에 그 제1의 어드레스발생수단에서의 다른 어드레스치를 사용하여 제1의 어드레스군에서의 그 다른 어스레스에 상당하는 다른 복수개의 데이타정보군을 독출하는 선행 독출수단이 설치되어 있는 것을 특징으로 하는 반도체 기억장치.
  73. 당해 제1의 어드레스 발생수단은 워드선 선택을 위한 어드레스를 발생하는 것임을 특징으로 하는 청구항 72기제의 반도체 기억장치.
  74. 그 제2의 어드레스 발생수단은 빗트선 선택을 위한 이 어드레스를 발생하는 것임을 특징으로 하는 청구항 72기제의 반도체 기억장치.
  75. 그 제1의 독출수단은 센스암프 또는 센스암프의 랏치회로를 포함하고 있는 것을 특징으로 하는 청구항 72기제의 반도체 기억장치.
  76. 그 제1의 독출수단은 센스암프 선택수단을 포함하고 있는 것을 특징으로 하는 청구항 72기제의 반도체 기억장치.
  77. 그 선행 독출수단은 당해 어드레스 법퍼수단에 설치된 그 제1의 어드레스 발생수단으로부터의 어드레스정보가 입력되는 입력부를 가지고 또한 소정의 제어신호에 의하여 이미 기억되어 있는 어드레스 정보를 변경하는 수단을 가지는 내부 어드레스 발생수단, 그 내부 어드레스 발생수단의 어드레스 정보와 그 제1의 어드레스 발생수단으로부티의 어드레스 정보와를 비교하는 비교수단과를 가지고 있는 것을 특징으로 하는 청구항 72기제의 반도체 기억장치.
  78. 당해 비교수단은 전기 양 어드레스정보가 일치한 경우에 당해 제1의 독출수단에 의하여 당해 어드레스정보에 대응하는 복수개의 데이타 정보군을 선행적으로 독출하기 위한 신호를 출력하는 것임을 특징으로 하는 청구항 77기제의 반도체 기억장치.
  79. 당해 비교수단은 전기 양어드레스정보가 일치한 경우에는 당해 내부 어드레스 발생수단에 대하여 그 소정의 제어신호를 발생하고, 당해 내부 어드레스 발생회로의 어드레스를 변경하는 것임을 특징으로 하는 청구항 77기제의 반도체 기억장치.
  80. 그 선행독출수단에는 그 내부 어드레스 발생수단, 그 비교수단을 관련적으로 제어하는 타이밍 제어수단을 다시금 가지고 있는 것을 특징으로 하는 청구항 77기제의 반도체 기억장치.
  81. 당해 내부 어드레스 발생수단에 기억되어 있는 어드레스 정보를 변경하는 수단은 카운터인 것을 특징으로하는 청구항 77기제의 반도체 기억장치.
  82. 당해 선행독출수단은 그 내부 어드레스 발생수단에서의 하나의 어드레스에 의하여 당해 제1의 독출수단에 의하여 독출원 특정의 복수개의 데이타 정보군을 그 제1의 독출수단에서의 그 센스암프에 독출조작을 실행하기까지의 미리 정해진 소정의 지연시간을 이용하여 당해 1의 어드레스와는 상이한 다른 어드레스에 악세스하도록 구성되어 있는 것을 특징으로 하는 청구항 72기제의 반도체 기억장치.
  83. 당해 소정의 지연시간이 경과한 당해 센스암프에 격납되어 있는 당해 복수개의 데이타정보군을 그 랏치회로에 랏치하기 워한 랏치신호가 전기 타이밍 제어수단에서 출력됨과 동시에 당해 내부 어드레스 발생회로의 카운터치를 변경하는 것을 특징으로 하는 청구항 78기제의 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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