JP2639650B2

JP2639650B2 - 半導体装置

Info

Publication number: JP2639650B2
Application number: JP62007166A
Authority: JP
Inventors: 征史橋本; 正橘
Original assignee: NIPPON TEKISASU INSUTSURUMENTSU KK
Current assignee: NIPPON TEKISASU INSUTSURUMENTSU KK
Priority date: 1987-01-14
Filing date: 1987-01-14
Publication date: 1997-08-13
Anticipated expiration: 2012-08-13
Also published as: JPS63175294A; US4890262A

Description

【発明の詳細な説明】イ．産業上の利用分野本発明は半導体装置に関するものである。

ロ．従来技術半導体メモリー、例えばRAM（Random Access Memor
y）においては、製造の歩留りを向上させるために或る
程度の冗長ビットを予め装置内部に配置しておき、不良
ビットが存在する場合には前記冗長ビットによって不良
ビットを置き換えてしまう、いわゆる不良ビット救済回
路内蔵の冗長構成が採用されている。

しかしながら、そうした冗長ビットの設置によってチ
ップ面積が増大するので、あまり多くの冗長ビットを内
蔵させることはチップの小型化及び経済効率等の面から
みて不適当である。従って、現在のところ、メモリー部
の行、列ともに２〜４個しか冗長ビットを設置していな
いのが一般的であり、それ以上の不良ビットを含む装置
はすべて不良品として廃棄しているのが実情である。

ハ．発明の目的本発明の目的は、不良率を低減させる手段を効率的に
組み込み、チップサイズの縮小及びコストダウンの可能
な半導体装置を提供することにある。

ニ．発明の構成即ち、本発明は、データの書き込みと読み出しを非同
期に行う半導体メモリ装置において、行線と列線との交
点にメモリーセルが配置されているメモリーアレイと、
前記メモリーアレイへのデーターの書き込みのために書
き込みアドレスを基準値からインクリメントすることに
より生成する第１のカウンタ手段と、前記第１のカウン
タ手段を基準値にリセットする第１のリセット手段と、
前記メモリーアレイからのデーターの読み出しのために
読み出しアドレスを基準値からインクリメントすること
により生成する第２のカウンタ手段と、前記第２のカウ
ンタ手段を基準値にリセットする第２のリセット手段と
を有し、前記メモリーアレイが欠陥メモリーセルを含む
場合には、前記第１及び第２のカウンタ手段のカウント
値が予め選択されたいずれかの前記欠陥メモリーセルの
アドレスに達する前に前記第１及び第２のカウンタ手段
をリセットするように前記第１及び第２のリセット手段
がプログラミングされている半導体メモリ装置に係わる
ものである。

また、本発明は、行線と列線との交点にメモリーセル
が配置されているメモリーアレイと、前記メモリーアレ
イへのデーターの書き込みのために書き込みアドレスを
基準値からインクリメントすることにより生成する第１
のカウンタ手段と前記メモリーアレイからのデーターの
読み出しのために読み出しアドレスを基準値からインク
リメントすることにより生成する第２のカウンタ手段
と、前記第１のカウンタ手段を基準値にリセットする第
１のリセット手段と、前記第２のカウンタ手段を基準値
にリセットする第２のリセット手段とを有し、前記メモ
リーアレイへのデーターの書き込みと前記メモリーアレ
イからのデーターの読み出しとを非同期に行うことがで
きる半導体装置であって、前記メモリーアレイが欠陥メ
モリーセルを含む場合には、前記第１及び第２のカウン
タ手段のカウント値が前記欠陥メモリーセルのアドレス
に達する前に前記第１及び第２のカウンタ手段をリセッ
トするように前記第１及び第２のリセット手段が夫々プ
ログラミングされている半導体装置に係わるものであ
る。

ホ．実施例以下、本発明の実施例を説明する。

第１図は、本実施例による半導体記憶装置の回路構成
として、FIFO（First In First Out:データーを書き込
んだ順に読み出す）メモリーを示すものである。このFI
FOメモリーは、ダイナミック型のメモリー素子が主記憶
素子として用いられたものであり、次の（１）〜（６）
の構成を具備している。

（１）、主記憶素子として、高集積化が可能で製造コス
トの比較的低いDRAMと同一の１トランジスタ型メモリー
を採用している。

（２）、DRAMでは使用者側の負担となるリフレッシュの
制御及びプリチャージに対する配慮を内部回路で自己制
御している。

（３）、高速（30×10^-9sec）から低速（10^-4〜10^-3se
c）の広範囲にわたり、データーの書き込みサイクルを
自由に設定できるように、書き込み専用ラインバッファ
を設けている。

（４）、上記（３）と同一の範囲で、（３）と全く非同
期にデーターの読み出しができるように、読み出し専用
ラインバッファを設ける。

（５）、リセット（データーの頭出し）指令に速やかに
対応する為のスタティック型のラインバッファを設けて
いる。

（６）、製造歩留り向上をはかるための不良ビット救済
手段を設けている。

特に本実施例では、上記の不良ビット救済手段を次に
述べるように効果的に組み込んでいる。

即ち、第１図に示すシリアル・リード・カウンタ及び
シリアル・ライト・カウンタ自体に不良ビット救済機能
を付与せしめており、具体的には第２図の如くに構成し
た回路をカウンタに内蔵させる。但し、このカウンタは
本来、メモリー部の行及び列を内部でカウントし、リセ
ットパルスによって再び０からカウントアップしてゆく
ように設計されている。そして、カウンタが最大アドレ
スを指したとき（即ち、不良ビットの存在領域に至る迄
にカウントされる最大のアドレスにきたとき）にカウン
タ自身がリセットパルスを発して０に戻り、再度カウン
トアップを続けるように構成している。

具体的に述べると、第２図の回路（エンコーダー）
は、直列に接続された1/2分周回路１、２、３の各出力
側にAND回路４、５、６を夫々配し、各AND回路の出力側
を共通にして出力を取り出している。また、各AND回路
の他方の入力端子には夫々、MOSFET（Metal Oxide Semi
conductor Field Effect Transistor）からなるヒュー
ズ素子７、８、９が接続されている。そして、メモリー
部の中で予め判明している不良ビットに応じて、第２図
中の破線で示す位置においてAND回路とヒューズ素子と
の間を選択的に切断する。例えばヒューズ素子８におい
て×印で示すように切断し、プログラミングを行う。こ
の場合には、クロック（これは第１図のシリアル・リー
ド（又はライト）・タイミング・コントローラから供給
される。）CLKが分周回路１に入力され、この出力が次
の分周回路２とAND回路４とに入るが、分周回路２は引
き続いて動作する一方、AND回路４ではヒューズ素子７
がオンしていてAND回路４の入力端子は“0"レベルに落
とされているので、AND回路４の出力は“0"となる。分
周回路２の出力は更にAND回路５に伝えられるが、このA
ND回路５の他方の入力端子は上記したヒューズ素子８の
切断によって“1"レベルとなるので、AND回路５からは
“1"の出力が得られる。即ち、AND回路５からはリセッ
トパルスが得られ、これが分周回路１、２、３に同時に
供給される。この結果、上記した分周回路１及び２での
カウント数が最大アドレスに相当するようにプログラミ
ングされたことになり、そのアドレス以降は全くアクセ
スしなくなるので、不良ビットのない領域を有効に使用
し、不良ビットを効果的に救済することができる。な
お、上記の切断位置は不良ビットに応じて任意に選択で
きる。

このように、第２図の回路によって、従来の冗長構成
では解決できない問題点（即ち、冗長ビットを用いても
なお不良ビットが残ってしまうこと）を効果的に取り除
くことができ、デバイスを廃棄することなしにその有効
領域を利用することができる。例えば、256KビットのRA
Mの場合、不良ビット数が多数存在していても32Kビット
又はそれ以上のビットが使用できれば、容量は小さくは
なるもののデバイスとしての価値はあるから、本実施例
による救済手段を適用することによって32Kビット又は
それ以上を有効に使用することができることになる。

従って、本実施例によれば、メモリーサイズは元のデ
バイスに比べてアドレスプログラミング用の回路（即
ち、第２図の如きエンコーダー回路）を付加するのみ
で、非常に簡単に冗長構成を実現でき、チップサイズや
コストを増大させることはない。なお、メモリーサイズ
は小さくはなるが、FIFOであるために、多くの場合は問
題なしに使用可能である。即ち、FIFOでは、外部アドレ
スの必要がないので、アドレス制御回路に変更を行う必
要がない。

第３図には、上記したヒューズ素子の部分の基本構成
を示したが、電源とアースとの間に抵抗大の抵抗10と抵
抗小の抵抗11とを直列に接続し、これらの中間をAND回
路５に接続する。そして、プログラムしないときは抵抗
小の抵抗11を介してAND回路５の入力は“0"であり、×
印で示されるように切断してプログラムするとAND回路
５の入力は電源レベル“1"となる。

次に、第１図のFIFOメモリーの操作手順を説明する。
なお、データーの書き込み動作と読み出し動作とは、本
装置においては通常、全く独立に進行する。従って、以
下の説明において、特に断らない限り、両者は独立して
進行しているものとする。

第１図において、WEは、書き込みデーター制御用外部
入力信号であり、WEが“H"である限り、D_INから入力さ
れたデーターは有効データーとして本装置に書き込まれ
る。D_INは、データーを入力するための入力端子であ
る。RSTWは、書き込みデーターの先頭を知らせるための
入力信号であり、RSTWの立上がりエッジでデーターの先
頭を知らせる（第４図参照）。SWCKは、書き込みサイク
ルを制御するクロックである。

REは、読み出しデーター制御用入力信号であり、REが
“H"ある限り、データーはSRCKに同期してD_OUTから出力
される。

RSTRは、読み出しデーターの先頭を呼び出すための信
号であり、RSTRの立上がりエッジで読み出しデーターの
先頭を知らせる（第５図参照）。

データー書き込み動作．まず、RSTW入力信号を“L"から“H"に変化させ、装
置内部のデーターを書き込みアドレスを０番地にセット
する。装置内部では、次のような一連の動作が行われ
る。ます、RSTWの立上がりエッジを適当な回路で検出
し、リセットが発生したことを入力ラインセレクタに知
らせる。この入力ラインセレクタは、その信号を受け
て、I/O（Ａ）をINと電気的に接続する。I/O（Ｂ）及び
INDはINとは電気的に切り離された状態にする。同時
に、I/O（Ｂ）につながっているＢラインバッファのデ
ータートランスファゲートT_GB1、T_GB2、及びINDに接続
されている書き込み用ラインバッファのデータートラン
スファゲートT_GW1〜T_GW4はオフになる。即ち、Ｂポイン
ター及びシリアル・ライン・ポインタはリセット状態に
なる。Ａポインターは０番地を示す。即ち、T_GA1をオン
させる。これによりデータ入力バッファのデーターはI/
OからI/N（Ａ）を経て、Ａラインバッファの０番地に書
き込まれる。

.SWCKに同期して、順次Ａラインバッファの各番地に
データーが書き込まれてゆく。

.Aラインバッファのすべての番地にデーターが書き込
まれたら、Ａポインターから、データー伝達経路切換え
要求が入力ラインセレクタに伝えられ入力ラインセレク
タは、I/O（Ａ）INから切り離し、INDをINに接続する。

.SWCKに同期して、シリアル・ライン・ポインタはT
_GW1、T_GW2………と順次書き込み用ラインバッファのデ
ータートランスファゲートをONさせてゆき“D_IN"からの
入力を書き込み用ラインバッファに書き込んでゆく。

．シリアル・ライン・ポインタがT_GW3をONさせると同
時に、書き込み用ラインバッファの前半分に書き込まれ
たデーターをダイナミックメモリーアレイに書き込むた
めの書き込み要求信号WRQを発生させ、アービタ回路に
伝える。

．あとは、行デコーダーの番地を１つずつ増やすこと
によって最大DRAMの容量まで、順次データーの書き込み
を続けることができる。

途中で、再びRSTWにより、リセット要求が発生した
ら、それを同時に入力ラインセレクタに伝えるが、今度
は、I/O（Ｂ）がINと接続され、I/O（Ａ）及びINDはIN
から切り離されることになる。そして、Ｂラインバッフ
ァのすべての番地にデーターが書き込まれたら、と同
様の動作によって、I/O（Ｂ）をINから切り離し、INDが
INと接続され、以下同様にデーター書き込みは進行して
ゆく。

次のRSTWでは、I/O（Ａ）がINと接続されることにな
る。即ち、I/O（Ａ）とI/O（Ｂ）は、RSTWごとに以前選
択されてなかった方のラインがINと接続されるという、
トグル形式の関係になっている。

また、Ａラインバッファ及びＢラインバッファはとも
に、完全スタティック型のメモリー素子で構成されてい
る。このような構成にしたのは、データーの読み出しと
深い関係があるので、理由づけはデーター読み出しの動
作説明のところで行う。

データー読み出し動作データー読み出しの手順は次のようになる。

.RSTRを“L"から“H"に変化させ、装置内部のデータ
ーを読み出しアドレスを０番地にセットする。内部で
は、RSTRのエッジを検出し、リセットが発生したことを
出力ラインセレクタとアービタ回路に知らせる。出力ラ
インセレクタはその信号を受けて、I/O（Ａ）又はI/O
（Ｂ）をOUTと接続する。このとき、データー書き込み
がI/O（Ａ）又はI/O（Ｂ）を介して行われていたなら、
出力ラインセレクタは、データー書き込みに使われてい
ない方のラインをOUTと接続する。これは、RSTWとRSTR
の間隔が決められた長さ以内の場合には、旧データーの
読み出しの保償を意味する。これは、ダイナミック型の
主記憶素子部に蓄えられたデーターの読み出し動作との
間に矛盾を生じさせない為であり、これについては後述
する。もし、I/O（Ａ）又はI/O（Ｂ）のいずれもがINと
接続されていない場合には、RSTRの前に発生したRSTWで
最も近いものによって、使用された側のラインがOUTに
接続される。この場合、新データーの読み出しを意味
し、RSTWが次に発生するまでは、常に繰返し同じデータ
ーを読み出すことになる。また、RSTRは、使用者側によ
り外部から入力されるものであるから、RSTRの発生は予
測できない。RSTRに速やかに応答するためには、高速読
み出しが可能なスタティック型メモリーが適しているの
で、本例ではスタティック型メモリーを採用した。スタ
ティック型にすると集積度は低下するが、Ａラインバッ
ファ及びＢラインバッファのメモリー容量は100ビット
程度でよいので、全体からみた装置寸法への影響は無視
できるくらい小さい。

さて、RSTR信号によって、ダイナミックメモリーアレ
イに書き込まれたデーターを読み出し用ラインバッファ
に読み出すための読み出し要求信号RRQが生成され、必
要期間内に必要情報の読み出しを行わせる。これは、現
在読み出しているＡラインバッファ又はＢラインバッフ
ァのデーターがすべて読み出された後に、続くデーター
を準備するものである。

.SRCKに同期して、順次Ａ又はＢラインバッファのデ
ーターが読み出され、Ａ又はＢラインバッファの最後の
アドレスまでデーターを読み終えたら、 .A又はＢポインターからデーター伝達経路切換え要求
が出力ラインセレクタに伝えられ、OUTはOUTDに接続さ
れる。

．で既に読み出し用ラインバッファの前半部分に
は、次に読み出すべきデーターがローディングされてい
るから、OUTには、連続して間断なくデーターが読み出
されてゆく。リードポインターT_GR1をONすると同時に、
読み出し用ラインバッファの後半部分に必要なデーター
をダイナミックメモリーアレイから読み出す為に、再び
RRQを発生させ、アービタ回路に入力する。

なお、RSTRを繰返し入力することで、同じ一連のデー
ターを繰返し読み出すことができる。

以上で、基本的な動作の説明は終わる。

理想的なFIFOメモリーであれば、データーの書き込み
と、読み出しは全く非同期に行えるが、現実には装置の
メモリー容量が有限であるため、書き込みと読み出しに
制限事項がでる。

理解を容易にするために、ビデオ信号を本例の装置で
あるFIFOメモリーに書き込んだり、読み出したりする応
用を例にとって説明してゆく。本FIFOメモリーの記憶容
量は、ビデオ画面１フレーム分あるとする（日本で標準
となっているNTSC方式に従えば、ビデオ画面１枚は525
本の走査線で構成される。この525本分のビデオデータ
ーのまとまりを１フレームと呼ぶ）。

ビデオ信号を画面の頭から連続的に書き込んでゆき、
１フレームの最後のデーターまで書き終えた時点で、本
装置のメモリーはフルの状態になる。この状態から、更
につづけて連続的にビデオ信号を書き込んでゆく（即
ち、第２フレームになっても書き続けると）、メモリー
内部の情報は先頭から第２フレームの情報に書き替わっ
てゆく。勿論、WE信号を“Low"にすることにより、第２
フレーム以降のデーター書き込みを禁止すれば、第１フ
レームのデーターが保存され、データー読み出し手順に
従い、データーを繰返し読み出すことができる。

第１図で示した構成では、このようになるが、例えば
メモリーがフルになった時点で内部で信号を発生させ、
使用者側にそのことを知らせるとか、オーバーライトを
禁止するために内部でWEが“Low"になったのと同じ状態
を作り出すというようなことは、極めて容易に実現でき
る。

さて、第１図の構成をとると、前述のごとく、連続し
てデーターを書き込み続ける場合、読み出しタイミング
の設定によって、直前のフレームのデーターを読み出す
場合（旧データーの読み出し）と、現在書き込んでいる
フレームのデーターを読み出す場合（新データーの読み
出し）がある。具体的には、RSTW信号とRSTR信号の発生
するタイミングで決定される。そして、このタイミング
間隔は、Ａラインバッファ（Ｂラインバッファ）のメモ
リー容量により決まる。Ａラインバッファが例えば100
ビットのメモリー容量を持っているとすると、RSTW信号
が発生してからSWCKが100サイクル以内にRSTR信号が発
生したなら、この時の読み出しは旧データーの読み出し
となる。

新データー読み出しは、RSTW発生後、SWCKが100サイ
クル以降でRSTRが発生した場合、必ず保償されるかとい
うと、そうはならない。こんどは、メインメモリーにお
ける書き込み用ラインバッファからメモリーアレイへの
データー転送及びメモリーアレイから読み出し用ライン
バッファへのデーター転送に要する時間が関係してく
る。

より詳しくは、書き込み用ラインバッファとして200
ビット、読み出し用ラインバッファも同じく、200ビッ
トのメモリー容量をもっているものとして、新データー
の読み出し条件について述べる。

まず、Ａラインバッファに新フレームのデーターの先
頭100ビットが書き込まれ、101ビット目から200ビット
までが書き込み用ラインバッファの１番地から100番地
に書き込まれたとする。201ビット目が書き込み用ライ
ンバッファの101番地に書き込まれた時点でWRQが発生す
る（これは前述した）。メモリーアレイへのデーター転
送は、少なくとも301ビット目を書き込むまでには終了
しているから、この時点でメモリーアレイに書き込まれ
た101〜200ビットのデーターを読み出し用ラインバッフ
ァへ転送要求する信号RRQを発生させれば良い（即ち、
前述したRSTR信号を入力するということになる）。

つまり、新データーの読み出し保償ができるのは、RS
TW発生後、SWCKが300サイクル以上発生した後（即ち、3
00ビットのデーターを書き込んだ後）に、RSTRを発生さ
せた場合となる。

RSTW発生後、SWCKが100〜300サイクルの範囲にあると
き、RSTRを発生させた場合には、新、旧データー読み出
しの決定ができないので、この範囲に限り、使用者はRS
TRを発生させてはならない。

読み出しと、書き込みは、非同期に行えるから、SWCK
とSRCKのクロックパルスの幅は自由に変更して良い。こ
の場合も、RSTW発生時点のSWCKを０サイクルとし、RSTR
発生時点のSRCKを０サイクルとし、ある時点でのSWCKが
ｍサイクル目、SRCKがｎサイクル目になっているとし、
ｍ−ｎ≦100又はｍ−ｎ≧300が常に成立するように、SW
CKとSRCKを設定する限り、新、旧データーの混合という
ような混乱は生じない。

なお、第１図の回路においては、DRAM（ダイナミック
RAM）をメモリー素子とし、このメモリー素子のリフレ
ッシュ動作を外部信号による制御によることなしに内部
回路によって達成させることができるが、これについて
説明する。

この記憶装置は、基本的には、読み出し及び書き込み
情報を直列並列変換するためのラインバッファを設
け、かつリング発振器又はこれに類似の発振器と、その
発振周波数を計上するカウンタと、読み出し及び書き込
み要求信号を発生させる機能と、リフレッシュ要求信号
を発生させる回路と、読み出し及び書き込み及びリフレ
ッシュの各々の要求信号を状況に応じてその優先順次を
決めるアービタ回路とを有するものである。この場合、
リフレッシュは、発振器の発振周波数を適当なカウンタ
ーを用いて分周し、適切な周期でリフレッシュ要求信号
RFRQを作り出すことにより実行する。こうして、外部信
号によることなく内部回路によってリフレッシュ動作を
達成しているので、使用者側に負担を与えることなく、
しかもリフレッシュ動作中もデーター処理の行える効率
の良い記憶装置を提供できることになる。

以上、本発明を例示したが、上述の例は本発明の技術
的思想に基づいて更に変形可能である。

例えば、上述のシリアルカウンタの組み込み位置、回
路構成等は種々変更してよく、また上述のメモリー以外
にも本発明を適用してよい。

ヘ．発明の作用効果本発明は上述の如く、メモリーアレイが欠陥メモリー
セルを含む場合には、カウンタ手段のカウント値（アド
レス）が欠陥メモリーセルのアドレスに達する前にカウ
ンタ手段をリセットするようにリセット手段がプログラ
ミングされるようにしたので、メモリーアレイ内の欠陥
メモリーセルのない領域を最大限に有効に使用してデバ
イスを効果的に救済することができ、しかもカウンタ手
段自体に救済機構を組み込むものであるから、デバイス
救済のためのチップサイズやコストを低減することがで
きる。

【図面の簡単な説明】

図面は本発明を説明するためのものであって、第１図は
本発明の実施例による半導体記憶装置の回路図、第２図はカウンタの等価回路図、第３図はヒューズ素子の概略図、第４図は書き込み動作時の信号のタイミングチャート、第５図は読み出し動作時の信号のタイミングチャートである。なお、図面に示す符号において、１、２、３……分周回路４、５、６……AND回路７、８、９……ヒューズ素子である。

Claims

(57)【特許請求の範囲】

【請求項１】行線と列線との交点にメモリーセルが配置
されているメモリーアレイと、前記メモリーアレイへの
データーの書き込み又は前記メモリーアレイからのデー
ターの読み出しのために書き込みアドレス又は読み出し
アドレスを基準値からインクリメントすることにより生
成するカウンタ手段と、前記カウンタ手段を基準値にリ
セットするリセット手段とを有し、前記メモリーアレイが欠陥メモリーセルを含む場合に
は、前記カウンタ手段のカウント値が前記欠陥メモリー
セルのアドレスに達する前に前記カウンタ手段をリセッ
トするように前記リセット手段がプログラミングされて
いる半導体装置。
【請求項２】行線と列線との交点にメモリーセルが配置
されているメモリーアレイと、前記メモリーアレイへの
データーの書き込みのために書き込みアドレスを基準値
からインクリメントすることにより生成する第１のカウ
ンタ手段と、前記メモリーアレイからのデーターの読み
出しのために読み出しアドレスを基準値からインクリメ
ントすることにより生成する第２のカウンタ手段と、前
記第１のカウンタ手段を基準値にリセットする第１のリ
セット手段と、前記第２のカウンタ手段を基準値にリセ
ットする第２のリセット手段とを有し、前記メモリーア
レイへのデーターの書き込みと前記メモリーアレイから
のデーターの読み出しとを非同期に行うことができる半
導体装置であって、前記メモリーアレイが欠陥メモリーセルを含む場合に
は、前記第１及び第２のカウンタ手段のカウント値が前
記欠陥メモリーセルのアドレスに達する前に前記第１及
び第２のカウンタ手段をリセットするように前記第１及
び第２のリセット手段が夫々プログラミングされている
半導体装置。