JPS5916187A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5916187A JPS5916187A JP57125296A JP12529682A JPS5916187A JP S5916187 A JPS5916187 A JP S5916187A JP 57125296 A JP57125296 A JP 57125296A JP 12529682 A JP12529682 A JP 12529682A JP S5916187 A JPS5916187 A JP S5916187A
- Authority
- JP
- Japan
- Prior art keywords
- address
- latch circuit
- memory
- data
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、単一アドレスのアクセスによってメモリ空間
が自動的に更新されてデータが格納され、また、そのデ
ータの読出しが任意な記憶装置に関するものである。
が自動的に更新されてデータが格納され、また、そのデ
ータの読出しが任意な記憶装置に関するものである。
従来、データ入力が随時あり、その全てをメモリに格納
する場合は、ポインタをソフトウェア的に設けて、ポイ
ンタの？！新と共にメモリにデータを書込んでいた。
する場合は、ポインタをソフトウェア的に設けて、ポイ
ンタの？！新と共にメモリにデータを書込んでいた。
しかしながら、ソフトウェア的に処理するには、プログ
ラムの作成が必要でアリ、またその実行に際してメモリ
の一部が借用されるなど、本来の機能が低下するため、
ソフトウェアの処理によらず、単−アドレスをアクセス
すればメモリ空間が自動的に更新されてデータが格納さ
れ、また、任意にそのデータを読出すことができるメモ
リが要望されている。
ラムの作成が必要でアリ、またその実行に際してメモリ
の一部が借用されるなど、本来の機能が低下するため、
ソフトウェアの処理によらず、単−アドレスをアクセス
すればメモリ空間が自動的に更新されてデータが格納さ
れ、また、任意にそのデータを読出すことができるメモ
リが要望されている。
本発明は上記事情に鑑みてなされたもので、ランダムア
クセスメモリの任意のエリアをローテーショナルメモリ
とすることにより、単一アドレス全アクセスするだけで
物理的メモリ空間を自動的に更新することができ、また
任意にメモリ空間をアクセスできる記憶装置を提供する
ことを目的とする０ 以下、本発明を図示の実施例に基づいて、詳細に説明す
る。
クセスメモリの任意のエリアをローテーショナルメモリ
とすることにより、単一アドレス全アクセスするだけで
物理的メモリ空間を自動的に更新することができ、また
任意にメモリ空間をアクセスできる記憶装置を提供する
ことを目的とする０ 以下、本発明を図示の実施例に基づいて、詳細に説明す
る。
第１図は本発明の一実施例を示すもので、ｌはランダム
アクセスメモリ（ＲＡＭと略称する）、２はこのＲＡＭ
１の任意のエリアの一端のアドレスＩＬ１’ｉ基底アド
レスとしてラッチする基底アドレス決定用ラッチ回路、
３は前記ＲＡＭＩの任意のエリアの他端アドレスａｎ
を終端アドレスとしてラッチする終端用ラッチ回路、４
は前記基底アドレス決定用ラッチ回路２の内容をプリセ
ット値としてカウントアツプして、前記ＲＡＭ１の任意
のエリアを次々にアクセスするプリセットカウンタ、５
は前記終端用ラッチ回路３の内容と前記プリセットカウ
ンタ４の出力を比較し、一致時にプリセットカウンタ４
にリセット信号を与えるコンパレータ、６は前記基底ア
ドレス決定用ラッチ回路２の内容とデバイスアドレスを
比較し、前記カウンタ４にトリガ信号を加えるコンパレ
ータである。
アクセスメモリ（ＲＡＭと略称する）、２はこのＲＡＭ
１の任意のエリアの一端のアドレスＩＬ１’ｉ基底アド
レスとしてラッチする基底アドレス決定用ラッチ回路、
３は前記ＲＡＭＩの任意のエリアの他端アドレスａｎ
を終端アドレスとしてラッチする終端用ラッチ回路、４
は前記基底アドレス決定用ラッチ回路２の内容をプリセ
ット値としてカウントアツプして、前記ＲＡＭ１の任意
のエリアを次々にアクセスするプリセットカウンタ、５
は前記終端用ラッチ回路３の内容と前記プリセットカウ
ンタ４の出力を比較し、一致時にプリセットカウンタ４
にリセット信号を与えるコンパレータ、６は前記基底ア
ドレス決定用ラッチ回路２の内容とデバイスアドレスを
比較し、前記カウンタ４にトリガ信号を加えるコンパレ
ータである。
次に、動作について述べる。まず、基底アドレス決定用
ラッチ回路２にＲＡＭＩ上の任意のアドレスデータａ１
をデータラインｔｓ ｔ”介してラッチさせる。
ラッチ回路２にＲＡＭＩ上の任意のアドレスデータａ１
をデータラインｔｓ ｔ”介してラッチさせる。
また、終端用ラッチ回路３にＲＡＭ ｌ上の任意のアド
レスデータａｎ ｋラッチさせる。
レスデータａｎ ｋラッチさせる。
これによｐ、ＲＡＭＩ上の任意のエリアが設定されたこ
とになる。
とになる。
基底アドレス決定用ラッチ回路２の内容ａ１はカウンタ
４にプリセット値として入力され、これによってプリセ
ットカウンタ４は基底アドレスよシアドレスのカウント
アツプを行うようになる。
４にプリセット値として入力され、これによってプリセ
ットカウンタ４は基底アドレスよシアドレスのカウント
アツプを行うようになる。
即チ、コンパレータ６において、ラッチ回路２の内容と
デバイスアドレスｇが比較され、アドレスが基底アドレ
スよ）設定エリア側にあれはトリガ信号ｆがカウンタ４
に加わってカウントアツプとなる。
デバイスアドレスｇが比較され、アドレスが基底アドレ
スよ）設定エリア側にあれはトリガ信号ｆがカウンタ４
に加わってカウントアツプとなる。
このカウントアツプは、カウンタ４の出力（実ＲＡＭア
ドレス）ｄが終端アドレスと一致してコンパレータ５か
らリセット信号ｅが出るまで続き、リセット後、再び基
底アドレスよシアドレスのカウントアツプが行われる。
ドレス）ｄが終端アドレスと一致してコンパレータ５か
らリセット信号ｅが出るまで続き、リセット後、再び基
底アドレスよシアドレスのカウントアツプが行われる。
上述の動作は、フローチャートで示すと第２図の、ｔう
になる。即ち、Ｆ工Ｆ Ｏ（ｆｉｒｓｔ−１ｎ ｆｉｒ
ｓｔ−Ｏｕｊ） 基Ｗｋアドレスセット（ブロック１
１）、ＦＩＦＯ終端アドレスセット（ブロック１２）、
データの書込み（ブロック１３）の流れにデータ書込み
の繰返しのためのループが付いたものとなる。また、メ
モリマツプで表示すると、第３図に示すように基底アド
レスａ１ と終端アドレスａＨの間を循環スるエンド
レスの動作となる。
になる。即ち、Ｆ工Ｆ Ｏ（ｆｉｒｓｔ−１ｎ ｆｉｒ
ｓｔ−Ｏｕｊ） 基Ｗｋアドレスセット（ブロック１
１）、ＦＩＦＯ終端アドレスセット（ブロック１２）、
データの書込み（ブロック１３）の流れにデータ書込み
の繰返しのためのループが付いたものとなる。また、メ
モリマツプで表示すると、第３図に示すように基底アド
レスａ１ と終端アドレスａＨの間を循環スるエンド
レスの動作となる。
第４図は記憶装置の端子配置例な示したもので、データ
端ＤＯ〜Ｄｎ 、アドレス端子ＡＤＲ０〜ＡＤＲｍ、ク
ロック端子ＯＬＫ、端子ａｓ、端子０ 、Ｌ Ｒを有す
る。また、メモリ空間の拡がりは第５図に示すようにＡ
側（パラレルボート側）が広く、Ｂ側（シリアルボート
側）がｔくなっている。
端ＤＯ〜Ｄｎ 、アドレス端子ＡＤＲ０〜ＡＤＲｍ、ク
ロック端子ＯＬＫ、端子ａｓ、端子０ 、Ｌ Ｒを有す
る。また、メモリ空間の拡がりは第５図に示すようにＡ
側（パラレルボート側）が広く、Ｂ側（シリアルボート
側）がｔくなっている。
なお、前述の説明はＢ側、つまりシリアルボート側の動
作についてであるが、このように単一アドレスをアクセ
スするだけで、物理的メモリ空間を自動的に更新するだ
けでなく、ノ曵うレルポート使用時、つまυＡ側からア
クセスするときは通常のランダムアクセスが可能である
。また、ＬＳＩ化シ、シルアルモード、パラレルモード
を使い分けることによｐＦ工ＦＯと同等の機能を持たせ
ることも可能である。
作についてであるが、このように単一アドレスをアクセ
スするだけで、物理的メモリ空間を自動的に更新するだ
けでなく、ノ曵うレルポート使用時、つまυＡ側からア
クセスするときは通常のランダムアクセスが可能である
。また、ＬＳＩ化シ、シルアルモード、パラレルモード
を使い分けることによｐＦ工ＦＯと同等の機能を持たせ
ることも可能である。
第６図及び第７図は本発明に係る記憶装置の応用例を示
すもので、第６図はＤ Ｍ Ａ （ｄｉｒｅｃｔ ｍｅ
−ｍｏｒｙ ａｃｅ−ｅｓｓ） に応用した場合、第
７図はデータ・インターフェイスに応用した場合である
。第６図はｏ Ｐ Ｕ ２１、メモリ２２、入力部２３
′ｌｒ、各々バス夙を介して接続する際、メモリ２２と
して前述の実施例に示す記憶装置ｆヲ用いる場合であっ
て、入力部おからメモリ２２上の当該メモリデバイスア
ドレスをバス囚に出し、データを送ると自動的にメモリ
空間に順次格納される（Ｂポート）。０ＰＵ２１は任意
にこのメモリｎのエリアｉＡボートよりアクセスできる
。
すもので、第６図はＤ Ｍ Ａ （ｄｉｒｅｃｔ ｍｅ
−ｍｏｒｙ ａｃｅ−ｅｓｓ） に応用した場合、第
７図はデータ・インターフェイスに応用した場合である
。第６図はｏ Ｐ Ｕ ２１、メモリ２２、入力部２３
′ｌｒ、各々バス夙を介して接続する際、メモリ２２と
して前述の実施例に示す記憶装置ｆヲ用いる場合であっ
て、入力部おからメモリ２２上の当該メモリデバイスア
ドレスをバス囚に出し、データを送ると自動的にメモリ
空間に順次格納される（Ｂポート）。０ＰＵ２１は任意
にこのメモリｎのエリアｉＡボートよりアクセスできる
。
また、第７図はＯＰ Ｕ ３］とメモリ３２をパスおに
、０ＰＵ３４とインターフェイス３５ヲバス３６にそれ
ぞれ接続する際、メモリ３２として実施例装置を用いる
場合であって、０ＰＵ３１ｉ介することなく、０ＰＵ３
４からメモリ３２ヘデータを送シ、格納することができ
る。この場合、メモリ３２はシリアルボート（Ｂボート
）が使用される。
、０ＰＵ３４とインターフェイス３５ヲバス３６にそれ
ぞれ接続する際、メモリ３２として実施例装置を用いる
場合であって、０ＰＵ３１ｉ介することなく、０ＰＵ３
４からメモリ３２ヘデータを送シ、格納することができ
る。この場合、メモリ３２はシリアルボート（Ｂボート
）が使用される。
以上のように本発明によれば、ＲＡＭの任意のエリアを
ローテーショナルメモリとする制御回路を基底アドレス
用ラッチ回路、終端用ラッチ回路、プリセットカウンタ
、コンパレータで構成したので、ソフトウェアを介在さ
せることなく、メモリにデータをローテーショナルに格
納することができ、しかもモードの切換えにより通常の
ＲＡＭとしても使用可能であり、多目的に利用できる。
ローテーショナルメモリとする制御回路を基底アドレス
用ラッチ回路、終端用ラッチ回路、プリセットカウンタ
、コンパレータで構成したので、ソフトウェアを介在さ
せることなく、メモリにデータをローテーショナルに格
納することができ、しかもモードの切換えにより通常の
ＲＡＭとしても使用可能であり、多目的に利用できる。
第１図は本発明に係る記憶装置の一実施例會示すブロッ
ク図、第２図はフローチャート、第３図はメモリマツプ
、第４図は端子配置の説明図、第５図はメモリ空間の拡
がｐを説明する図、第６図及び第７図はそれぞれ実施例
装置の応用例を示すブロック図である。 １・・・ＲＡＭ、２・・・基底アドレス決定用ラッチ回
路、３・・・終端用ラッチ回路、４・・・プリセットカ
ウンタ、５及び６・・・コンパレータ。
ク図、第２図はフローチャート、第３図はメモリマツプ
、第４図は端子配置の説明図、第５図はメモリ空間の拡
がｐを説明する図、第６図及び第７図はそれぞれ実施例
装置の応用例を示すブロック図である。 １・・・ＲＡＭ、２・・・基底アドレス決定用ラッチ回
路、３・・・終端用ラッチ回路、４・・・プリセットカ
ウンタ、５及び６・・・コンパレータ。
Claims (1)
- （１） ランダムアクセスメモリの任意のエリアの一
端のアドレスを基底アドレスとしてラッチする基底アド
レス決定用ラッチ回路と、前記エリアの他端のアドレス
を終端アドレスとしてラッチする終端用ラッチ回路と、
前記基底アドレス決定用ラッチ回路の内容をプリセット
値としてカウントアツプして前記メモリの任意のエリア
を次々にアクセスするプリセットカウンタと、前記終端
用ラッチ回路の内容と前記プリセットカウンタの出力を
比較し、終端アドレスをアクセスした時点で前記プリセ
ットカウンタにリセット信号を与えるコンパレータとを
備えてなる記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125296A JPS5916187A (ja) | 1982-07-19 | 1982-07-19 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125296A JPS5916187A (ja) | 1982-07-19 | 1982-07-19 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5916187A true JPS5916187A (ja) | 1984-01-27 |
Family
ID=14906567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57125296A Pending JPS5916187A (ja) | 1982-07-19 | 1982-07-19 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916187A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61116960U (ja) * | 1984-12-29 | 1986-07-23 | ||
| WO1989010618A1 (en) * | 1988-04-29 | 1989-11-02 | Scientific Atlanta, Inc. | Dynamic double buffer |
| US4890262A (en) * | 1987-01-14 | 1989-12-26 | Texas Instruments Incorporated | Semiconductor memory with built-in defective bit relief circuit |
| EP0438050A2 (en) * | 1990-01-19 | 1991-07-24 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory system |
-
1982
- 1982-07-19 JP JP57125296A patent/JPS5916187A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61116960U (ja) * | 1984-12-29 | 1986-07-23 | ||
| JPS6333089Y2 (ja) * | 1984-12-29 | 1988-09-05 | ||
| US4890262A (en) * | 1987-01-14 | 1989-12-26 | Texas Instruments Incorporated | Semiconductor memory with built-in defective bit relief circuit |
| WO1989010618A1 (en) * | 1988-04-29 | 1989-11-02 | Scientific Atlanta, Inc. | Dynamic double buffer |
| EP0438050A2 (en) * | 1990-01-19 | 1991-07-24 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory system |
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