JPH07271553A - Ｆｉｆｏメモリ装置のメモリ制御方法 - Google Patents
Ｆｉｆｏメモリ装置のメモリ制御方法Info
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- JPH07271553A JPH07271553A JP6056479A JP5647994A JPH07271553A JP H07271553 A JPH07271553 A JP H07271553A JP 6056479 A JP6056479 A JP 6056479A JP 5647994 A JP5647994 A JP 5647994A JP H07271553 A JPH07271553 A JP H07271553A
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Abstract
(57)【要約】
【目的】 装置の回路規模を大きくすることなく、かつ
書き込むべきでないデータをメモリへ書き込んだ場合に
データを無効化する前に読み出すことなく、ＦＩＦＯメ
モリ装置のメモリ制御を行う。 【構成】 データバス１４０上に第１のデータが出力さ
れたときに、メモリアレイ１１１の第１のアドレスへの
第１のデータの書き込み動作と並行して、判定回路１１
２において第１のデータがメモリアレイ１１１に書き込
むべきデータであるかどうかを判定し、判定の結果、第
１のデータがメモリアレイ１１１に書き込むべきデータ
でないと判断した場合には、ライトアドレスポインタ回
路１１３に保持されている第１のアドレスを更新しない
で、データバス１４０上に第２のデータが出力されたと
きに、メモリアレイ１１１の第１のアドレスへの第２の
データの書き込み動作を行って、第１のデータを無効化
する。
書き込むべきでないデータをメモリへ書き込んだ場合に
データを無効化する前に読み出すことなく、ＦＩＦＯメ
モリ装置のメモリ制御を行う。 【構成】 データバス１４０上に第１のデータが出力さ
れたときに、メモリアレイ１１１の第１のアドレスへの
第１のデータの書き込み動作と並行して、判定回路１１
２において第１のデータがメモリアレイ１１１に書き込
むべきデータであるかどうかを判定し、判定の結果、第
１のデータがメモリアレイ１１１に書き込むべきデータ
でないと判断した場合には、ライトアドレスポインタ回
路１１３に保持されている第１のアドレスを更新しない
で、データバス１４０上に第２のデータが出力されたと
きに、メモリアレイ１１１の第１のアドレスへの第２の
データの書き込み動作を行って、第１のデータを無効化
する。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＩＦＯ（Ｆｉｒｓｔ
Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ装置のメモリ制御
方法に関し、特にライトアドレスポインタ回路の制御に
関する。
Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ装置のメモリ制御
方法に関し、特にライトアドレスポインタ回路の制御に
関する。
【０００２】
【従来の技術】従来のＦＩＦＯメモリ装置のメモリ制御
方法においては、プロセッサからデータバス上に出力さ
れたデータのＦＩＦＯメモリへの書き込みを判定する判
定回路が設けられていて、プロセッサから出力されるデ
ータごとに、書き込むべきデータか否かを判定する。プ
ロセッサから出力されたデータの書き込みアドレスがあ
らかじめ指定された範囲内で、なおかつパリティチェッ
クにおいてエラーがない場合には、ＦＩＦＯメモリへの
書き込みを行い、アドレスが指定範囲内でない場合ある
いはパリティエラーがある場合には、ＦＩＦＯメモリへ
の書き込みを行わない。
方法においては、プロセッサからデータバス上に出力さ
れたデータのＦＩＦＯメモリへの書き込みを判定する判
定回路が設けられていて、プロセッサから出力されるデ
ータごとに、書き込むべきデータか否かを判定する。プ
ロセッサから出力されたデータの書き込みアドレスがあ
らかじめ指定された範囲内で、なおかつパリティチェッ
クにおいてエラーがない場合には、ＦＩＦＯメモリへの
書き込みを行い、アドレスが指定範囲内でない場合ある
いはパリティエラーがある場合には、ＦＩＦＯメモリへ
の書き込みを行わない。
【０００３】上記従来の技術を用いた例として、特開平
１−２５８１４９号公報に開示された発明がある。図２
は従来例のＦＩＦＯメモリ装置のメモリ制御方法を示す
ブロック図であり、上記公報に記載された発明を表わし
ている。
１−２５８１４９号公報に開示された発明がある。図２
は従来例のＦＩＦＯメモリ装置のメモリ制御方法を示す
ブロック図であり、上記公報に記載された発明を表わし
ている。
【０００４】図２に示したＦＩＦＯメモリ装置２１０
は、メモリアレイ２１１と、判定回路２１２と、ライト
アドレスポインタ回路２１３と、リードアドレスポイン
タ回路２１４とを有する。プロセッサ２２０は、アドレ
スバス２３０、データバス２４０、および制御バス２５
０を介して、ＦＩＦＯメモリ装置２１０に接続されてい
る。
は、メモリアレイ２１１と、判定回路２１２と、ライト
アドレスポインタ回路２１３と、リードアドレスポイン
タ回路２１４とを有する。プロセッサ２２０は、アドレ
スバス２３０、データバス２４０、および制御バス２５
０を介して、ＦＩＦＯメモリ装置２１０に接続されてい
る。
【０００５】プロセッサ２２０からＦＩＦＯメモリ装置
２１０へのデータの書き込み動作を説明する。アドレス
信号２２１は、プロセッサ２２０からアドレスバス２３
０上に出力され、アドレス信号２３１として判定回路２
１２に入力される。データ信号２２２は、プロセッサ２
２０からデータバス２４０上に出力される。制御信号２
２３は、プロセッサ２２０から制御バス２５０に出力さ
れ、書き込み要求信号２５１として、判定回路２１２、
ライトアドレスポインタ回路２１３のＵＰ端子、および
メモリアレイ２１１に入力される。データバス２４０上
のデータは、書き込み要求信号２５１がメモリアレイ２
１１に入力されるタイミングによって、データ信号２４
１を介してメモリアレイ２１１に書き込まれる。書き込
み要求信号２５１がライトアドレスポインタ回路２１３
のＵＰ端子に入力されると、ライトアドレスポインタの
内容（アドレス）が更新されて、メモリアレイ２１１へ
の次の書き込みに備える。
２１０へのデータの書き込み動作を説明する。アドレス
信号２２１は、プロセッサ２２０からアドレスバス２３
０上に出力され、アドレス信号２３１として判定回路２
１２に入力される。データ信号２２２は、プロセッサ２
２０からデータバス２４０上に出力される。制御信号２
２３は、プロセッサ２２０から制御バス２５０に出力さ
れ、書き込み要求信号２５１として、判定回路２１２、
ライトアドレスポインタ回路２１３のＵＰ端子、および
メモリアレイ２１１に入力される。データバス２４０上
のデータは、書き込み要求信号２５１がメモリアレイ２
１１に入力されるタイミングによって、データ信号２４
１を介してメモリアレイ２１１に書き込まれる。書き込
み要求信号２５１がライトアドレスポインタ回路２１３
のＵＰ端子に入力されると、ライトアドレスポインタの
内容（アドレス）が更新されて、メモリアレイ２１１へ
の次の書き込みに備える。
【０００６】それと並行して、判定回路２１２は、アド
レス信号２３１を介して入力されたアドレスを参照し
て、メモリアレイ２１１に書き込んだデータが書き込む
べきデータであるか否かを判定する。このとき、書き込
むべきデータであるか否かは、あらかじめ指定されたア
ドレスの範囲内であるかということと、アドレスにパリ
ティエラー等障害が発生していないかということで判定
される。
レス信号２３１を介して入力されたアドレスを参照し
て、メモリアレイ２１１に書き込んだデータが書き込む
べきデータであるか否かを判定する。このとき、書き込
むべきデータであるか否かは、あらかじめ指定されたア
ドレスの範囲内であるかということと、アドレスにパリ
ティエラー等障害が発生していないかということで判定
される。
【０００７】判定結果が正常であれば、判定回路２１２
からは何も出力されない。判定結果が異常であれば、判
定信号２１５がＤＯＷＮ信号として判定回路２１２から
出力され、ライトアドレスポインタ回路２１３のＤＯＷ
Ｎ端子に入力される。これによって、データ書き込み時
に更新されたライトアドレスポインタの内容を元に戻
す。
からは何も出力されない。判定結果が異常であれば、判
定信号２１５がＤＯＷＮ信号として判定回路２１２から
出力され、ライトアドレスポインタ回路２１３のＤＯＷ
Ｎ端子に入力される。これによって、データ書き込み時
に更新されたライトアドレスポインタの内容を元に戻
す。
【０００８】したがって、次に書き込みデータがプロセ
ッサ２２０からデータバス２４０に出力された場合に
は、メモリアレイ２１１の、書き込むべきでないと判断
されたデータに上書きされることになり、一度書き込ま
れたデータは消えることになる。
ッサ２２０からデータバス２４０に出力された場合に
は、メモリアレイ２１１の、書き込むべきでないと判断
されたデータに上書きされることになり、一度書き込ま
れたデータは消えることになる。
【０００９】ＦＩＦＯメモリ装置からのデータの読み出
しは、リードアドレスポインタ回路２１４の値が示すア
ドレスについて行われ、データが読み出された後にリー
ドアドレスポインタの内容は更新される。
しは、リードアドレスポインタ回路２１４の値が示すア
ドレスについて行われ、データが読み出された後にリー
ドアドレスポインタの内容は更新される。
【００１０】
【発明が解決しようとする課題】しかし上記従来のＦＩ
ＦＯメモリ装置のメモリ制御方法では、書き込み要求信
号２５１が直接ライトアドレスポインタ回路２１３に入
力されるので、プロセッサ２２０から出力されたデータ
は、そのデータが書き込むべきデータか否かが判定され
る前にメモリアレイ２１１に書き込まれ、ライトアドレ
スポインタ回路２１３のライトアドレスポインタは更新
されてしまう。これによって、書き込みと同時にメモリ
アレイ２１１からのデータの読み出しが可能になってし
まう。このため、判定回路２１２で書き込むべきデータ
でないと判定された場合、ライトアドレスポインタおよ
びリードアドレスポインタが元に戻されるまでの間に、
メモリアレイ２１１内の書き込むべきでないデータが読
み出される可能性があり、読み出された誤ったデータに
よって、回路が動作してしまうという問題点がある。
ＦＯメモリ装置のメモリ制御方法では、書き込み要求信
号２５１が直接ライトアドレスポインタ回路２１３に入
力されるので、プロセッサ２２０から出力されたデータ
は、そのデータが書き込むべきデータか否かが判定され
る前にメモリアレイ２１１に書き込まれ、ライトアドレ
スポインタ回路２１３のライトアドレスポインタは更新
されてしまう。これによって、書き込みと同時にメモリ
アレイ２１１からのデータの読み出しが可能になってし
まう。このため、判定回路２１２で書き込むべきデータ
でないと判定された場合、ライトアドレスポインタおよ
びリードアドレスポインタが元に戻されるまでの間に、
メモリアレイ２１１内の書き込むべきでないデータが読
み出される可能性があり、読み出された誤ったデータに
よって、回路が動作してしまうという問題点がある。
【００１１】また、ライトアドレスポインタ回路２１３
は、アドレスのカウントアップだけでなく、カウントダ
ウンも行うので、アップ／ダウン・カウンタで構成する
必要があり、回路規模が大きくなるという問題点があ
る。
は、アドレスのカウントアップだけでなく、カウントダ
ウンも行うので、アップ／ダウン・カウンタで構成する
必要があり、回路規模が大きくなるという問題点があ
る。
【００１２】このような点に鑑み本発明は、装置の回路
規模を大きくすることなく、かつ書き込むべきでないデ
ータをメモリへ書き込んだ場合にデータを無効化する前
に読み出すことなく、ＦＩＦＯメモリ装置のメモリ制御
を行うことを目的とする。
規模を大きくすることなく、かつ書き込むべきでないデ
ータをメモリへ書き込んだ場合にデータを無効化する前
に読み出すことなく、ＦＩＦＯメモリ装置のメモリ制御
を行うことを目的とする。
【００１３】
【課題を解決するための手段】本発明のＦＩＦＯメモリ
装置のメモリ制御方法は、データバスに接続されたデー
タストア用のメモリアレイと、前記データバス上のデー
タを前記メモリアレイに書き込むか否かを判定する判定
回路と、前記メモリアレイにデータを書き込むための第
１のアドレスを保持し、前記第１のアドレスにデータが
書き込まれると前記第１のアドレスを更新して、次にデ
ータを書き込むための第２のアドレスを保持するライト
アドレスポインタ回路と、を有するＦＩＦＯメモリ装置
のメモリ制御方法であり、前記データバス上に第１のデ
ータが出力されたときに、前記判定回路において前記第
１のデータが前記メモリアレイに書き込むべきデータで
あるかどうかを判定し、判定の結果、前記第１のデータ
が前記メモリアレイに書き込むべきデータでないと判断
した場合には、前記第１のデータを無効化する。
装置のメモリ制御方法は、データバスに接続されたデー
タストア用のメモリアレイと、前記データバス上のデー
タを前記メモリアレイに書き込むか否かを判定する判定
回路と、前記メモリアレイにデータを書き込むための第
１のアドレスを保持し、前記第１のアドレスにデータが
書き込まれると前記第１のアドレスを更新して、次にデ
ータを書き込むための第２のアドレスを保持するライト
アドレスポインタ回路と、を有するＦＩＦＯメモリ装置
のメモリ制御方法であり、前記データバス上に第１のデ
ータが出力されたときに、前記判定回路において前記第
１のデータが前記メモリアレイに書き込むべきデータで
あるかどうかを判定し、判定の結果、前記第１のデータ
が前記メモリアレイに書き込むべきデータでないと判断
した場合には、前記第１のデータを無効化する。
【００１４】上記本発明のＦＩＦＯメモリ装置のメモリ
制御方法は、前記第１のデータが前記メモリアレイに書
き込むべきデータであるかどうかを判定する際に、前記
メモリアレイの前記第１のアドレスへの前記第１のデー
タの書き込み動作と並行して行い、前記第１のデータを
無効化する際に、前記ライトアドレスポインタ回路に保
持されている前記第１のアドレスを更新しないで、前記
データバス上に第２のデータが出力されたときに、前記
メモリアレイの前記第１のアドレスへの前記第２のデー
タの書き込み動作を行うことができる。
制御方法は、前記第１のデータが前記メモリアレイに書
き込むべきデータであるかどうかを判定する際に、前記
メモリアレイの前記第１のアドレスへの前記第１のデー
タの書き込み動作と並行して行い、前記第１のデータを
無効化する際に、前記ライトアドレスポインタ回路に保
持されている前記第１のアドレスを更新しないで、前記
データバス上に第２のデータが出力されたときに、前記
メモリアレイの前記第１のアドレスへの前記第２のデー
タの書き込み動作を行うことができる。
【００１５】上記本発明のＦＩＦＯメモリ装置のメモリ
制御方法は、前記ライトアドレスポインタ回路が、アッ
プカウンタを有することができる。
制御方法は、前記ライトアドレスポインタ回路が、アッ
プカウンタを有することができる。
【００１６】
ａ）データバス上に第１のデータが出力されたときに、
判定回路において第１のデータがメモリアレイに書き込
むべきデータであるかどうかを判定し、判定の結果、第
１のデータがメモリアレイに書き込むべきデータでない
と判断した場合には、第１のデータを無効化するので、
第１のデータを誤って読み出す動作を回避できる。
判定回路において第１のデータがメモリアレイに書き込
むべきデータであるかどうかを判定し、判定の結果、第
１のデータがメモリアレイに書き込むべきデータでない
と判断した場合には、第１のデータを無効化するので、
第１のデータを誤って読み出す動作を回避できる。
【００１７】ｂ）第１のデータがメモリアレイに書き込
むべきデータであるかどうかを判定する際に、メモリア
レイの第１のアドレスへの第１のデータの書き込み動作
と並行して行い、第１のデータを無効化する際に、ライ
トアドレスポインタ回路に保持されている第１のアドレ
スを更新しないで、データバス上に第２のデータが出力
されたときに、メモリアレイの第１のアドレスへの第２
のデータの書き込み動作を行うので、判定が終了してデ
ータが確定するまで第１のアドレスは更新されず、第１
のデータを誤って読み出す動作を回避できる。
むべきデータであるかどうかを判定する際に、メモリア
レイの第１のアドレスへの第１のデータの書き込み動作
と並行して行い、第１のデータを無効化する際に、ライ
トアドレスポインタ回路に保持されている第１のアドレ
スを更新しないで、データバス上に第２のデータが出力
されたときに、メモリアレイの第１のアドレスへの第２
のデータの書き込み動作を行うので、判定が終了してデ
ータが確定するまで第１のアドレスは更新されず、第１
のデータを誤って読み出す動作を回避できる。
【００１８】ｃ）ライトアドレスポインタ回路が、アッ
プカウンタを有するので、従来のアップ／ダウン・カウ
ンタと比較して、回路規模を縮小することが可能にな
る。
プカウンタを有するので、従来のアップ／ダウン・カウ
ンタと比較して、回路規模を縮小することが可能にな
る。
【００１９】
【実施例】本発明の一実施例を、図面を参照して説明す
る。図１は本発明の一実施例のＦＩＦＯメモリ装置のメ
モリ制御方法を示すブロック図である。
る。図１は本発明の一実施例のＦＩＦＯメモリ装置のメ
モリ制御方法を示すブロック図である。
【００２０】図１の構成は、図２を用いて説明した従来
の技術とほぼ同様であるが、異なる点としては、ライト
アドレスポインタ回路１１３がＤＯＷＮ端子を有してい
ない。また、ライトアドレスポインタ回路１１３のＵＰ
端子への入力信号は、書き込み要求信号１５１ではな
く、判定回路１１２の出力である判定信号１１５であ
る。
の技術とほぼ同様であるが、異なる点としては、ライト
アドレスポインタ回路１１３がＤＯＷＮ端子を有してい
ない。また、ライトアドレスポインタ回路１１３のＵＰ
端子への入力信号は、書き込み要求信号１５１ではな
く、判定回路１１２の出力である判定信号１１５であ
る。
【００２１】プロセッサ１２０からＦＩＦＯメモリ装置
１１０へのデータの書き込み動作を説明する。アドレス
信号１２１は、プロセッサ１２０からアドレスバス１３
０上に出力され、アドレス信号１３１として判定回路１
１２に入力される。データ信号１２２は、プロセッサ１
２０からデータバス１４０上に出力される。制御信号１
２３は、プロセッサ１２０から制御バス１５０に出力さ
れ、書き込み要求信号１５１として、判定回路１１２、
およびメモリアレイ１１１に入力される。データバス１
４０上のデータは、書き込み要求信号１５１がメモリア
レイ１１１に入力されるタイミングによって、データ信
号１４１を介してメモリアレイ１１１に書き込まれる。
１１０へのデータの書き込み動作を説明する。アドレス
信号１２１は、プロセッサ１２０からアドレスバス１３
０上に出力され、アドレス信号１３１として判定回路１
１２に入力される。データ信号１２２は、プロセッサ１
２０からデータバス１４０上に出力される。制御信号１
２３は、プロセッサ１２０から制御バス１５０に出力さ
れ、書き込み要求信号１５１として、判定回路１１２、
およびメモリアレイ１１１に入力される。データバス１
４０上のデータは、書き込み要求信号１５１がメモリア
レイ１１１に入力されるタイミングによって、データ信
号１４１を介してメモリアレイ１１１に書き込まれる。
【００２２】それと並行して、判定回路１１２は、アド
レス信号１３１を介して入力されたアドレスを参照し
て、メモリアレイ１１１に書き込んだデータが書き込む
べきデータであるか否かを判定する。このとき、書き込
むべきデータであるか否かは、あらかじめ指定されたア
ドレスの範囲内であるかということと、アドレスにパリ
ティエラー等障害が発生していないかということで判定
される。
レス信号１３１を介して入力されたアドレスを参照し
て、メモリアレイ１１１に書き込んだデータが書き込む
べきデータであるか否かを判定する。このとき、書き込
むべきデータであるか否かは、あらかじめ指定されたア
ドレスの範囲内であるかということと、アドレスにパリ
ティエラー等障害が発生していないかということで判定
される。
【００２３】判定結果が正常であれば、判定信号１１５
がライトアドレスポインタ更新信号として判定回路１１
２から出力され、ライトアドレスポインタ回路１１３の
ＵＰ端子に入力される。これによって、ライトアドレス
ポインタ回路１１３の示すライトアドレスポインタの内
容が更新され、メモリアレイ１１１に書き込んだデータ
が読み出し可能になる。
がライトアドレスポインタ更新信号として判定回路１１
２から出力され、ライトアドレスポインタ回路１１３の
ＵＰ端子に入力される。これによって、ライトアドレス
ポインタ回路１１３の示すライトアドレスポインタの内
容が更新され、メモリアレイ１１１に書き込んだデータ
が読み出し可能になる。
【００２４】判定結果が異常であれば、ライトアドレス
ポインタ回路１１３のライトアドレスポインタの内容は
更新されず、このアドレスに対する読み出しはできな
い。すなわち、データの書き込みが行われていないとみ
なされる。
ポインタ回路１１３のライトアドレスポインタの内容は
更新されず、このアドレスに対する読み出しはできな
い。すなわち、データの書き込みが行われていないとみ
なされる。
【００２５】したがって、次に書き込みデータがプロセ
ッサ１２０からデータバス１４０に出力された場合に
は、ライトアドレスポインタの内容が更新されていない
ので、メモリアレイ１１１の、書き込むべきでないと判
断されたデータに上書きされることになり、書き込むべ
きでないと判断されたデータは消えることになる。
ッサ１２０からデータバス１４０に出力された場合に
は、ライトアドレスポインタの内容が更新されていない
ので、メモリアレイ１１１の、書き込むべきでないと判
断されたデータに上書きされることになり、書き込むべ
きでないと判断されたデータは消えることになる。
【００２６】ＦＩＦＯメモリ装置からのデータの読み出
しは、リードアドレスポインタ回路１１４の値が示すア
ドレスについて行われるが、書き込むべきでないと判断
されたデータが書き込まれた場合には、誤って読み出す
ということはない。
しは、リードアドレスポインタ回路１１４の値が示すア
ドレスについて行われるが、書き込むべきでないと判断
されたデータが書き込まれた場合には、誤って読み出す
ということはない。
【００２７】
【発明の効果】以上説明したように本発明は、以下に記
述する効果を有する。
述する効果を有する。
【００２８】データバス上に第１のデータが出力された
ときに、判定回路において第１のデータがメモリアレイ
に書き込むべきデータであるかどうかを判定し、判定の
結果、第１のデータがメモリアレイに書き込むべきデー
タでないと判断した場合には、第１のデータを無効化す
ることによって、第１のデータを誤って読み出す動作を
回避できるという効果を有する。
ときに、判定回路において第１のデータがメモリアレイ
に書き込むべきデータであるかどうかを判定し、判定の
結果、第１のデータがメモリアレイに書き込むべきデー
タでないと判断した場合には、第１のデータを無効化す
ることによって、第１のデータを誤って読み出す動作を
回避できるという効果を有する。
【００２９】このとき、第１のデータがメモリアレイに
書き込むべきデータであるかどうかを判定する際に、メ
モリアレイの第１のアドレスへの第１のデータの書き込
み動作と並行して行い、第１のデータを無効化する際
に、ライトアドレスポインタ回路に保持されている第１
のアドレスを更新しないで、データバス上に第２のデー
タが出力されたときに、メモリアレイの第１のアドレス
への第２のデータの書き込み動作を行うことによって、
判定が終了してデータが確定するまで第１のアドレスは
更新されず、第１のデータを誤って読み出す動作を回避
できるという効果を有する。
書き込むべきデータであるかどうかを判定する際に、メ
モリアレイの第１のアドレスへの第１のデータの書き込
み動作と並行して行い、第１のデータを無効化する際
に、ライトアドレスポインタ回路に保持されている第１
のアドレスを更新しないで、データバス上に第２のデー
タが出力されたときに、メモリアレイの第１のアドレス
への第２のデータの書き込み動作を行うことによって、
判定が終了してデータが確定するまで第１のアドレスは
更新されず、第１のデータを誤って読み出す動作を回避
できるという効果を有する。
【００３０】また、ライトアドレスポインタ回路が、ア
ップカウンタを有することによって、従来のアップ／ダ
ウン・カウンタと比較して、回路規模を縮小することが
可能になるという効果を有する。
ップカウンタを有することによって、従来のアップ／ダ
ウン・カウンタと比較して、回路規模を縮小することが
可能になるという効果を有する。
【図１】本発明の一実施例のＦＩＦＯメモリ装置のメモ
リ制御方法を示すブロック図
リ制御方法を示すブロック図
【図２】従来例のＦＩＦＯメモリ装置のメモリ制御方法
を示すブロック図
を示すブロック図
１１０、２１０ ＦＩＦＯメモリ装置 １１１、２１１ メモリアレイ １１２、２１２ 判定回路 １１３、２１３ ライトアドレスポインタ回路 １１４、２１４ リードアドレスポインタ回路 １１５、２１５ 判定信号 １２０、２２０ プロセッサ １２１、１３１、２２１、２３１ アドレス信号 １２２、１４１、２２２、２４１ データ信号 １２３、２２３ 制御信号 １３０、２３０ アドレスバス １４０、２４０ データバス １５０、２５０ 制御バス １５１、２５１ 書き込み要求信号
Claims (3)
- 【請求項１】 データバスに接続されたデータストア用
のメモリアレイと、前記データバス上のデータを前記メ
モリアレイに書き込むか否かを判定する判定回路と、前
記メモリアレイにデータを書き込むための第１のアドレ
スを保持し、前記第１のアドレスにデータが書き込まれ
ると前記第１のアドレスを更新して、次にデータを書き
込むための第２のアドレスを保持するライトアドレスポ
インタ回路と、を有するＦＩＦＯメモリ装置のメモリ制
御方法において、 前記データバス上に第１のデータが出力されたときに、
前記判定回路において前記第１のデータが前記メモリア
レイに書き込むべきデータであるかどうかを判定し、 判定の結果、前記第１のデータが前記メモリアレイに書
き込むべきデータでないと判断した場合には、前記第１
のデータを無効化することを特徴とする、ＦＩＦＯメモ
リ装置のメモリ制御方法。 - 【請求項２】 前記第１のデータが前記メモリアレイに
書き込むべきデータであるかどうかを判定する際に、前
記メモリアレイの前記第１のアドレスへの前記第１のデ
ータの書き込み動作と並行して行い、 前記第１のデータを無効化する際に、前記ライトアドレ
スポインタ回路に保持されている前記第１のアドレスを
更新しないで、前記データバス上に第２のデータが出力
されたときに、前記メモリアレイの前記第１のアドレス
への前記第２のデータの書き込み動作を行う、請求項１
に記載のＦＩＦＯメモリ装置のメモリ制御方法。 - 【請求項３】 前記ライトアドレスポインタ回路が、ア
ップカウンタを有する、請求項１に記載のＦＩＦＯメモ
リ装置のメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6056479A JP2751822B2 (ja) | 1994-03-28 | 1994-03-28 | Ｆｉｆｏメモリ装置のメモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6056479A JP2751822B2 (ja) | 1994-03-28 | 1994-03-28 | Ｆｉｆｏメモリ装置のメモリ制御方法 |
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|---|---|
| JPH07271553A true JPH07271553A (ja) | 1995-10-20 |
| JP2751822B2 JP2751822B2 (ja) | 1998-05-18 |
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Family Applications (1)
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| JP6056479A Expired - Fee Related JP2751822B2 (ja) | 1994-03-28 | 1994-03-28 | Ｆｉｆｏメモリ装置のメモリ制御方法 |
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| JP (1) | JP2751822B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100392764C (zh) * | 2003-12-05 | 2008-06-04 | 深圳创维－Rgb电子有限公司 | 电视机数据存储方法 |
| CN100411382C (zh) * | 2004-03-04 | 2008-08-13 | 华为技术有限公司 | 一种先进先出处理芯片及其数据更新方法 |
| JP2011113404A (ja) * | 2009-11-27 | 2011-06-09 | Fujitsu Ltd | バッファメモリ装置、及び、バッファリング方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182654A (ja) * | 1983-03-31 | 1984-10-17 | Fujitsu Ltd | 受信デ−タ取込制御方式 |
| JPS61259353A (ja) * | 1985-05-13 | 1986-11-17 | Omron Tateisi Electronics Co | デ−タ記憶装置 |
-
1994
- 1994-03-28 JP JP6056479A patent/JP2751822B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182654A (ja) * | 1983-03-31 | 1984-10-17 | Fujitsu Ltd | 受信デ−タ取込制御方式 |
| JPS61259353A (ja) * | 1985-05-13 | 1986-11-17 | Omron Tateisi Electronics Co | デ−タ記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN100392764C (zh) * | 2003-12-05 | 2008-06-04 | 深圳创维－Rgb电子有限公司 | 电视机数据存储方法 |
| CN100411382C (zh) * | 2004-03-04 | 2008-08-13 | 华为技术有限公司 | 一种先进先出处理芯片及其数据更新方法 |
| JP2011113404A (ja) * | 2009-11-27 | 2011-06-09 | Fujitsu Ltd | バッファメモリ装置、及び、バッファリング方法 |
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| Publication number | Publication date |
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| JP2751822B2 (ja) | 1998-05-18 |
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