JPH06124597A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH06124597A JPH06124597A JP27186992A JP27186992A JPH06124597A JP H06124597 A JPH06124597 A JP H06124597A JP 27186992 A JP27186992 A JP 27186992A JP 27186992 A JP27186992 A JP 27186992A JP H06124597 A JPH06124597 A JP H06124597A
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- supply voltage
- external power
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Abstract
(57)【要約】
【目的】 本発明は紫外線消去型不揮発性半導体記憶装
置等の不揮発性半導体記憶装置におけるベリファイ電圧
供給技術に関し、読み出し電圧を低電圧に移行して低消
費電力化を図った不揮発性半導体記憶装置において、外
部電源電圧をメモリ・チップ内部で降圧した内部電源電
圧で動作させる場合にも、ベリファイを良好に行なうこ
とができ、且つ安定したデバイス動作を保証した不揮発
性半導体記憶装置を提供することを目的とする。 【構成】 読み出し用外部電源電圧Ｖcc及び書き込み用
外部電源電圧Ｖppを備え、不揮発性半導体記憶装置内部
の読み出し動作を行なう回路を読み出し用外部電源電圧
Ｖccを一定値に降圧して動作させる手段であって、書き
込み後のベリファイ用ワード線電位を、書き込み用外部
電源電圧Ｖppを降圧することで生成する手段を具備す
る。
置等の不揮発性半導体記憶装置におけるベリファイ電圧
供給技術に関し、読み出し電圧を低電圧に移行して低消
費電力化を図った不揮発性半導体記憶装置において、外
部電源電圧をメモリ・チップ内部で降圧した内部電源電
圧で動作させる場合にも、ベリファイを良好に行なうこ
とができ、且つ安定したデバイス動作を保証した不揮発
性半導体記憶装置を提供することを目的とする。 【構成】 読み出し用外部電源電圧Ｖcc及び書き込み用
外部電源電圧Ｖppを備え、不揮発性半導体記憶装置内部
の読み出し動作を行なう回路を読み出し用外部電源電圧
Ｖccを一定値に降圧して動作させる手段であって、書き
込み後のベリファイ用ワード線電位を、書き込み用外部
電源電圧Ｖppを降圧することで生成する手段を具備す
る。
Description
【０００１】
【産業上の利用分野】本発明は紫外線消去型不揮発性半
導体記憶装置（以下、ＥＰＲＯＭという；Erasable Pro
grammable Read Only Memory）等の不揮発性半導体記憶
装置におけるベリファイ電圧供給技術に係り、特に、読
み出し電圧を低電圧に移行して低消費電力化を図った不
揮発性半導体記憶装置において、外部電源電圧をメモリ
・チップ内部で降圧した内部電源電圧で動作させる場合
にも、ベリファイを良好に行なうことができ、且つ安定
したデバイス動作を保証した不揮発性半導体記憶装置に
関する。
導体記憶装置（以下、ＥＰＲＯＭという；Erasable Pro
grammable Read Only Memory）等の不揮発性半導体記憶
装置におけるベリファイ電圧供給技術に係り、特に、読
み出し電圧を低電圧に移行して低消費電力化を図った不
揮発性半導体記憶装置において、外部電源電圧をメモリ
・チップ内部で降圧した内部電源電圧で動作させる場合
にも、ベリファイを良好に行なうことができ、且つ安定
したデバイス動作を保証した不揮発性半導体記憶装置に
関する。
【０００２】
【従来の技術】図６は、ＥＰＲＯＭの動作原理を説明す
る図である。同図では、ｎチャネルセルの構造を示して
おり、ゲートはコントロールゲートとフローティングゲ
ートの２層構造であり、コントロールゲートがワード線
にドレインがビット線に接続されている。
る図である。同図では、ｎチャネルセルの構造を示して
おり、ゲートはコントロールゲートとフローティングゲ
ートの２層構造であり、コントロールゲートがワード線
にドレインがビット線に接続されている。
【０００３】書き込み時には、ゲート電圧Ｖｇ＝Ｖpp、
ドレイン電圧Ｖｄ＝ＶpD（メモリセルのドレイン耐圧程
度の電圧）とし、ドレイン端子からフローティングゲー
トに電子を注入する。また、読み出し時には、ゲート電
圧Ｖｇ＝Ｖcc、ドレイン電圧Ｖｄ＝〜１［Ｖ］とし、メ
モリセルが電流を流すかどうかで情報“１”または
“０”を判定する。
ドレイン電圧Ｖｄ＝ＶpD（メモリセルのドレイン耐圧程
度の電圧）とし、ドレイン端子からフローティングゲー
トに電子を注入する。また、読み出し時には、ゲート電
圧Ｖｇ＝Ｖcc、ドレイン電圧Ｖｄ＝〜１［Ｖ］とし、メ
モリセルが電流を流すかどうかで情報“１”または
“０”を判定する。
【０００４】メモリセルに書き込みを行なった後には、
読み出し電圧Ｖccで良好にデータ“０”の読み出しが可
能であることをチェックするため、通常読み出し電圧よ
り高いＶcc電圧でデータを読み出し、データ“０”を読
めるかどうかをチェックする必要がある。これをベリフ
ァイという。
読み出し電圧Ｖccで良好にデータ“０”の読み出しが可
能であることをチェックするため、通常読み出し電圧よ
り高いＶcc電圧でデータを読み出し、データ“０”を読
めるかどうかをチェックする必要がある。これをベリフ
ァイという。
【０００５】図７は、ＥＰＲＯＭのブロック図である。
同図において、ＥＰＲＯＭは、マトリクス状に配置され
たメモリセルアレイＭＣＡ、コラムアドレスバッファＣ
ＡＢ、コラムデコーダＣＤ、ロウアドレスバッファＲＡ
Ｂ、ロウデコーダＲＤ、書き込み回路ＷＣ、センスアン
プＳＡ、及び入出力データバッファＩＯＢから構成され
ている。アドレス入力に基づきロウデコーダＲＤでワー
ド線ＷＬが、コラムデコーダＣＤによりビット線ＢＬが
それぞれ選択されて、唯一のメモリセルが選択され、入
出力データバッファＩＯＢを介して書き込みまたは読み
出しが行なわれる。
同図において、ＥＰＲＯＭは、マトリクス状に配置され
たメモリセルアレイＭＣＡ、コラムアドレスバッファＣ
ＡＢ、コラムデコーダＣＤ、ロウアドレスバッファＲＡ
Ｂ、ロウデコーダＲＤ、書き込み回路ＷＣ、センスアン
プＳＡ、及び入出力データバッファＩＯＢから構成され
ている。アドレス入力に基づきロウデコーダＲＤでワー
ド線ＷＬが、コラムデコーダＣＤによりビット線ＢＬが
それぞれ選択されて、唯一のメモリセルが選択され、入
出力データバッファＩＯＢを介して書き込みまたは読み
出しが行なわれる。
【０００６】図８は、デコーダの回路図である。書き込
み時には、書き込み制御信号Ｗ＃（記号＃は負論理信号
であることを示す）が“Ｌ”レベルとなり、ワード線Ｗ
Ｌには電源電圧Ｖppが印加される。また読み出し時に
は、書き込み制御信号Ｗ＃が“Ｈ”レベルとなり、ワー
ド線ＷＬには電源電圧Ｖccが印加される。更にベリファ
イ時には、書き込み制御信号Ｗ＃は“Ｈ”レベルのまま
で、電源電圧Ｖccを通常の読み出し電圧以上に上昇させ
て実行している。
み時には、書き込み制御信号Ｗ＃（記号＃は負論理信号
であることを示す）が“Ｌ”レベルとなり、ワード線Ｗ
Ｌには電源電圧Ｖppが印加される。また読み出し時に
は、書き込み制御信号Ｗ＃が“Ｈ”レベルとなり、ワー
ド線ＷＬには電源電圧Ｖccが印加される。更にベリファ
イ時には、書き込み制御信号Ｗ＃は“Ｈ”レベルのまま
で、電源電圧Ｖccを通常の読み出し電圧以上に上昇させ
て実行している。
【０００７】近年、従来の読み出し電圧を５［Ｖ］から
３［Ｖ］に移行して、低消費電力化を図ることが要求さ
れており、ＥＰＲＯＭも例外ではない。この場合、低電
圧化により、当然アクセススピードの面で不利となるた
め、トランジスタを３［Ｖ］の電圧に最適化する必要が
ある。
３［Ｖ］に移行して、低消費電力化を図ることが要求さ
れており、ＥＰＲＯＭも例外ではない。この場合、低電
圧化により、当然アクセススピードの面で不利となるた
め、トランジスタを３［Ｖ］の電圧に最適化する必要が
ある。
【０００８】またＥＰＲＯＭは、専用ライタにより書き
込みが行なわれるが、従来のライタで書き込みを行なう
とすれば、電源電圧Ｖccには５［Ｖ］または６［Ｖ］が
供給されることとなる。このため、図９に示すような降
圧回路を用いて、電源電圧Ｖccを降圧し、内部回路に対
する電源電圧Ｖcc（Ｖci）が一定値以上に上昇しないよ
うにすることが必要になる。この場合、上述の方法によ
るベリファイは、降圧回路により内部回路に対する電源
電圧Ｖciが一定値以上に上昇しないので不可能となる。
込みが行なわれるが、従来のライタで書き込みを行なう
とすれば、電源電圧Ｖccには５［Ｖ］または６［Ｖ］が
供給されることとなる。このため、図９に示すような降
圧回路を用いて、電源電圧Ｖccを降圧し、内部回路に対
する電源電圧Ｖcc（Ｖci）が一定値以上に上昇しないよ
うにすることが必要になる。この場合、上述の方法によ
るベリファイは、降圧回路により内部回路に対する電源
電圧Ｖciが一定値以上に上昇しないので不可能となる。
【０００９】
【発明が解決しようとする課題】以上のように、従来の
不揮発性半導体記憶装置では、読み出し電圧を低電圧に
移行して低消費電力化を図ることが要求されており、従
来のライタで書き込みを行なうとすれば、降圧回路によ
り内部回路に対する電源電圧を一定値以上に上昇しない
ようにすることとなるが、この場合、従来方法によるベ
リファイが行なえないという問題があった。
不揮発性半導体記憶装置では、読み出し電圧を低電圧に
移行して低消費電力化を図ることが要求されており、従
来のライタで書き込みを行なうとすれば、降圧回路によ
り内部回路に対する電源電圧を一定値以上に上昇しない
ようにすることとなるが、この場合、従来方法によるベ
リファイが行なえないという問題があった。
【００１０】本発明は、上記問題点を解決するもので、
読み出し電圧を低電圧に移行して低消費電力化を図った
不揮発性半導体記憶装置において、電源電圧を内部降圧
した電圧で動作させる場合にも、ベリファイを良好に行
なうことができ、且つ安定したデバイス動作を保証した
不揮発性半導体記憶装置を提供することを目的とする。
読み出し電圧を低電圧に移行して低消費電力化を図った
不揮発性半導体記憶装置において、電源電圧を内部降圧
した電圧で動作させる場合にも、ベリファイを良好に行
なうことができ、且つ安定したデバイス動作を保証した
不揮発性半導体記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴の不揮発性半導体記憶装置は、
図１に示す如く、読み出し用外部電源電圧Ｖcc及び書き
込み用外部電源電圧Ｖppを受けるように構成され、当該
不揮発性半導体記憶装置内部の読み出し動作を行なう回
路を前記読み出し用外部電源電圧Ｖccを一定値に降圧し
て動作させる手段と、書き込み後のベリファイ用ワード
線電位を、前記書き込み用外部電源電圧Ｖppを降圧する
ことで生成する手段と、を具備する。
に、本発明の第１の特徴の不揮発性半導体記憶装置は、
図１に示す如く、読み出し用外部電源電圧Ｖcc及び書き
込み用外部電源電圧Ｖppを受けるように構成され、当該
不揮発性半導体記憶装置内部の読み出し動作を行なう回
路を前記読み出し用外部電源電圧Ｖccを一定値に降圧し
て動作させる手段と、書き込み後のベリファイ用ワード
線電位を、前記書き込み用外部電源電圧Ｖppを降圧する
ことで生成する手段と、を具備する。
【００１２】また、本発明の第２の特徴の不揮発性半導
体記憶装置は、図２に示す如く、読み出し用外部電源電
圧Ｖcc及び書き込み用外部電源電圧Ｖppを受けるように
構成され、当該不揮発性半導体記憶装置内部の読み出し
動作を行なう回路を前記読み出し用外部電源電圧Ｖccを
一定値に降圧して動作させる手段と、書き込み後のベリ
ファイ用ワード線電位として、前記読み出し用外部電源
電圧Ｖccの降圧電圧よりも高い電圧を内部生成して供給
手段と、を具備する。
体記憶装置は、図２に示す如く、読み出し用外部電源電
圧Ｖcc及び書き込み用外部電源電圧Ｖppを受けるように
構成され、当該不揮発性半導体記憶装置内部の読み出し
動作を行なう回路を前記読み出し用外部電源電圧Ｖccを
一定値に降圧して動作させる手段と、書き込み後のベリ
ファイ用ワード線電位として、前記読み出し用外部電源
電圧Ｖccの降圧電圧よりも高い電圧を内部生成して供給
手段と、を具備する。
【００１３】更に、本発明の第３の特徴の不揮発性半導
体記憶装置は、図３に示す如く、読み出し用外部電源電
圧Ｖcc及び書き込み用外部電源電圧Ｖppを受けるように
構成され、当該不揮発性半導体記憶装置内部の読み出し
動作を行なう回路を前記読み出し用外部電源電圧Ｖccを
一定値に降圧して動作させる手段と、書き込み後のベリ
ファイ時には、前記読み出し用外部電源電圧Ｖccの降圧
を禁止する手段と、を具備する。
体記憶装置は、図３に示す如く、読み出し用外部電源電
圧Ｖcc及び書き込み用外部電源電圧Ｖppを受けるように
構成され、当該不揮発性半導体記憶装置内部の読み出し
動作を行なう回路を前記読み出し用外部電源電圧Ｖccを
一定値に降圧して動作させる手段と、書き込み後のベリ
ファイ時には、前記読み出し用外部電源電圧Ｖccの降圧
を禁止する手段と、を具備する。
【００１４】また更に、本発明の第４特徴の不揮発性半
導体記憶装置は、図４に示す如く、読み出し用外部電源
電圧（Ｖcc）及び書き込み用外部電源電圧（Ｖpp）を受
けるように構成され、当該不揮発性半導体記憶装置内部
の読み出し動作を行なう回路を前記読み出し用外部電源
電圧（Ｖcc）を一定値に降圧して動作させる手段と、書
込み後のベリファイ時には、センスアンプのセンス電流
を通常読み出し時のセンス電流よりも小さくする手段
と、を具備する。
導体記憶装置は、図４に示す如く、読み出し用外部電源
電圧（Ｖcc）及び書き込み用外部電源電圧（Ｖpp）を受
けるように構成され、当該不揮発性半導体記憶装置内部
の読み出し動作を行なう回路を前記読み出し用外部電源
電圧（Ｖcc）を一定値に降圧して動作させる手段と、書
込み後のベリファイ時には、センスアンプのセンス電流
を通常読み出し時のセンス電流よりも小さくする手段
と、を具備する。
【００１５】
【作用】本発明の第１の特徴の不揮発性半導体記憶装置
では、図１に示す如く、電源電圧切換部は、書き込み用
外部電源電圧Ｖppが投入されたか否かを検出するＶpp検
出回路１と、ワード線電位を供給する切換回路３から構
成され、書き込み用外部電源電圧Ｖppが投入されると、
読み出し用外部電源電圧Ｖccを一定値に降圧した（内部
回路に対する電源）電圧Ｖciは切り離され、ベリファイ
時には、書き込み後のベリファイ用ワード線電位を、書
き込み用外部電源電圧Ｖppを降圧した電圧を供給するよ
うにしている。
では、図１に示す如く、電源電圧切換部は、書き込み用
外部電源電圧Ｖppが投入されたか否かを検出するＶpp検
出回路１と、ワード線電位を供給する切換回路３から構
成され、書き込み用外部電源電圧Ｖppが投入されると、
読み出し用外部電源電圧Ｖccを一定値に降圧した（内部
回路に対する電源）電圧Ｖciは切り離され、ベリファイ
時には、書き込み後のベリファイ用ワード線電位を、書
き込み用外部電源電圧Ｖppを降圧した電圧を供給するよ
うにしている。
【００１６】従って、読み出し電圧を低電圧に移行して
低消費電力化を図った不揮発性半導体記憶装置におい
て、電源電圧を内部降圧した電圧で動作させる場合に
も、ベリファイを良好に行なうことができ、且つ安定し
たデバイス動作が保証できる。
低消費電力化を図った不揮発性半導体記憶装置におい
て、電源電圧を内部降圧した電圧で動作させる場合に
も、ベリファイを良好に行なうことができ、且つ安定し
たデバイス動作が保証できる。
【００１７】また、本発明の第２の特徴の不揮発性半導
体記憶装置では、図２に示す如く、電源電圧切換部は、
書き込み用外部電源電圧Ｖppが投入されたか否かを検出
するＶpp検出回路１と、ワード線電位を供給する切換回
路３’から構成され、書き込み用外部電源電圧Ｖpp投入
時には、読み出し用外部電源電圧Ｖccを一定値に降圧し
た（内部回路に対する電源）電圧Ｖciは切り離され、ベ
リファイ時には、書き込み後のベリファイ用ワード線電
位として、読み出し用外部電源電圧Ｖccの降圧電圧を昇
圧した電圧を供給するようにしている。これにより、良
好なベリファイ動作を実現できる。
体記憶装置では、図２に示す如く、電源電圧切換部は、
書き込み用外部電源電圧Ｖppが投入されたか否かを検出
するＶpp検出回路１と、ワード線電位を供給する切換回
路３’から構成され、書き込み用外部電源電圧Ｖpp投入
時には、読み出し用外部電源電圧Ｖccを一定値に降圧し
た（内部回路に対する電源）電圧Ｖciは切り離され、ベ
リファイ時には、書き込み後のベリファイ用ワード線電
位として、読み出し用外部電源電圧Ｖccの降圧電圧を昇
圧した電圧を供給するようにしている。これにより、良
好なベリファイ動作を実現できる。
【００１８】更に、本発明の第３の特徴の不揮発性半導
体記憶装置では、図３に示す如く、電源電圧切換部は、
当該不揮発性半導体記憶装置内部の読み出し動作を行な
う回路を読み出し用外部電源電圧Ｖccを一定値に降圧す
る降圧回路を備え、書き込み用外部電源電圧Ｖppが投入
されたか否かを検出するＶpp検出回路１からの制御のも
とに読み出し用外部電源電圧Ｖccを降圧した電圧の供給
を禁止する手段を設けて、書き込み後のベリファイ用ワ
ード線電位として、読み出し用外部電源電圧Ｖccをその
まま供給するようにしている。これにより、良好なベリ
ファイが可能となる。
体記憶装置では、図３に示す如く、電源電圧切換部は、
当該不揮発性半導体記憶装置内部の読み出し動作を行な
う回路を読み出し用外部電源電圧Ｖccを一定値に降圧す
る降圧回路を備え、書き込み用外部電源電圧Ｖppが投入
されたか否かを検出するＶpp検出回路１からの制御のも
とに読み出し用外部電源電圧Ｖccを降圧した電圧の供給
を禁止する手段を設けて、書き込み後のベリファイ用ワ
ード線電位として、読み出し用外部電源電圧Ｖccをその
まま供給するようにしている。これにより、良好なベリ
ファイが可能となる。
【００１９】また更に、本発明の第４の特徴の不揮発性
半導体記憶装置では、図４に示す如く、ベリファイ時に
は、センスアンプのセンス電流を通常の読み出しの場合
よりも小さくするので、内部回路の電源電圧Ｖciに対し
て安定した動作を保証でき、良好なベリファイが可能と
なる。
半導体記憶装置では、図４に示す如く、ベリファイ時に
は、センスアンプのセンス電流を通常の読み出しの場合
よりも小さくするので、内部回路の電源電圧Ｖciに対し
て安定した動作を保証でき、良好なベリファイが可能と
なる。
【００２０】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。第１実施例 図１に本発明の第１実施例に係る不揮発性半導体記憶装
置の電源電圧切換部の回路図を示す。尚、本実施例の不
揮発性半導体記憶装置の概略構成は、図７に示すブロッ
ク図と同じであり、図１の電源電圧切換部、及び図９の
降圧回路が付加されるものである。
説明する。第１実施例 図１に本発明の第１実施例に係る不揮発性半導体記憶装
置の電源電圧切換部の回路図を示す。尚、本実施例の不
揮発性半導体記憶装置の概略構成は、図７に示すブロッ
ク図と同じであり、図１の電源電圧切換部、及び図９の
降圧回路が付加されるものである。
【００２１】図１において、本実施例の不揮発性半導体
記憶装置の電源電圧切換部は、書き込み用外部電源電圧
Ｖpp［Ｖ］が投入されたか否かを検出するＶpp検出回路
１と、コラムデコーダ及びロウデコーダに対する電源電
圧（ワード線電位）を切り換えて供給する切換回路３か
ら構成されている。
記憶装置の電源電圧切換部は、書き込み用外部電源電圧
Ｖpp［Ｖ］が投入されたか否かを検出するＶpp検出回路
１と、コラムデコーダ及びロウデコーダに対する電源電
圧（ワード線電位）を切り換えて供給する切換回路３か
ら構成されている。
【００２２】Ｖpp検出回路１は、同図に示すように、ｐ
チャネルＭＯＳトランジスタＴp1，Ｔp2，及びＴp3、並
びにｎチャネルＭＯＳトランジスタＴn1及びＴn2から構
成され、書き込み用外部電源電圧Ｖpp［Ｖ］が投入され
た時には、Ｖpp検出信号Ｒを“Ｌ”レベルとする。
チャネルＭＯＳトランジスタＴp1，Ｔp2，及びＴp3、並
びにｎチャネルＭＯＳトランジスタＴn1及びＴn2から構
成され、書き込み用外部電源電圧Ｖpp［Ｖ］が投入され
た時には、Ｖpp検出信号Ｒを“Ｌ”レベルとする。
【００２３】また切換回路３は、ベリファイ時には、コ
ラムデコーダ及びロウデコーダに対する電源電圧（ワー
ド線電位）として、書き込み用外部電源電圧Ｖpp［Ｖ］
を降圧した電圧を供給するものである。つまり、書き込
み用外部電源電圧Ｖpp［Ｖ］が投入されるとＶpp検出信
号Ｒが“Ｌ”レベルとなり、図９の降圧回路により読み
出し用電源電圧Ｖccを降圧した（内部回路に対する）電
源電圧Ｖci電圧はｎチャネルＭＯＳトランジスタＴn7に
よって切り離される。この時、書き込み制御信号Ｗ＃が
“Ｌ”レベル（書き込み時）ならばｎチャネルＭＯＳト
ランジスタＴn6がオンして書き込み用外部電源電圧Ｖpp
が、また、Ｖpp検出信号Ｒが“Ｌ”レベルであればｐチ
ャネルＭＯＳトランジスタＴp5がオンしているので、書
き込み制御信号Ｗ＃が“Ｈ”レベル（ベリファイ時）な
らば書き込み用外部電源電圧Ｖppを抵抗Ｒ1 及びＲ2 に
よって分圧された電圧Ｖpp’が、それぞれコラムデコー
ダ及びロウデコーダに対する電源電圧として供給され
る。第２実施例 図２（１）に本発明の第２実施例に係る不揮発性半導体
記憶装置の電源電圧切換部の回路図を示す。尚、本実施
例の不揮発性半導体記憶装置の概略構成は、図７に示す
ブロック図と同じであり、図２（１）の電源電圧切換
部、及び図９の降圧回路が付加されるものである。
ラムデコーダ及びロウデコーダに対する電源電圧（ワー
ド線電位）として、書き込み用外部電源電圧Ｖpp［Ｖ］
を降圧した電圧を供給するものである。つまり、書き込
み用外部電源電圧Ｖpp［Ｖ］が投入されるとＶpp検出信
号Ｒが“Ｌ”レベルとなり、図９の降圧回路により読み
出し用電源電圧Ｖccを降圧した（内部回路に対する）電
源電圧Ｖci電圧はｎチャネルＭＯＳトランジスタＴn7に
よって切り離される。この時、書き込み制御信号Ｗ＃が
“Ｌ”レベル（書き込み時）ならばｎチャネルＭＯＳト
ランジスタＴn6がオンして書き込み用外部電源電圧Ｖpp
が、また、Ｖpp検出信号Ｒが“Ｌ”レベルであればｐチ
ャネルＭＯＳトランジスタＴp5がオンしているので、書
き込み制御信号Ｗ＃が“Ｈ”レベル（ベリファイ時）な
らば書き込み用外部電源電圧Ｖppを抵抗Ｒ1 及びＲ2 に
よって分圧された電圧Ｖpp’が、それぞれコラムデコー
ダ及びロウデコーダに対する電源電圧として供給され
る。第２実施例 図２（１）に本発明の第２実施例に係る不揮発性半導体
記憶装置の電源電圧切換部の回路図を示す。尚、本実施
例の不揮発性半導体記憶装置の概略構成は、図７に示す
ブロック図と同じであり、図２（１）の電源電圧切換
部、及び図９の降圧回路が付加されるものである。
【００２４】本実施例の電源電圧切換部は、Ｖpp検出回
路１及び切換回路３’から構成され、Ｖpp検出回路１は
第１実施例（図１）のものと同じである。また切換回路
３’は、ベリファイ時には、内部のベリファイ電圧発生
回路１３により生成した電圧を、コラムデコーダ及びロ
ウデコーダに対する電源電圧として供給するものであ
る。
路１及び切換回路３’から構成され、Ｖpp検出回路１は
第１実施例（図１）のものと同じである。また切換回路
３’は、ベリファイ時には、内部のベリファイ電圧発生
回路１３により生成した電圧を、コラムデコーダ及びロ
ウデコーダに対する電源電圧として供給するものであ
る。
【００２５】ベリファイ電圧発生回路１３は、図２
（２）に示す如く、ｎチャネルＭＯＳトランジスタＴn1
1 ，Ｔn12 ，及びＴn13 、並びにコンデンサＣ1 及びＣ
2 から構成される昇圧回路によって形成されている。即
ち、図９の降圧回路によって生成された内部回路に対す
る電源電圧Ｖciを昇圧してコラムデコーダ及びロウデコ
ーダに対する電源電圧としている。尚、コンデンサＣ1
及びＣ2 に対しては、図２（３）に示す波形の電圧φ1
及びφ2 が供給される。
（２）に示す如く、ｎチャネルＭＯＳトランジスタＴn1
1 ，Ｔn12 ，及びＴn13 、並びにコンデンサＣ1 及びＣ
2 から構成される昇圧回路によって形成されている。即
ち、図９の降圧回路によって生成された内部回路に対す
る電源電圧Ｖciを昇圧してコラムデコーダ及びロウデコ
ーダに対する電源電圧としている。尚、コンデンサＣ1
及びＣ2 に対しては、図２（３）に示す波形の電圧φ1
及びφ2 が供給される。
【００２６】切換回路３’は、書き込み用外部電源電圧
Ｖpp［Ｖ］が投入時（Ｖpp検出信号Ｒが“Ｌ”レベル）
には、電源電圧Ｖci電圧はｎチャネルＭＯＳトランジス
タＴn7によって切り離され、この時、書き込み制御信号
Ｗ＃が“Ｌ”レベル（書き込み時）ならば書き込み用外
部電源電圧Ｖppが、書き込み制御信号Ｗ＃が“Ｈ”レベ
ル（ベリファイ時）ならばベリファイ電圧発生回路１３
により昇圧した内部電圧が、それぞれコラムデコーダ及
びロウデコーダに対する電源電圧として供給される。第３実施例 図３に本発明の第３実施例に係る不揮発性半導体記憶装
置の電源電圧切換部の回路図を示す。尚、本実施例の不
揮発性半導体記憶装置の概略構成は、図７に示すブロッ
ク図と同じであり、図３の電源電圧切換部が付加される
ものである。
Ｖpp［Ｖ］が投入時（Ｖpp検出信号Ｒが“Ｌ”レベル）
には、電源電圧Ｖci電圧はｎチャネルＭＯＳトランジス
タＴn7によって切り離され、この時、書き込み制御信号
Ｗ＃が“Ｌ”レベル（書き込み時）ならば書き込み用外
部電源電圧Ｖppが、書き込み制御信号Ｗ＃が“Ｈ”レベ
ル（ベリファイ時）ならばベリファイ電圧発生回路１３
により昇圧した内部電圧が、それぞれコラムデコーダ及
びロウデコーダに対する電源電圧として供給される。第３実施例 図３に本発明の第３実施例に係る不揮発性半導体記憶装
置の電源電圧切換部の回路図を示す。尚、本実施例の不
揮発性半導体記憶装置の概略構成は、図７に示すブロッ
ク図と同じであり、図３の電源電圧切換部が付加される
ものである。
【００２７】本実施例の電源電圧切換部は、図９の降圧
回路に対してＶpp検出回路１からのＶpp検出信号Ｒによ
り制御されるｐチャネルＭＯＳトランジスタＴp21 を付
加して、ベリファイ時にワード線駆動部分の降圧を禁止
するものである。
回路に対してＶpp検出回路１からのＶpp検出信号Ｒによ
り制御されるｐチャネルＭＯＳトランジスタＴp21 を付
加して、ベリファイ時にワード線駆動部分の降圧を禁止
するものである。
【００２８】つまり、ライタで書き込みを行なう場合に
は、書き込み用外部電源電圧Ｖpp［Ｖ］が投入されてＶ
pp検出信号Ｒが“Ｌ”レベルとなり、ｐチャネルＭＯＳ
トランジスタＴp21 がオンして、読み出し用外部電源電
圧Ｖccがそのままコラムデコーダ及びロウデコーダに対
する電源電圧（ワード線電位）として供給されることと
なり、良好なベリファイが可能となる。
は、書き込み用外部電源電圧Ｖpp［Ｖ］が投入されてＶ
pp検出信号Ｒが“Ｌ”レベルとなり、ｐチャネルＭＯＳ
トランジスタＴp21 がオンして、読み出し用外部電源電
圧Ｖccがそのままコラムデコーダ及びロウデコーダに対
する電源電圧（ワード線電位）として供給されることと
なり、良好なベリファイが可能となる。
【００２９】また本実施例と同様の方法として、従来と
同じデコーダ回路（図８）により構成して、書き込み時
以外は、ワード線電位を常に外部からの読み出し用外部
電源電圧Ｖccによって駆動することも有効な方法の１つ
である。第４実施例 図４に本発明の第４実施例に係る不揮発性半導体記憶装
置のセンスアンプの回路図を示す。尚、本実施例の不揮
発性半導体記憶装置の概略構成は、図７に示すブロック
図と同じであり、図１のＶpp検出回路、及び図９の降圧
回路が付加されるものである。
同じデコーダ回路（図８）により構成して、書き込み時
以外は、ワード線電位を常に外部からの読み出し用外部
電源電圧Ｖccによって駆動することも有効な方法の１つ
である。第４実施例 図４に本発明の第４実施例に係る不揮発性半導体記憶装
置のセンスアンプの回路図を示す。尚、本実施例の不揮
発性半導体記憶装置の概略構成は、図７に示すブロック
図と同じであり、図１のＶpp検出回路、及び図９の降圧
回路が付加されるものである。
【００３０】本実施例の不揮発性半導体記憶装置は、ベ
リファイ時にセンスアンプＳＡのセンス電流を通常の読
み出しの場合よりも小さくして行なうことにより、良好
なベリファイを実現する。
リファイ時にセンスアンプＳＡのセンス電流を通常の読
み出しの場合よりも小さくして行なうことにより、良好
なベリファイを実現する。
【００３１】センスアンプＳＡは、図４に示す回路図に
おいて、ロード回路を構成する２つのｐチャネルＭＯＳ
トランジスタＴp41 及びＴp42 の一方（Ｔp42 ）のゲー
ト端子にＶpp検出回路１からのＶpp検出信号Ｒ＃を接続
して、メモリセルのビット線ＢＬにセンス電流を供給す
る。
おいて、ロード回路を構成する２つのｐチャネルＭＯＳ
トランジスタＴp41 及びＴp42 の一方（Ｔp42 ）のゲー
ト端子にＶpp検出回路１からのＶpp検出信号Ｒ＃を接続
して、メモリセルのビット線ＢＬにセンス電流を供給す
る。
【００３２】Ｖpp検出回路１からのＶpp検出信号Ｒ＃
は、読み出し時には“Ｌ”レベルとなりｐチャネルＭＯ
ＳトランジスタＴp42 がオンして、センス電流は図５に
示すようにより大きな値となる。また図５において、ベ
リファイパス時には、メモリセルの特性は曲線Ａのよう
に変化するが、これを読み出し時のセンス電流値まで変
化させると、Ｖw −Ｖciの動作電圧マージンを得ること
が可能となる。
は、読み出し時には“Ｌ”レベルとなりｐチャネルＭＯ
ＳトランジスタＴp42 がオンして、センス電流は図５に
示すようにより大きな値となる。また図５において、ベ
リファイパス時には、メモリセルの特性は曲線Ａのよう
に変化するが、これを読み出し時のセンス電流値まで変
化させると、Ｖw −Ｖciの動作電圧マージンを得ること
が可能となる。
【００３３】つまり、ベリファイ時には、センスアンプ
ＳＡのセンス電流を通常の読み出しの場合よりも小さく
して行なうこととなり、内部回路の電源電圧Ｖciに対し
て安定した動作を保証できる。
ＳＡのセンス電流を通常の読み出しの場合よりも小さく
して行なうこととなり、内部回路の電源電圧Ｖciに対し
て安定した動作を保証できる。
【００３４】
【発明の効果】以上説明したように、第１の発明によれ
ば、書き込み用外部電源電圧が投入されると、読み出し
用外部電源電圧を一定値に降圧した電圧は切り離され、
ベリファイ時には、書き込み後のベリファイ用ワード線
電位として、書き込み用外部電源電圧を降圧した電圧を
供給することとしたので、読み出し電圧を低電圧に移行
して低消費電力化を図った不揮発性半導体記憶装置にお
いて、電源電圧を内部降圧した電圧で動作させる場合に
も、ベリファイを良好に行なうことができ、且つ安定し
たデバイス動作を保証しうる不揮発性半導体記憶装置を
提供することができる。
ば、書き込み用外部電源電圧が投入されると、読み出し
用外部電源電圧を一定値に降圧した電圧は切り離され、
ベリファイ時には、書き込み後のベリファイ用ワード線
電位として、書き込み用外部電源電圧を降圧した電圧を
供給することとしたので、読み出し電圧を低電圧に移行
して低消費電力化を図った不揮発性半導体記憶装置にお
いて、電源電圧を内部降圧した電圧で動作させる場合に
も、ベリファイを良好に行なうことができ、且つ安定し
たデバイス動作を保証しうる不揮発性半導体記憶装置を
提供することができる。
【００３５】また、第２の発明によれば、書き込み用外
部電源電圧投入時には、読み出し用外部電源電圧Ｖを一
定値に降圧した電圧は切り離され、ベリファイ時には、
書き込み後のベリファイ用ワード線電位として、読み出
し用外部電源電圧の降圧電圧を昇圧した電圧を供給する
こととしたので、良好なベリファイ動作を実現しうる不
揮発性半導体記憶装置を提供することができる。
部電源電圧投入時には、読み出し用外部電源電圧Ｖを一
定値に降圧した電圧は切り離され、ベリファイ時には、
書き込み後のベリファイ用ワード線電位として、読み出
し用外部電源電圧の降圧電圧を昇圧した電圧を供給する
こととしたので、良好なベリファイ動作を実現しうる不
揮発性半導体記憶装置を提供することができる。
【００３６】更に、第３の発明によれば、当該不揮発性
半導体記憶装置内部の読み出し動作を行なう回路を読み
出し用外部電源電圧Ｖccを一定値に降圧する降圧回路を
備え、書き込み用外部電源電圧Ｖppが投入されたか否か
を検出するＶpp検出回路からの制御のもとに読み出し用
外部電源電圧Ｖccを降圧した電圧の供給を禁止する手段
を設けて、書き込み後のベリファイ用ワード線電位とし
て、読み出し用外部電源電圧Ｖccをそのまま供給するこ
ととしたので、良好なベリファイ動作が可能な不揮発性
半導体記憶装置を提供することができる。
半導体記憶装置内部の読み出し動作を行なう回路を読み
出し用外部電源電圧Ｖccを一定値に降圧する降圧回路を
備え、書き込み用外部電源電圧Ｖppが投入されたか否か
を検出するＶpp検出回路からの制御のもとに読み出し用
外部電源電圧Ｖccを降圧した電圧の供給を禁止する手段
を設けて、書き込み後のベリファイ用ワード線電位とし
て、読み出し用外部電源電圧Ｖccをそのまま供給するこ
ととしたので、良好なベリファイ動作が可能な不揮発性
半導体記憶装置を提供することができる。
【００３７】更にまた、第４の発明によれば、読み出し
用外部電源電圧Ｖcc及び書き込み用外部電源電圧Ｖppを
備え、当該不揮発性半導体記憶装置内部の読み出し動作
を行なう回路を前記読み出し用外部電源電圧Ｖccを一定
値に降圧して動作させるとともに、ベリファイ時には、
センスアンプＳＡのセンス電流を通常の読み出しの場合
よりも小さくすることにより、内部回路の電源電圧Ｖci
に対して安定した動作を保証でき、良好なベリファイ動
作が可能な不揮発性半導体記憶装置を提供することがで
きる。
用外部電源電圧Ｖcc及び書き込み用外部電源電圧Ｖppを
備え、当該不揮発性半導体記憶装置内部の読み出し動作
を行なう回路を前記読み出し用外部電源電圧Ｖccを一定
値に降圧して動作させるとともに、ベリファイ時には、
センスアンプＳＡのセンス電流を通常の読み出しの場合
よりも小さくすることにより、内部回路の電源電圧Ｖci
に対して安定した動作を保証でき、良好なベリファイ動
作が可能な不揮発性半導体記憶装置を提供することがで
きる。
【図１】本発明の第１実施例に係る不揮発性半導体記憶
装置の電源電圧切換部の回路図である。
装置の電源電圧切換部の回路図である。
【図２】本発明の第２実施例に係る不揮発性半導体記憶
装置の電源電圧切換部に関し、図２（１）は回路図、図
２（２）はベリファイ電圧発生回路の回路図、図２
（３）は信号φ1 及びφ2 の電圧波形図である。
装置の電源電圧切換部に関し、図２（１）は回路図、図
２（２）はベリファイ電圧発生回路の回路図、図２
（３）は信号φ1 及びφ2 の電圧波形図である。
【図３】本発明の第３実施例に係る不揮発性半導体記憶
装置の電源電圧切換部の回路図である。
装置の電源電圧切換部の回路図である。
【図４】本発明の第４実施例に係る不揮発性半導体記憶
装置のセンスアンプの回路図である。
装置のセンスアンプの回路図である。
【図５】メモリセルの特性図である。
【図６】ＥＰＲＯＭの動作原理を説明する図である。
【図７】ＥＰＲＯＭのブロック図である。
【図８】従来のデコーダの回路図である。
【図９】従来の降圧回路に関し、図９（１）は回路図、
図９（２）は特性図である。
図９（２）は特性図である。
１…Ｖpp検出回路 ３，３’…切換回路 １１…回路 １３…ベリファイ電圧発生回路 Ｖcc…読み出し用外部電源電圧 Ｖpp…書き込み用外部電源電圧 Ｖci…降圧回路によって降圧した内部回路に対する電源
電圧 Ｔp1〜Ｔp52 …ｐチャネルＭＯＳトランジスタ Ｔn1〜Ｔn53 …ｎチャネルＭＯＳトランジスタ ＩＮ1 〜ＩＮ3 …ＮＯＴゲート ＮＡＮＤ1 …ＮＡＮＤゲート Ａ1 …電流源 Ｒ…Ｖpp検出信号 Ｒ1 ，Ｒ2 …抵抗 Ｃ1 ，Ｃ2 …コンデンサ φ1 ，φ2 …電圧 Ｖｇ…ゲート電圧 Ｖｄ…ドレイン電圧 ＭＣＡ…メモリセルアレイ ＣＡＢ…コラムアドレスバッファ ＣＤ…コラムデコーダ ＲＡＢ…ロウアドレスバッファ ＲＤ…ロウデコーダ ＷＣ…書き込み回路 ＳＡ…センスアンプ ＩＯＢ…入出力データバッファ ＷＬ…ワード線 ＢＬ…ビット線
電圧 Ｔp1〜Ｔp52 …ｐチャネルＭＯＳトランジスタ Ｔn1〜Ｔn53 …ｎチャネルＭＯＳトランジスタ ＩＮ1 〜ＩＮ3 …ＮＯＴゲート ＮＡＮＤ1 …ＮＡＮＤゲート Ａ1 …電流源 Ｒ…Ｖpp検出信号 Ｒ1 ，Ｒ2 …抵抗 Ｃ1 ，Ｃ2 …コンデンサ φ1 ，φ2 …電圧 Ｖｇ…ゲート電圧 Ｖｄ…ドレイン電圧 ＭＣＡ…メモリセルアレイ ＣＡＢ…コラムアドレスバッファ ＣＤ…コラムデコーダ ＲＡＢ…ロウアドレスバッファ ＲＤ…ロウデコーダ ＷＣ…書き込み回路 ＳＡ…センスアンプ ＩＯＢ…入出力データバッファ ＷＬ…ワード線 ＢＬ…ビット線
Claims (4)
- 【請求項１】 読み出し用外部電源電圧（Ｖcc）及び書
き込み用外部電源電圧（Ｖpp）を受けるように構成さ
れ、当該不揮発性半導体記憶装置内部の読み出し動作を
行なう回路を前記読み出し用外部電源電圧（Ｖcc）を一
定値に降圧して動作させる手段と、 書き込み後のベリファイ用ワード線電位を、前記書き込
み用外部電源電圧（Ｖpp）を降圧することで生成する手
段と、 を具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 読み出し用外部電源電圧（Ｖcc）及び書
き込み用外部電源電圧（Ｖpp）を受けるように構成さ
れ、当該不揮発性半導体記憶装置内部の読み出し動作を
行なう回路を前記読み出し用外部電源電圧（Ｖcc）を一
定値に降圧して動作させる手段と、 書き込み後のベリファイ用ワード線電位として、前記読
み出し用外部電源電圧（Ｖcc）の降圧電圧よりも高い電
圧を内部生成して供給する手段と、 を具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 読み出し用外部電源電圧（Ｖcc）及び書
き込み用外部電源電圧（Ｖpp）を受けるように構成さ
れ、当該不揮発性半導体記憶装置内部の読み出し動作を
行なう回路を前記読み出し用外部電源電圧（Ｖcc）を一
定値に降圧して動作させる手段と、 書き込み後のベリファイ時には、前記読み出し用外部電
源電圧（Ｖcc）の降圧を禁止することを特徴とする不揮
発性半導体記憶装置。 - 【請求項４】 読み出し用外部電源電圧（Ｖcc）及び書
き込み用外部電源電圧（Ｖpp）を受けるように構成さ
れ、当該不揮発性半導体記憶装置内部の読み出し動作を
行なう回路を前記読み出し用外部電源電圧（Ｖcc）を一
定値に降圧して動作させる手段と、 書込み後のベリファイ時には、センスアンプのセンス電
流を通常読み出し時のセンス電流よりも小さくする手段
と、 を具備することを特徴とする不揮発性半導体記憶装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27186992A JPH06124597A (ja) | 1992-10-09 | 1992-10-09 | 不揮発性半導体記憶装置 |
| KR1019920025724A KR960000619B1 (ko) | 1991-12-27 | 1992-12-28 | 일괄소거형의 불휘발성 반도체 기억장치 및 그의 구동제어회로 |
| US07/996,942 US5490107A (en) | 1991-12-27 | 1992-12-28 | Nonvolatile semiconductor memory |
| EP92311829A EP0549374B1 (en) | 1991-12-27 | 1992-12-29 | Nonvolatile semiconductor memory |
| DE69229437T DE69229437T2 (de) | 1991-12-27 | 1992-12-29 | Nicht-flüchtiger Halbleiterspeicher |
| US08/268,580 US5487036A (en) | 1991-12-27 | 1994-07-06 | Nonvolatile semiconductor memory |
| US08/416,281 US5572463A (en) | 1991-12-27 | 1995-04-04 | Nonvolatile semiconductor memory with pre-read means |
| US08/465,461 US5537356A (en) | 1991-12-27 | 1995-06-05 | Nonvolatile semiconductor memory |
| US08/466,732 US5590074A (en) | 1991-12-27 | 1995-06-06 | Nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27186992A JPH06124597A (ja) | 1992-10-09 | 1992-10-09 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06124597A true JPH06124597A (ja) | 1994-05-06 |
Family
ID=17506035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27186992A Pending JPH06124597A (ja) | 1991-12-27 | 1992-10-09 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06124597A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748532A (en) * | 1995-07-10 | 1998-05-05 | Hitachi, Ltd. | Semiconductor nonvolatile memory device and computer system using the same |
| JP2009146467A (ja) * | 2007-12-11 | 2009-07-02 | Toshiba Corp | 半導体集積回路装置 |
| JP2010020819A (ja) * | 2008-07-09 | 2010-01-28 | Spansion Llc | 不揮発性記憶装置の制御方法、および不揮発性記憶装置 |
| US8867278B2 (en) | 2011-02-28 | 2014-10-21 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, memory system including the same, and method of operating nonvolatile memory device |
| JP2016170847A (ja) * | 2015-03-16 | 2016-09-23 | セイコーエプソン株式会社 | 半導体集積回路装置及びそれを用いた電子機器 |
-
1992
- 1992-10-09 JP JP27186992A patent/JPH06124597A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748532A (en) * | 1995-07-10 | 1998-05-05 | Hitachi, Ltd. | Semiconductor nonvolatile memory device and computer system using the same |
| US5872734A (en) * | 1995-07-10 | 1999-02-16 | Hitachi, Ltd. | Semiconductor nonvolatile memory device and computer system using the same |
| JP2009146467A (ja) * | 2007-12-11 | 2009-07-02 | Toshiba Corp | 半導体集積回路装置 |
| JP2010020819A (ja) * | 2008-07-09 | 2010-01-28 | Spansion Llc | 不揮発性記憶装置の制御方法、および不揮発性記憶装置 |
| US8867278B2 (en) | 2011-02-28 | 2014-10-21 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, memory system including the same, and method of operating nonvolatile memory device |
| US9543032B2 (en) | 2011-02-28 | 2017-01-10 | Samsung Electronics Co., Ltd. | Nonvolatile memory device, memory system including the same, and method of operating nonvolatile memory device |
| JP2016170847A (ja) * | 2015-03-16 | 2016-09-23 | セイコーエプソン株式会社 | 半導体集積回路装置及びそれを用いた電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010220 |