JPS59127295A - ダイナミツクメモリのリフレツシユ方式 - Google Patents
ダイナミツクメモリのリフレツシユ方式Info
- Publication number
- JPS59127295A JPS59127295A JP57233826A JP23382682A JPS59127295A JP S59127295 A JPS59127295 A JP S59127295A JP 57233826 A JP57233826 A JP 57233826A JP 23382682 A JP23382682 A JP 23382682A JP S59127295 A JPS59127295 A JP S59127295A
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- JP
- Japan
- Prior art keywords
- refresh
- timer
- timer area
- address
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ダイナミックメモリのリフレッシュを効率良
く実行できるダイナミックメモリのリフ（１） レツシュ方式に関するものである。
く実行できるダイナミックメモリのリフ（１） レツシュ方式に関するものである。
従来技術と問題点
ダイナミックメモリは、記憶内容を保持する為に、各メ
モリセルを一定時間例えば２ｍＳ以内にリフレッシュす
る必要、がある。その為、所定時間毎にリフレッシュ回
路からプロセッサにリフレッシュ要求信号を送出し、且
つダイナミックメモリのリフレッシュアドレスを発生さ
せてリフレッシュ動作を行わせるものである。その場合
プロセッサはリフレッシュ要求信号により処理を中断し
、リフレッシュ動作終了により処理を再開するものであ
る。
モリセルを一定時間例えば２ｍＳ以内にリフレッシュす
る必要、がある。その為、所定時間毎にリフレッシュ回
路からプロセッサにリフレッシュ要求信号を送出し、且
つダイナミックメモリのリフレッシュアドレスを発生さ
せてリフレッシュ動作を行わせるものである。その場合
プロセッサはリフレッシュ要求信号により処理を中断し
、リフレッシュ動作終了により処理を再開するものであ
る。
例えば第１図に於て、リフレッシュ回路ＲＦＳからリフ
レッシュ要求信号ＲＲＱとリフレッシュアドレス信号Ｒ
ＡＤとが出力されると、プロセッサＣＰＵはリフレッシ
ュ要求信号ＲＲＱをウェイト信号ＷＡＩＴとして受付け
て処理を中断する。
レッシュ要求信号ＲＲＱとリフレッシュアドレス信号Ｒ
ＡＤとが出力されると、プロセッサＣＰＵはリフレッシ
ュ要求信号ＲＲＱをウェイト信号ＷＡＩＴとして受付け
て処理を中断する。
又タイミング回路ＴＧは、リフレッシュ要求信号ＲＲＱ
によりセレクタ５ＥＬ２がリフレッシュアドレス信号Ｒ
ＡＤを選択する制御信号ＳＣを出力（２） する。セレクタ５ＥＬ２で選択されたアドレス信号がダ
イナミックメモリＤＲ，ＡＭのアドレス信号ＡＤＲとな
り、リフレッシュ動作が行われる。このリフレッシュ動
作の終了によりプロセッサｃＰＵは処理を再開する。又
リフレッシュ回路ＲＦＳでは次のリフレッシュ動作の為
のリフレッシュアドレスの歩進が行われる。
によりセレクタ５ＥＬ２がリフレッシュアドレス信号Ｒ
ＡＤを選択する制御信号ＳＣを出力（２） する。セレクタ５ＥＬ２で選択されたアドレス信号がダ
イナミックメモリＤＲ，ＡＭのアドレス信号ＡＤＲとな
り、リフレッシュ動作が行われる。このリフレッシュ動
作の終了によりプロセッサｃＰＵは処理を再開する。又
リフレッシュ回路ＲＦＳでは次のリフレッシュ動作の為
のリフレッシュアドレスの歩進が行われる。
プロセッサＣＰＵから通富のダイナミックメモリＤＲＡ
Ｍへのアクセスは、メモリアクセス要求信号ＭＲＱと、
上位アドレス信号ＵＡ及び下位アドレス信号ＬＡとから
なるアドレス信号ＡＤＲと、データＤＡＴＡの読出／書
込信号Ｒ／Ｗとが出力され、書込時には書込用のデータ
ＤＡＴＡが出力される。
Ｍへのアクセスは、メモリアクセス要求信号ＭＲＱと、
上位アドレス信号ＵＡ及び下位アドレス信号ＬＡとから
なるアドレス信号ＡＤＲと、データＤＡＴＡの読出／書
込信号Ｒ／Ｗとが出力され、書込時には書込用のデータ
ＤＡＴＡが出力される。
タイミング回路ＴＧは、メモリアクセス要求信号ＭＲＱ
によりローアドレスストローブ信号ＲＡＳを出力した後
、コラムアドレスストローブ信号ＣＡＳを出力する。コ
ラムアドレスストローブ信号ＣＡＳによりセレクタＳＥ
Ｌ １は上位アドレス信号ＵＡを選択し、セレクタ５Ｅ
Ｌ２は、リフレ（３） ッシュ動作以外は制御信号ＳＣによりセレクタ５ＥＬＬ
の出力を選択するので、上位アドレス信号ＵＡがダイナ
ミックメモリＤＲＡＭに加えられ、ローアドレスストロ
ーブ信号ＲＡＳによりラッチされ、次にセレクタ５ＥＬ
Ｉは下位アドレス信号ＬＡを選択し、コラムドレススト
ローブ信号ＣＡＳによりラッチされ、読出／書込信号Ｒ
／Ｗが書込みを指示していると、ライトイネーブル信号
ＷＥとなり、プロセッサＣＰＵからのデータＤＡＴＡが
アドレス信号ＡＤＲにより指定されたアドレスに書込ま
れる。
によりローアドレスストローブ信号ＲＡＳを出力した後
、コラムアドレスストローブ信号ＣＡＳを出力する。コ
ラムアドレスストローブ信号ＣＡＳによりセレクタＳＥ
Ｌ １は上位アドレス信号ＵＡを選択し、セレクタ５Ｅ
Ｌ２は、リフレ（３） ッシュ動作以外は制御信号ＳＣによりセレクタ５ＥＬＬ
の出力を選択するので、上位アドレス信号ＵＡがダイナ
ミックメモリＤＲＡＭに加えられ、ローアドレスストロ
ーブ信号ＲＡＳによりラッチされ、次にセレクタ５ＥＬ
Ｉは下位アドレス信号ＬＡを選択し、コラムドレススト
ローブ信号ＣＡＳによりラッチされ、読出／書込信号Ｒ
／Ｗが書込みを指示していると、ライトイネーブル信号
ＷＥとなり、プロセッサＣＰＵからのデータＤＡＴＡが
アドレス信号ＡＤＲにより指定されたアドレスに書込ま
れる。
ダイナミックメモリＤＲＡＭは、データＤＡＴＡの書込
み又は読出しを行うことにより、そのアドレスに対して
はリフレッシュ動作を行ったと同様になるものである。
み又は読出しを行うことにより、そのアドレスに対して
はリフレッシュ動作を行ったと同様になるものである。
しかし、従来に於ては、リフレッシュ回［１ＲＦＳが独
自にリフレッシュアドレス信号ＲＡＤを発生するもので
あるから、所定時間内にアクセスとリフレッシュとが重
複して行われる場合があり、その場合のリフレッシュは
無駄な動作となるものであった。
自にリフレッシュアドレス信号ＲＡＤを発生するもので
あるから、所定時間内にアクセスとリフレッシュとが重
複して行われる場合があり、その場合のリフレッシュは
無駄な動作となるものであった。
（４）
発明の目的
本発明は、ローアドレス対応にタイマを設け、このタイ
マにより所定時間以上になったとき、リフレッシュ要求
ヲ行い、アクセス又はリフレッシュを行ったとき、その
アドレス対応のタイマをクリアして、所定時間内のアク
セスアドレスに対するリフレッシュ動作を省略し、リフ
レッシュ動作に伴うプロセッサの処理の中断を少なくす
ることを目的とするものである。以下実施例について詳
細に説明する。
マにより所定時間以上になったとき、リフレッシュ要求
ヲ行い、アクセス又はリフレッシュを行ったとき、その
アドレス対応のタイマをクリアして、所定時間内のアク
セスアドレスに対するリフレッシュ動作を省略し、リフ
レッシュ動作に伴うプロセッサの処理の中断を少なくす
ることを目的とするものである。以下実施例について詳
細に説明する。
発明の実施例
第２図は本発明の実施例のブロック図であり、第１図と
同一符号は同一部分を示し、リフレッシュ回路ＲＦＳに
上位アドレス信号ＵＡを入力し、且つリフレッシュ回路
ＲＦＳに、ダイナミックメモリＤ ＲＡ Ｍのローアド
レス対応のタイマ領域を有するタイマＴＩＭを設けるも
のである。タイマＴＩＭはランダムアクセスメモリ （
ＲＡＭ）により構成され、ローアドレス対応のタイマ領
域を＋１してその最上位ビットが１”となると、所定（
５） 時間以上になったとして、リフレッシュ要求信号ＲＲＱ
を出力し、そのローアドレス対応のタイマ領域を指定す
るアドレスをリフレッシュアドレス信号ＲＡＤとし、又
リフレッシュ動作を行ったとき及びアクセスが行われた
ときのアドレス対応のタイマ領域をクリアするものであ
る。
同一符号は同一部分を示し、リフレッシュ回路ＲＦＳに
上位アドレス信号ＵＡを入力し、且つリフレッシュ回路
ＲＦＳに、ダイナミックメモリＤ ＲＡ Ｍのローアド
レス対応のタイマ領域を有するタイマＴＩＭを設けるも
のである。タイマＴＩＭはランダムアクセスメモリ （
ＲＡＭ）により構成され、ローアドレス対応のタイマ領
域を＋１してその最上位ビットが１”となると、所定（
５） 時間以上になったとして、リフレッシュ要求信号ＲＲＱ
を出力し、そのローアドレス対応のタイマ領域を指定す
るアドレスをリフレッシュアドレス信号ＲＡＤとし、又
リフレッシュ動作を行ったとき及びアクセスが行われた
ときのアドレス対応のタイマ領域をクリアするものであ
る。
第３図は本発明の実施例のリフレッシュ回路のブロック
図であり、ＴＩＭはローアドレス対応にタイマ領域を有
するタイマ、５ＥＬ３．５ＥＬ４はセレクタ、ＰＳは＋
１回路、ＩＶは初期値設定回路、ＣＮＴはスキャンカウ
ンタ、ＴＧｌはタイミング発生回路、ＦＦＩ、ＦＦ２は
フリップフロップ回路、Ｇはリフレッシュアドレス信号
ＲＡＤを出力する為のゲート回路である。タイミング発
生回路ＴＧｌは、セレクタ５ＥＬ３，５ＥＬ４の制御信
号ａ、ｂと、フリップフロップ回路ＦＦＩ、ＦＦ２のリ
セット信号ｃ、 ｅと、タイマＴＩＭの続出／書込制
御信号ｄと、ゲート回路Ｇの制御信号ｆとを出力する。
図であり、ＴＩＭはローアドレス対応にタイマ領域を有
するタイマ、５ＥＬ３．５ＥＬ４はセレクタ、ＰＳは＋
１回路、ＩＶは初期値設定回路、ＣＮＴはスキャンカウ
ンタ、ＴＧｌはタイミング発生回路、ＦＦＩ、ＦＦ２は
フリップフロップ回路、Ｇはリフレッシュアドレス信号
ＲＡＤを出力する為のゲート回路である。タイミング発
生回路ＴＧｌは、セレクタ５ＥＬ３，５ＥＬ４の制御信
号ａ、ｂと、フリップフロップ回路ＦＦＩ、ＦＦ２のリ
セット信号ｃ、 ｅと、タイマＴＩＭの続出／書込制
御信号ｄと、ゲート回路Ｇの制御信号ｆとを出力する。
タイマＴＩＭは、セレクタ５ＥＬ３で選択され（６）
た上位アドレス信号ＵＡ又はスキャンカウンタＣＮＴの
内容をアドレス信号としてタイマ領域が指定され、読出
／書込制御信４ｄによりタイマ領域の内容の読出し又は
書込みが行われる。タイマ領域の最上位ビットをリフレ
ッシュ要求フラグとするもので、読出された最上位ビッ
トはフリップフロップ回路ＦＦ２に加えられる。又読出
内容は＋１回路ＰＳにより＋１され、書込みが指示され
たタイミングで、セレクタ５ＥＬ４． フリップフロ
ップ回路ＦＦＩを介してタイマ領域に書込まれる。又セ
レクタ５ＥＬ４により初期値設定回路ｒｖの出力が選択
されたときは、書込みのタイミングでタイマ領域の初期
化が行われる。
内容をアドレス信号としてタイマ領域が指定され、読出
／書込制御信４ｄによりタイマ領域の内容の読出し又は
書込みが行われる。タイマ領域の最上位ビットをリフレ
ッシュ要求フラグとするもので、読出された最上位ビッ
トはフリップフロップ回路ＦＦ２に加えられる。又読出
内容は＋１回路ＰＳにより＋１され、書込みが指示され
たタイミングで、セレクタ５ＥＬ４． フリップフロ
ップ回路ＦＦＩを介してタイマ領域に書込まれる。又セ
レクタ５ＥＬ４により初期値設定回路ｒｖの出力が選択
されたときは、書込みのタイミングでタイマ領域の初期
化が行われる。
第４図はタイマＴＩＭの説明図であり、ローアドレス対
応のタイマ領域Ｔ Ｍ １ ＝ Ｔ Ｍ ｎが形成され
、セレクタ５ＥＬ３を介した上位アドレス信号ＵＡ又は
スキャンカウンタＣＮＴの内容でタイマ領域の指定が行
われ、タイマ領域の最上位ビットがリフレッシュ要求フ
ラグＲＱＦとなり、フリップフロップ回路ＦＦ２に加え
られる。又読出内容（７） は前述のように＋１されて再書込みされるか、又は初期
値が書込まれる。タイマ領域の内容の＋１を繰り返すこ
とにより、設定時間経過すると、最上位ビットが１”と
なるので、フリップフロップ回路ＦＦ２がセットされ、
リフレッシュ要求信号ＲＲＱが出力されることになる。
応のタイマ領域Ｔ Ｍ １ ＝ Ｔ Ｍ ｎが形成され
、セレクタ５ＥＬ３を介した上位アドレス信号ＵＡ又は
スキャンカウンタＣＮＴの内容でタイマ領域の指定が行
われ、タイマ領域の最上位ビットがリフレッシュ要求フ
ラグＲＱＦとなり、フリップフロップ回路ＦＦ２に加え
られる。又読出内容（７） は前述のように＋１されて再書込みされるか、又は初期
値が書込まれる。タイマ領域の内容の＋１を繰り返すこ
とにより、設定時間経過すると、最上位ビットが１”と
なるので、フリップフロップ回路ＦＦ２がセットされ、
リフレッシュ要求信号ＲＲＱが出力されることになる。
又アクセスアドレス信号の上位アドレス信号ＵＡにより
指定されたとき、又はリフレッシュ動作が行われたとき
は、初期値設定回路ＩＶからの初期値がタイマ領域に書
込まれるので、そのタイマ領域はクリアされたと同様に
なる。
指定されたとき、又はリフレッシュ動作が行われたとき
は、初期値設定回路ＩＶからの初期値がタイマ領域に書
込まれるので、そのタイマ領域はクリアされたと同様に
なる。
第５図は動作説明図であり、リフレッシュ断路ＲＦＳの
動作を４ステートで１サイクルを構成した場合について
示すものである。同図に於て、（ａｌはリフレッシュ回
路ＲＦＳのステート１゛１〜Ｔ４を示し、ｆｂｌはタイ
ミング発生回路ＴＧＩからの読出／書込制御信号ｄを示
し、Ｒはリード、Ｗはライトを示す。（ｃｌはスキャン
カウンタの内容、（ｄｌはタイマ領域ＴＭｋのリフレッ
シュ要求フラグＦｋ、（ｅ）はプロセッサの動作を示し
、ＲＵＮは動作中（８） 、ＷＡＩＴは処理中断を示す。又ｆｆｌはリフレッシュ
動作、（ｇｌはリフレッシュアドレスを示す。
動作を４ステートで１サイクルを構成した場合について
示すものである。同図に於て、（ａｌはリフレッシュ回
路ＲＦＳのステート１゛１〜Ｔ４を示し、ｆｂｌはタイ
ミング発生回路ＴＧＩからの読出／書込制御信号ｄを示
し、Ｒはリード、Ｗはライトを示す。（ｃｌはスキャン
カウンタの内容、（ｄｌはタイマ領域ＴＭｋのリフレッ
シュ要求フラグＦｋ、（ｅ）はプロセッサの動作を示し
、ＲＵＮは動作中（８） 、ＷＡＩＴは処理中断を示す。又ｆｆｌはリフレッシュ
動作、（ｇｌはリフレッシュアドレスを示す。
リフレッシュ回路ＲＦＳのステートＴＩは、リフレッシ
ュ要求フラグのスキャンタイミングであり、スキャンカ
ウンタＣＮＴにより指定されたタイマ領域の最上位ビッ
ト即ちリフレッシュ要求フラグとして読出れ、“′１”
のときフリップフロップ回路ＦＦ２がセットされて、リ
フレッシュ要求信号ＲＲＱが出力される。又ステー１−
７２はタイマ領域の更新タイミングであり、ステートＴ
１で読出されたリフレッシュ要求フラグが“０”の場合
には、続出内容に＋１してタイマ領域への書込みが行わ
れる。又リフレッシュ要求フラグが“１”のときは、そ
のタイマ領域へ初期値設定回路Ｉ■からの初期値を書込
み、タイマ領域をクリヤする。このとき、リフレッシュ
要求信号ＲＲＱがプロセッサＣＰＵへ送出され、スキャ
ンカウンタＣＮＴの内容がリフレッシュアドレスとして
ダイナミックメモリＤＲＡＭへ加えられる。又ステート
Ｔ３はダミータイミングであり、タイミング作成（９） を簡単にする為に設けたものである。又ステートＴ４は
、プロセッサＣＰＵからのアクセスがあったときのロー
アドレス対応のタイマ領域に初期値設定回路ＩＶからの
初期値を書込んで、そのタイマ領域をグリアするタイミ
ングである。
ュ要求フラグのスキャンタイミングであり、スキャンカ
ウンタＣＮＴにより指定されたタイマ領域の最上位ビッ
ト即ちリフレッシュ要求フラグとして読出れ、“′１”
のときフリップフロップ回路ＦＦ２がセットされて、リ
フレッシュ要求信号ＲＲＱが出力される。又ステー１−
７２はタイマ領域の更新タイミングであり、ステートＴ
１で読出されたリフレッシュ要求フラグが“０”の場合
には、続出内容に＋１してタイマ領域への書込みが行わ
れる。又リフレッシュ要求フラグが“１”のときは、そ
のタイマ領域へ初期値設定回路Ｉ■からの初期値を書込
み、タイマ領域をクリヤする。このとき、リフレッシュ
要求信号ＲＲＱがプロセッサＣＰＵへ送出され、スキャ
ンカウンタＣＮＴの内容がリフレッシュアドレスとして
ダイナミックメモリＤＲＡＭへ加えられる。又ステート
Ｔ３はダミータイミングであり、タイミング作成（９） を簡単にする為に設けたものである。又ステートＴ４は
、プロセッサＣＰＵからのアクセスがあったときのロー
アドレス対応のタイマ領域に初期値設定回路ＩＶからの
初期値を書込んで、そのタイマ領域をグリアするタイミ
ングである。
／書込制御信号はり−ドＲを示し、制御信号ａによりセ
レクタＳ Ｅ Ｌ ３はスキャンカウンタＣＮＴの内容
を選択するので、タイマ領域ＴＭｋが読出され、その最
上位ビットがリフレッシュ要求フラグＦｋとしてフリッ
プフロップ回路ＦＦ２に加えられる。その時リフレッシ
ュ要求フラグＦｋが第５図の（ｄｌに示すように、１″
となっていると、フリップフロップ回路ＦＦ２がセット
される。
レクタＳ Ｅ Ｌ ３はスキャンカウンタＣＮＴの内容
を選択するので、タイマ領域ＴＭｋが読出され、その最
上位ビットがリフレッシュ要求フラグＦｋとしてフリッ
プフロップ回路ＦＦ２に加えられる。その時リフレッシ
ュ要求フラグＦｋが第５図の（ｄｌに示すように、１″
となっていると、フリップフロップ回路ＦＦ２がセット
される。
次のステートＴ２に於ては、フリップフロップ回路ＦＦ
２のセット出力のリフレッシュ要求信号ＲＲＱがプロセ
ッサＣＰＵに加えられて、プロセッサｃｐｕは処理中断
ＷＡ Ｉ Ｔとなり、又制御信号すによりセレクタ５Ｅ
Ｌ４は、初期値設定回路（１０） ＩＶの内容を選択するので、その初期値がフリップフロ
ップ回路ＦＦＩにセットされ、そのセット出力の初期値
がダイナミックメモリＤＲＡＭに加えられ、且つ読出／
書込制御信号ｄがライ）Ｗを示すので、タイマ領域ＴＭ
ｋに初期値が書込まれてクリアされる。又制御信号ｆが
“１”なってゲート回路Ｇを介して、スキャンカウンタ
ＣＮＴの内容ｋがリフレッシュアドレス信号ＲＡＤとし
て出力される。リフレッシュ要求信号ＲＲＱがタイミン
グ回路ＴＧ（第２図参照）に加えられ、且つリフレッシ
ュアドレス信号ＲＡＤがセレクタ５ＥＬ２（第２図参照
）を介してダイナミックメモリＤＲＡＭに加えられるの
で、ダイナミックメモリＤＲＡＭのリフレッシュが行わ
れる。リフレッシュ動作の終了のタイミングに於てフリ
ップフロップ回路ＦＦＩ、ＦＦ２はリセット信号ｃ、
ｅによりリセットされる。
２のセット出力のリフレッシュ要求信号ＲＲＱがプロセ
ッサＣＰＵに加えられて、プロセッサｃｐｕは処理中断
ＷＡ Ｉ Ｔとなり、又制御信号すによりセレクタ５Ｅ
Ｌ４は、初期値設定回路（１０） ＩＶの内容を選択するので、その初期値がフリップフロ
ップ回路ＦＦＩにセットされ、そのセット出力の初期値
がダイナミックメモリＤＲＡＭに加えられ、且つ読出／
書込制御信号ｄがライ）Ｗを示すので、タイマ領域ＴＭ
ｋに初期値が書込まれてクリアされる。又制御信号ｆが
“１”なってゲート回路Ｇを介して、スキャンカウンタ
ＣＮＴの内容ｋがリフレッシュアドレス信号ＲＡＤとし
て出力される。リフレッシュ要求信号ＲＲＱがタイミン
グ回路ＴＧ（第２図参照）に加えられ、且つリフレッシ
ュアドレス信号ＲＡＤがセレクタ５ＥＬ２（第２図参照
）を介してダイナミックメモリＤＲＡＭに加えられるの
で、ダイナミックメモリＤＲＡＭのリフレッシュが行わ
れる。リフレッシュ動作の終了のタイミングに於てフリ
ップフロップ回路ＦＦＩ、ＦＦ２はリセット信号ｃ、
ｅによりリセットされる。
又リフレッシュ要求フラグがＯ”の場合は、ステートＴ
２に於て制御信号すによりセレクタ５ＥＬ４は＋１回路
ＰＳの出力を選択し、ステートＴ１のタイミングでタイ
マ領域ＴＭｋから読出した内容に＋１した内容がフリッ
プフロップ回路ＦＦ１にセットされ、且つ読出／Ｍ込制
御信号ｄがライトＷを示すので、タイマ領域ＴＭｋの内
容は＋１されたものとなる。
２に於て制御信号すによりセレクタ５ＥＬ４は＋１回路
ＰＳの出力を選択し、ステートＴ１のタイミングでタイ
マ領域ＴＭｋから読出した内容に＋１した内容がフリッ
プフロップ回路ＦＦ１にセットされ、且つ読出／Ｍ込制
御信号ｄがライトＷを示すので、タイマ領域ＴＭｋの内
容は＋１されたものとなる。
又プロセッサＣＰＩＪからのアクセスによる上位アドレ
ス信号ＵＡが加えられたときは、セレクタ５ＥＬ３は、
ステー）Ｔ４に於ける制御信！ａによりその上位アドレ
ス信号ＵＡを選択してタイマ領域ＴＭｋに加え、又制御
信号すにより初期値設定回路ＩＶの出力をセレクタ５Ｅ
Ｌ４が選択し、ステートＴ４に於ては、読出／書込制御
信号ｄはライトＷを示すので、タイマ領域ＴＭｋに初期
値が書込まれてクリアされることになる。
ス信号ＵＡが加えられたときは、セレクタ５ＥＬ３は、
ステー）Ｔ４に於ける制御信！ａによりその上位アドレ
ス信号ＵＡを選択してタイマ領域ＴＭｋに加え、又制御
信号すにより初期値設定回路ＩＶの出力をセレクタ５Ｅ
Ｌ４が選択し、ステートＴ４に於ては、読出／書込制御
信号ｄはライトＷを示すので、タイマ領域ＴＭｋに初期
値が書込まれてクリアされることになる。
例えば４ステート１サイクルを２５０ｎＳとすると、２
５６０−アドレスのダイナミックメモリＤＲＡＭに対し
て、６４μｓで、全ローアドレスをスキャンしてリフレ
ッシュすることができ、タイマ領域はリフレッシュ要求
フラグを含めて７ビツト構成で充分となる。
５６０−アドレスのダイナミックメモリＤＲＡＭに対し
て、６４μｓで、全ローアドレスをスキャンしてリフレ
ッシュすることができ、タイマ領域はリフレッシュ要求
フラグを含めて７ビツト構成で充分となる。
（１１）
発明の詳細
な説明したように、本発明は、ダイナミックメモリＤＲ
ＡＭのローアドレス対応にタイマ領域を有するタイマＴ
ＩＭを設け、前記ダイナミックメモリＤＲＡＭをプロセ
ッサＣＰＵからアクセスした時及び前記ダイナミックメ
モリＤＲＡＭをリフレッシュした時のローアドレス対応
の前記タイマ領域をクリアし、且つ該タイマ領域による
カウントアツプにより設定時間以上となった時、リフレ
ッシュ要求を発生して、そのタイマ領域に対応するロー
アドレスをリフレッシュアドレスとしてダイナミックメ
モリのリフレッシュを行うものであり、所定時間内にダ
イナミックメモリＤＲＡＭにアクセスがあれば、そのロ
ーアドレスに対応したアドレスに対してのリフレッシュ
を省略するので、リフレッシュ回数を減少することがで
き、プロセッサＣＰＵの処理中断を少なくすることがで
きると共に消費電流も少なくなる利点がある。プロセッ
サＣＰＵが所定時間内に全ローアドレスについてアクセ
スした場合には、リフレッシュ動作（１３） （１２） の為にプロセッサＣＰＵが処理中断することがなくなり
、スターチツクメモリと同様にメモリアクセスを行って
処理を実行することができることるこなる。
ＡＭのローアドレス対応にタイマ領域を有するタイマＴ
ＩＭを設け、前記ダイナミックメモリＤＲＡＭをプロセ
ッサＣＰＵからアクセスした時及び前記ダイナミックメ
モリＤＲＡＭをリフレッシュした時のローアドレス対応
の前記タイマ領域をクリアし、且つ該タイマ領域による
カウントアツプにより設定時間以上となった時、リフレ
ッシュ要求を発生して、そのタイマ領域に対応するロー
アドレスをリフレッシュアドレスとしてダイナミックメ
モリのリフレッシュを行うものであり、所定時間内にダ
イナミックメモリＤＲＡＭにアクセスがあれば、そのロ
ーアドレスに対応したアドレスに対してのリフレッシュ
を省略するので、リフレッシュ回数を減少することがで
き、プロセッサＣＰＵの処理中断を少なくすることがで
きると共に消費電流も少なくなる利点がある。プロセッ
サＣＰＵが所定時間内に全ローアドレスについてアクセ
スした場合には、リフレッシュ動作（１３） （１２） の為にプロセッサＣＰＵが処理中断することがなくなり
、スターチツクメモリと同様にメモリアクセスを行って
処理を実行することができることるこなる。
第１図は従来のダイナミックメモリのリフレッシュの為
の要部ブロック図、第２図は本発明の実施例の要部ブロ
ック図、第３図は本発明の実施例のリフレッシュ回路の
ブロック図、第４図はタイマの説明図、第５図は動作説
明図である。 ＣＰＵはプロセッサ、ＤＲＡＭはダイナミックメモリ、
ＲＦＳはリフレッシュ回路、ＴＧはタイミング回路、Ｓ
ＥＬ １〜５ＥＬ４はセレクタ、ＦＦｌ、ＦＦ２はフリ
ップフロップ回路、ＴＩＭはタイマ、ＴＧＩはタイミン
グ発生回路、ＣＮＴはスキャンカウンタ、ＰＳは＋１回
路、ＩＶは初期値設定回路、ＲＲＱはリフレッシュ要求
信号、ＲＡＤはリフレッシュアドレス信号、ＡＤＨはア
ドレス信号、ＬＪＡは上位アドレス信号ＬＡは下位アド
レス信号である。 （１４） 第 ３ 図 第 ４ 図 Ｎ冒ト
の要部ブロック図、第２図は本発明の実施例の要部ブロ
ック図、第３図は本発明の実施例のリフレッシュ回路の
ブロック図、第４図はタイマの説明図、第５図は動作説
明図である。 ＣＰＵはプロセッサ、ＤＲＡＭはダイナミックメモリ、
ＲＦＳはリフレッシュ回路、ＴＧはタイミング回路、Ｓ
ＥＬ １〜５ＥＬ４はセレクタ、ＦＦｌ、ＦＦ２はフリ
ップフロップ回路、ＴＩＭはタイマ、ＴＧＩはタイミン
グ発生回路、ＣＮＴはスキャンカウンタ、ＰＳは＋１回
路、ＩＶは初期値設定回路、ＲＲＱはリフレッシュ要求
信号、ＲＡＤはリフレッシュアドレス信号、ＡＤＨはア
ドレス信号、ＬＪＡは上位アドレス信号ＬＡは下位アド
レス信号である。 （１４） 第 ３ 図 第 ４ 図 Ｎ冒ト
Claims (1)
- ダイナミックメモリのローアドレス対応にタイマ領域を
有するタイマを設け、前記ダイナミックメモリをプロセ
ッサからアクセスした時及び前記ダイナミックメモリを
リフレッシュした時のローアドレス対応の前記タイマ領
域をクリアし、且つ該タイマ領域によるカウントアツプ
により設定時間以上となった時、前記プロセッサ及び前
記ダイナミックメモリに対してリフレッシュ要求を発生
し、該タイマ領域に対応する前記ダイナミックメモリの
ローアドレスのリフレッシュを行うことを特徴とするダ
イナミックメモリのリフレッシュ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233826A JPS59127295A (ja) | 1982-12-30 | 1982-12-30 | ダイナミツクメモリのリフレツシユ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233826A JPS59127295A (ja) | 1982-12-30 | 1982-12-30 | ダイナミツクメモリのリフレツシユ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59127295A true JPS59127295A (ja) | 1984-07-23 |
Family
ID=16961164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233826A Pending JPS59127295A (ja) | 1982-12-30 | 1982-12-30 | ダイナミツクメモリのリフレツシユ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127295A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165790A (ja) * | 1986-01-17 | 1987-07-22 | Minolta Camera Co Ltd | Ｄｒａｍリフレツシユ回路 |
| JPS63222391A (ja) * | 1987-03-11 | 1988-09-16 | Nec Corp | リフレツシユ制御方式 |
| JPH03183094A (ja) * | 1989-12-11 | 1991-08-09 | Sharp Corp | Ｄｒａｍのリフレッシュ回路 |
-
1982
- 1982-12-30 JP JP57233826A patent/JPS59127295A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165790A (ja) * | 1986-01-17 | 1987-07-22 | Minolta Camera Co Ltd | Ｄｒａｍリフレツシユ回路 |
| JPS63222391A (ja) * | 1987-03-11 | 1988-09-16 | Nec Corp | リフレツシユ制御方式 |
| JPH03183094A (ja) * | 1989-12-11 | 1991-08-09 | Sharp Corp | Ｄｒａｍのリフレッシュ回路 |
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