JPH03183094A - Ｄｒａｍのリフレッシュ回路 - Google Patents
Ｄｒａｍのリフレッシュ回路Info
- Publication number
- JPH03183094A JPH03183094A JP1322214A JP32221489A JPH03183094A JP H03183094 A JPH03183094 A JP H03183094A JP 1322214 A JP1322214 A JP 1322214A JP 32221489 A JP32221489 A JP 32221489A JP H03183094 A JPH03183094 A JP H03183094A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- address
- dram
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012544 monitoring process Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
生栗上を赳里立立
本発明は電子機器のメモリとして広く使用されるダイナ
ミックランダムアクセスメモリ（以下ｒＤＲＡＭ、とい
う）のリフレッシュ回路に関スるものである。
ミックランダムアクセスメモリ（以下ｒＤＲＡＭ、とい
う）のリフレッシュ回路に関スるものである。
進３塾１梃
従来、ＤＲＡＭを使用したメモリシステムでは、リード
、ライト、リフレッシュ等のＤＲＡＭの制御は外部回路
によって行っており、リード、ライト等の通常のメモリ
アクセス動作においてはＤＲＡＭ内部でその時選択され
たセルと同じロウ（行）アドレスに接続されているセル
は自動的にリフレッシュされるにもかかわらず、ＤＲＡ
Ｍのリフレッシュ動作のために特別なリフレッシュサイ
クルを一定期間毎に設け、この期間内に全てのセルに対
するレフレッシュを行っている。第１０図は従来のＤＲ
ＡＭ制御回路のブロック図で、リフレッシュインターバ
ルタイマー回路１０１．リフレッシュアドレス発生回路
１０２． Ｄ ＲＡ Ｍアドレス切換回路１０３．リフ
レッシュタイミング制御回路１０４及びＤＲＡＭアクセ
ス制御回路１０５より成り、特にリフレッシュ動作にお
いては一定時間内に決められた数のリフレッシュ動作を
実行させるために一定の間隔でリフ−・ンシュ要求を発
生させるタイマー回路を設け、該タイマー回路の要求に
したがってＤＲＡＭの全セルに対しリフレッシュサイク
ルを実行させていた。
、ライト、リフレッシュ等のＤＲＡＭの制御は外部回路
によって行っており、リード、ライト等の通常のメモリ
アクセス動作においてはＤＲＡＭ内部でその時選択され
たセルと同じロウ（行）アドレスに接続されているセル
は自動的にリフレッシュされるにもかかわらず、ＤＲＡ
Ｍのリフレッシュ動作のために特別なリフレッシュサイ
クルを一定期間毎に設け、この期間内に全てのセルに対
するレフレッシュを行っている。第１０図は従来のＤＲ
ＡＭ制御回路のブロック図で、リフレッシュインターバ
ルタイマー回路１０１．リフレッシュアドレス発生回路
１０２． Ｄ ＲＡ Ｍアドレス切換回路１０３．リフ
レッシュタイミング制御回路１０４及びＤＲＡＭアクセ
ス制御回路１０５より成り、特にリフレッシュ動作にお
いては一定時間内に決められた数のリフレッシュ動作を
実行させるために一定の間隔でリフ−・ンシュ要求を発
生させるタイマー回路を設け、該タイマー回路の要求に
したがってＤＲＡＭの全セルに対しリフレッシュサイク
ルを実行させていた。
Ｂ ＜ ゛ しよ゛と るｉ
ＤＲＡＭへのリフレッシュサイクルが実行されていると
きにマイクロプロセッサユニット（以下ｒＭＰＵＪとい
う）よりＤＲＡＭに対してメモリアクセス動作（リード
／ライト）が指示されると、ＤＲＡＭはリフレッシュ動
作中であるので、メモリアクセスはリフレッシュサイク
ルの終了まで待たされることになる。
きにマイクロプロセッサユニット（以下ｒＭＰＵＪとい
う）よりＤＲＡＭに対してメモリアクセス動作（リード
／ライト）が指示されると、ＤＲＡＭはリフレッシュ動
作中であるので、メモリアクセスはリフレッシュサイク
ルの終了まで待たされることになる。
メモリアクセス動作では前記のように選択されたセルと
同じロウ（行）アドレスに接続されている全てのセルは
自動的にリフレッシュされているので、これらのセルに
対し再度リフレッシュサイクルにおいてリフレッシュ動
作を行わせることは時間的に無駄であり、メモリシステ
ムに対するアクセスのスルーブツトの低下につながって
いた。
同じロウ（行）アドレスに接続されている全てのセルは
自動的にリフレッシュされているので、これらのセルに
対し再度リフレッシュサイクルにおいてリフレッシュ動
作を行わせることは時間的に無駄であり、メモリシステ
ムに対するアクセスのスルーブツトの低下につながって
いた。
本発明はメモリアクセス動作で選択されたセルと同一の
ロウ（行）アドレスに対しては、リフレッシュ動作を行
わせないようにして、リフレッシュサイクルの実行の数
を可能な限り減少させ、メモリシステムに対するアクセ
スのスループットを向上させることを目的とする。
ロウ（行）アドレスに対しては、リフレッシュ動作を行
わせないようにして、リフレッシュサイクルの実行の数
を可能な限り減少させ、メモリシステムに対するアクセ
スのスループットを向上させることを目的とする。
課 を °するための
本発明は前記の問題を解決するためＤ ＲＡ Ｍのロウ
アドレスに対応して設けられ、該ロウアドレスを実行す
る間隔を計り、対応するロウアドレスに対してリフレッ
シュ要求信号を導出する複数のリフレッシュアドレスタ
イマーより戒るリフレッシュインターバルタイマー手段
と、上記ＤＲＡＭへのアクセス（リード／ライト）サイ
クルを監視し、アクセスが行われたセルのロウに対応す
る上記リフレッシュアドレスタイマーのカウントをクリ
アーするロウアドレスデコード手段と、上記リフレッシ
ュインターバルタイマー手段から導出されるリフレッシ
ュ要求信号の実行順序を決定するリフレッシュ順序手段
と、上記ＤＲＡＭのアクセスを制御するＤＲＡＭアクセ
ス制御手段と、上記ＤＲＡＭアクセス制御手段からのア
クセスサイクルの終了を示す信号を検出してリフレッシ
ュサイクルを指示する信号を導出し、該リフレッシュサ
イクルを指示する信号を上記ＤＲＡＭアクセス制御回路
にＤＲＡＭのアクセスを禁止する信号として供給するリ
フレッシュタイミング制御手段と、該リフレッシュタイ
ミング制御手段からのりフレッシュサイクルを指示する
信号で、上記リフレッシュ順序手段からのリフレッシュ
アドレス出力を選択的に上記ＤＲＡＭに与えるＤＲＡＭ
アドレス切換手段とで構成する。
アドレスに対応して設けられ、該ロウアドレスを実行す
る間隔を計り、対応するロウアドレスに対してリフレッ
シュ要求信号を導出する複数のリフレッシュアドレスタ
イマーより戒るリフレッシュインターバルタイマー手段
と、上記ＤＲＡＭへのアクセス（リード／ライト）サイ
クルを監視し、アクセスが行われたセルのロウに対応す
る上記リフレッシュアドレスタイマーのカウントをクリ
アーするロウアドレスデコード手段と、上記リフレッシ
ュインターバルタイマー手段から導出されるリフレッシ
ュ要求信号の実行順序を決定するリフレッシュ順序手段
と、上記ＤＲＡＭのアクセスを制御するＤＲＡＭアクセ
ス制御手段と、上記ＤＲＡＭアクセス制御手段からのア
クセスサイクルの終了を示す信号を検出してリフレッシ
ュサイクルを指示する信号を導出し、該リフレッシュサ
イクルを指示する信号を上記ＤＲＡＭアクセス制御回路
にＤＲＡＭのアクセスを禁止する信号として供給するリ
フレッシュタイミング制御手段と、該リフレッシュタイ
ミング制御手段からのりフレッシュサイクルを指示する
信号で、上記リフレッシュ順序手段からのリフレッシュ
アドレス出力を選択的に上記ＤＲＡＭに与えるＤＲＡＭ
アドレス切換手段とで構成する。
立−里
そして上記の如く構成されたリフレッシュ回路は次のよ
うに作用する。まずリフレッシュインターバルタイマー
回路はそれぞれのロウアドレスに対応した数だけあり、
リフレッシュ動作を実行する間隔をはかり対応するアド
レスのリフレッシュ要求を出力する。次段のリフレッシ
ュ順序回路では前段からのリフレッシュ要求の実行順序
を決定し、その決定に従ってリフレッシュアドレスの出
力を要請し、更にリフレッシュタイミング回路に対して
ＤＲＡＭへのリフレッシュサイクル実行を要請する。ロ
ウアドレスデコード回路はＤＲＡＭへのアクセス（リー
ド／ライト）サイクルを監視し、対応するロウアドレス
のリフレッシュインターバルタイマー回路のカウント内
容をクリアする。
うに作用する。まずリフレッシュインターバルタイマー
回路はそれぞれのロウアドレスに対応した数だけあり、
リフレッシュ動作を実行する間隔をはかり対応するアド
レスのリフレッシュ要求を出力する。次段のリフレッシ
ュ順序回路では前段からのリフレッシュ要求の実行順序
を決定し、その決定に従ってリフレッシュアドレスの出
力を要請し、更にリフレッシュタイミング回路に対して
ＤＲＡＭへのリフレッシュサイクル実行を要請する。ロ
ウアドレスデコード回路はＤＲＡＭへのアクセス（リー
ド／ライト）サイクルを監視し、対応するロウアドレス
のリフレッシュインターバルタイマー回路のカウント内
容をクリアする。
従ってＤＲＡＭのリフレッシュサイクルにおいては、直
前のアクセス（リード／ライト）サイクルにおいてアク
セスされたロウアドレスに対してはリフレッシュサイク
ルを実行しないようにしている。
前のアクセス（リード／ライト）サイクルにおいてアク
セスされたロウアドレスに対してはリフレッシュサイク
ルを実行しないようにしている。
大ＪＬ班
以下図面に示す実施例と共に本発明の詳細な説明する。
ＤＲＡＭはデータを記憶するセルにダイナミックセルを
使用していることからリフレッシュ動作を必要とする。
使用していることからリフレッシュ動作を必要とする。
このようなりＲＡＭを使用したメモリシステムを構成す
るには外部回路により一定期間（２５６リフレツシユサ
イクル／ ４ ｍ５ｅｃ）毎にリフレッシュサイクルを
実行する必要がある９本発明はこのようなリフレッシュ
サイクルを必要最低限の実行にとどめようとするもので
ある。本発明の動作原理を簡単に説明すると、ＤＲＡＭ
はＭＰＵによる通常のり−ド／ライトサイクルにおいて
選択されたセルと同じロウアドレスに接続されているセ
ルは自動的にリフレッシュされる事を利用して、４ ｍ
５ｅｃ以内に選択されたロウアドレスに対してはリフレ
ッシュサイクルを実行しないようにリフレッシュ回路を
制御するようにしたものである。この時ＤＲＡＭに対し
て実行するリフレッシュサイクルは第９図に示すロウア
ドレス８トローボ（以下ｒＲＡｓＪという）オンリリフ
レッシュサイクルである。ＲＡＳオンリリフレッシュモ
ードはカラムアドレスストローア（以下ｒＣＡＳＪとい
う）をハイレベルにし、ＲＡＳのみ動作させ２５６ビツ
トのロウアドレスにそれぞれを選択することによってそ
れぞれのロウに接続されている全てのセルのリフレッシ
ュを行うモードである。ＤＲＡＭとしては汎用の２５６
にビットで、リフレッシュは２５６リフレツシユサイク
ル／ ４ ｍ５ｅｃ（Ｄ割合で実行するものを例示して
説明する。
るには外部回路により一定期間（２５６リフレツシユサ
イクル／ ４ ｍ５ｅｃ）毎にリフレッシュサイクルを
実行する必要がある９本発明はこのようなリフレッシュ
サイクルを必要最低限の実行にとどめようとするもので
ある。本発明の動作原理を簡単に説明すると、ＤＲＡＭ
はＭＰＵによる通常のり−ド／ライトサイクルにおいて
選択されたセルと同じロウアドレスに接続されているセ
ルは自動的にリフレッシュされる事を利用して、４ ｍ
５ｅｃ以内に選択されたロウアドレスに対してはリフレ
ッシュサイクルを実行しないようにリフレッシュ回路を
制御するようにしたものである。この時ＤＲＡＭに対し
て実行するリフレッシュサイクルは第９図に示すロウア
ドレス８トローボ（以下ｒＲＡｓＪという）オンリリフ
レッシュサイクルである。ＲＡＳオンリリフレッシュモ
ードはカラムアドレスストローア（以下ｒＣＡＳＪとい
う）をハイレベルにし、ＲＡＳのみ動作させ２５６ビツ
トのロウアドレスにそれぞれを選択することによってそ
れぞれのロウに接続されている全てのセルのリフレッシ
ュを行うモードである。ＤＲＡＭとしては汎用の２５６
にビットで、リフレッシュは２５６リフレツシユサイク
ル／ ４ ｍ５ｅｃ（Ｄ割合で実行するものを例示して
説明する。
第１図は、−船釣なメモリシステムのブロック図である
。ＤＲＡＭより成るメモリ回路１はＭＰＵ２とデータバ
スで接続されており、上記メモリ回路１とＭＰＵ２間に
はＤＲＡＭコントローラ３が設けられ、該ＤＲＡＭコン
トローラ３はＭＰＵ２とアドレスバスで接続され該ＤＲ
Ａ、Ｍコントローラ３にはＭＰＵ２よりコントロール信
号が供給される。またメモリ回路１にはＤＲＡＭコント
ローラ３よりメモリアドレス及びメモリコントロール信
号が供給される。
。ＤＲＡＭより成るメモリ回路１はＭＰＵ２とデータバ
スで接続されており、上記メモリ回路１とＭＰＵ２間に
はＤＲＡＭコントローラ３が設けられ、該ＤＲＡＭコン
トローラ３はＭＰＵ２とアドレスバスで接続され該ＤＲ
Ａ、Ｍコントローラ３にはＭＰＵ２よりコントロール信
号が供給される。またメモリ回路１にはＤＲＡＭコント
ローラ３よりメモリアドレス及びメモリコントロール信
号が供給される。
第２図は本発明の要部のブロック図である。
第２図において４はＭＰＵからのコントロール信号やア
ドレスバスを介して供給されるアドレス信号を受けて、
ＤＲＡＭ等のメモリ回路にｒＸ丁。
ドレスバスを介して供給されるアドレス信号を受けて、
ＤＲＡＭ等のメモリ回路にｒＸ丁。
ｍ、ＷＴ（ライトイネーブル）等のメモリコントロール
信号を供給するＤＲＡＭアクセス制御回路であり、５は
アドレスバスＡＯ〜７即ち、ＤＲＡＭのロウアドレス８
ビツトから２５６種のロウアドレスをデコードし、リフ
レッシュインターバルタイマー回路６にクリア信号ＣＬ
Ｉ（ｎ）（ｎ＝１〜２５６）を供給するロウアドレスデ
コード回路であり、該ロウアドレスデコード回路５には
前記Ｄ ＲＡＭアクセスＭ御回路４よりタイくング信号
ＣＬ。
信号を供給するＤＲＡＭアクセス制御回路であり、５は
アドレスバスＡＯ〜７即ち、ＤＲＡＭのロウアドレス８
ビツトから２５６種のロウアドレスをデコードし、リフ
レッシュインターバルタイマー回路６にクリア信号ＣＬ
Ｉ（ｎ）（ｎ＝１〜２５６）を供給するロウアドレスデ
コード回路であり、該ロウアドレスデコード回路５には
前記Ｄ ＲＡＭアクセスＭ御回路４よりタイくング信号
ＣＬ。
ＴＭＧを導く。このタイミング信号ＣＬＴＭＧは第８図
のタイミングチャートに示す如（ＤＲＡＭのアクセスを
示す信号（リフレッシュサイクルは除く）とする。リフ
レッシュインターバルタイマー回路６はリフレッシュア
ドレス即ち、ＤＲＡＭＯロウアドレスに対応する数のタ
イマーより放り、上記クリア信号ＣＬ １ （ｎ）によ
ってＤＲＡＭのアクセスが行われたセルと同一のロウア
ドレスに対応するタイマーのカウントをクリアする。そ
して、リフレッシュを実行する間隔を計り、リフレッシ
ュを要するアドレスに対してリフレッシュ要求信号ＲＥ
Ｆ ＲＥ Ｑ （ｎ）を次段のリフレッシュ順序回路
７に出力する。リフレッシュ順序回ＩＢ７はリフレッシ
ュインターバルタイマー回路６からのＲＥＦＲＥＱ（ｎ
）が複数生じたときに、リフレッシュ要求の実行順序を
予じめ定めたステップで次段のリフレッシュアドレス回
路８にリフレッシュアドレスの出力を要請する信号Ｇ
（ｎ） として供給する回路であり、このようにして決
められた一つのアドレスに対する信号Ｇ （ｎ）はリフ
レッシュインターバルタイマー回路６の対応するアドレ
スのタイマーのカウントをクリアするクリア信号ＣＬ２
（ｎ）としてリフレッシュインターバルタイマー回路６
に与えられる。
のタイミングチャートに示す如（ＤＲＡＭのアクセスを
示す信号（リフレッシュサイクルは除く）とする。リフ
レッシュインターバルタイマー回路６はリフレッシュア
ドレス即ち、ＤＲＡＭＯロウアドレスに対応する数のタ
イマーより放り、上記クリア信号ＣＬ １ （ｎ）によ
ってＤＲＡＭのアクセスが行われたセルと同一のロウア
ドレスに対応するタイマーのカウントをクリアする。そ
して、リフレッシュを実行する間隔を計り、リフレッシ
ュを要するアドレスに対してリフレッシュ要求信号ＲＥ
Ｆ ＲＥ Ｑ （ｎ）を次段のリフレッシュ順序回路
７に出力する。リフレッシュ順序回ＩＢ７はリフレッシ
ュインターバルタイマー回路６からのＲＥＦＲＥＱ（ｎ
）が複数生じたときに、リフレッシュ要求の実行順序を
予じめ定めたステップで次段のリフレッシュアドレス回
路８にリフレッシュアドレスの出力を要請する信号Ｇ
（ｎ） として供給する回路であり、このようにして決
められた一つのアドレスに対する信号Ｇ （ｎ）はリフ
レッシュインターバルタイマー回路６の対応するアドレ
スのタイマーのカウントをクリアするクリア信号ＣＬ２
（ｎ）としてリフレッシュインターバルタイマー回路６
に与えられる。
上記リフレッシュアドレス回路８はリフレッシュアドレ
ス出力ＲＡＯ〜７を次段のＤＲＡＭアドレス切換回路９
に導く。該ＤＲＡＭアドレス切換回路９では、第８図に
示すＲＯＷ／τ百ｒマＶＸ信号によりＤＲＡＭアクセス
時にアドレスバスＡＯ〜１７からロウアドレスＡＯ〜８
．カラムアドレスＡ９〜１７を、またリフレッシュサイ
クルでは第８図に示すＲＥＦＣＹＣ信号により上記リフ
レッシュアドレス出力ＲＡＯ〜７を選択してＤＲＡＭの
アドレスＭＡＯ〜８を導出する。このＲＥＦＣＹＣでＤ
ＲＡＭアドレス切換回路９より導出されるＤＲＡＭアド
レス信号ＭＡＯ〜８は４ ｍ５ｅｃ間にＤＲＡＭに書き
込まれたセルと同じセルのロウに対するアドレスは省か
れたものになる。１０はリフレッシュタイミング制御回
路であり、該回路１０へはリフレッシュ順序回路７より
リフレッシュ要求信号であるΣＲＥＦＲＥＱが、またＤ
ＲＡＭアクセス制御回路４よりＤＲＡＭτ丁信号が供給
され、ＤＲＡＭアクセス制御回路４にＤＲＡＭＩＮＨ信
号、ＲＥＦＲＡＳ信号を、またリフレッシュ順序回路７
にＧＴＭＧ信号及びＬＣＬＫ信号を、更にＤＲＡＭアド
レス切換回路９にＲＥＦＣＹＳ信号を供給する。図中Ｃ
ＬＫ信号は３３．３３ｋＨｚのクロック信号であり、リ
フレッシュインターバルタイマー回路６に供給され、５
ＹＳＣＬＫ信号は１０ＭＨｚのクロック信号で上記ＤＲ
ＡＭアクセス制御回路４、リフレッシュインターバルタ
イマー回路６゜リフレッシュ順序回路７及びリフレッシ
ュタイミング制御回路１０に供給される。
ス出力ＲＡＯ〜７を次段のＤＲＡＭアドレス切換回路９
に導く。該ＤＲＡＭアドレス切換回路９では、第８図に
示すＲＯＷ／τ百ｒマＶＸ信号によりＤＲＡＭアクセス
時にアドレスバスＡＯ〜１７からロウアドレスＡＯ〜８
．カラムアドレスＡ９〜１７を、またリフレッシュサイ
クルでは第８図に示すＲＥＦＣＹＣ信号により上記リフ
レッシュアドレス出力ＲＡＯ〜７を選択してＤＲＡＭの
アドレスＭＡＯ〜８を導出する。このＲＥＦＣＹＣでＤ
ＲＡＭアドレス切換回路９より導出されるＤＲＡＭアド
レス信号ＭＡＯ〜８は４ ｍ５ｅｃ間にＤＲＡＭに書き
込まれたセルと同じセルのロウに対するアドレスは省か
れたものになる。１０はリフレッシュタイミング制御回
路であり、該回路１０へはリフレッシュ順序回路７より
リフレッシュ要求信号であるΣＲＥＦＲＥＱが、またＤ
ＲＡＭアクセス制御回路４よりＤＲＡＭτ丁信号が供給
され、ＤＲＡＭアクセス制御回路４にＤＲＡＭＩＮＨ信
号、ＲＥＦＲＡＳ信号を、またリフレッシュ順序回路７
にＧＴＭＧ信号及びＬＣＬＫ信号を、更にＤＲＡＭアド
レス切換回路９にＲＥＦＣＹＳ信号を供給する。図中Ｃ
ＬＫ信号は３３．３３ｋＨｚのクロック信号であり、リ
フレッシュインターバルタイマー回路６に供給され、５
ＹＳＣＬＫ信号は１０ＭＨｚのクロック信号で上記ＤＲ
ＡＭアクセス制御回路４、リフレッシュインターバルタ
イマー回路６゜リフレッシュ順序回路７及びリフレッシ
ュタイミング制御回路１０に供給される。
従ってＤＲＡＭアドレス切換回路９からのアドレス信号
ＭＡＯ〜８及びＤＲＡＭアクセス制御回路４からのｍ、
ＣＡ Ｓ両信号により、ＤＲＡＭ（図示せず）はＣ
ＡＳがハイレベルでＲＡＳオンリーリフレッシュサイク
ルのタイミングで直前のアクセス時にアクセスされたセ
ルと同一のロウを省く各ロウのリフレッシュが順次行わ
れる。
ＭＡＯ〜８及びＤＲＡＭアクセス制御回路４からのｍ、
ＣＡ Ｓ両信号により、ＤＲＡＭ（図示せず）はＣ
ＡＳがハイレベルでＲＡＳオンリーリフレッシュサイク
ルのタイミングで直前のアクセス時にアクセスされたセ
ルと同一のロウを省く各ロウのリフレッシュが順次行わ
れる。
上記第２図に示す各ブロックについてその詳細を以下順
を追って説明する。
を追って説明する。
第３図はリフレッシュインターバルタイマー回路６の詳
細なブロック図であり、２５６にのＤＲＡＭにおける２
５６のロウアドレスに対応した８ビツトのリフレッシュ
アドレスタイマー回路ＩＨｎ） （ｎ ＝０．１〜２５
５）により構成されている。これらのタイマー出力ＲＥ
Ｆ ＲＥＱ（ｎ） （ｎ＝０．１．２ −・・２５５
）はカウンタの値が１２８；すなわち約４＋ｗｓｅｃ
（３０ｕｓｅｃ（−３３，３３ｋＨｚ） ＊ １２８
＝３．８４＋＋＋５ｅｃｌ立つとハイレベルになり、次
段のリフレッシュ順序回路１７ヘロウアドレスｎのリフ
レッシュ要求として出力される。ここでリフレッシュ間
隔を３．８４ｍ５ｅｃに設定したのは、もし２５６個の
カウンタすべてが同時にＲＥＦＲＥＱがアクティブとな
った場合の待時間を考慮したからである（リフレッシュ
サイクルタイム−〇、４ｕｓｅｃとすると待時間＝０．
４ ＊ ２５６＝１０２゜４ｕｓｅｃ）。２つのＤＦ／
Ｆ （フリップフロップ）１２及び１３はＣＬ Ｋ （
＝３３．３３ｋＨｚ）を５ＹＳＣＬＫ（＝ １０ＭＨｚ
）に同期させるためのものである。またＣ Ｌ １ （
ｎ）とＣＬ ２ （ｎ）はカウンタのクリア信号でそれ
ぞれロウアドレスデコード回路５とリフレッシュ順序回
路７から出力される。
細なブロック図であり、２５６にのＤＲＡＭにおける２
５６のロウアドレスに対応した８ビツトのリフレッシュ
アドレスタイマー回路ＩＨｎ） （ｎ ＝０．１〜２５
５）により構成されている。これらのタイマー出力ＲＥ
Ｆ ＲＥＱ（ｎ） （ｎ＝０．１．２ −・・２５５
）はカウンタの値が１２８；すなわち約４＋ｗｓｅｃ
（３０ｕｓｅｃ（−３３，３３ｋＨｚ） ＊ １２８
＝３．８４＋＋＋５ｅｃｌ立つとハイレベルになり、次
段のリフレッシュ順序回路１７ヘロウアドレスｎのリフ
レッシュ要求として出力される。ここでリフレッシュ間
隔を３．８４ｍ５ｅｃに設定したのは、もし２５６個の
カウンタすべてが同時にＲＥＦＲＥＱがアクティブとな
った場合の待時間を考慮したからである（リフレッシュ
サイクルタイム−〇、４ｕｓｅｃとすると待時間＝０．
４ ＊ ２５６＝１０２゜４ｕｓｅｃ）。２つのＤＦ／
Ｆ （フリップフロップ）１２及び１３はＣＬ Ｋ （
＝３３．３３ｋＨｚ）を５ＹＳＣＬＫ（＝ １０ＭＨｚ
）に同期させるためのものである。またＣ Ｌ １ （
ｎ）とＣＬ ２ （ｎ）はカウンタのクリア信号でそれ
ぞれロウアドレスデコード回路５とリフレッシュ順序回
路７から出力される。
第４図はロウアドレスデコード回路５の詳細なブロック
図であり、該デコード回路５はアドレスバスＡＯ〜Ａ７
即ち、ＤＲＡＭＯロウアドレス８ビットから２５６種の
ロウアドレスをデコード回路１４でデコードし、デコー
ドした信号を前記のリフレッシュアドレスタイマー回路
ＩＨｎ）へＣＬＩ（ｎ）クリア信号として出力する。こ
のＣＬ １ （ｎ）クリア信号のタイミング信号である
ＣＬＴＭＧ信号はＤＲＡＭアクセス制御回路４より第８
図のタイミングチャートに示すようなタイミングの信号
（ＤＲＡＭのアクセスを示す信号であればよい。
図であり、該デコード回路５はアドレスバスＡＯ〜Ａ７
即ち、ＤＲＡＭＯロウアドレス８ビットから２５６種の
ロウアドレスをデコード回路１４でデコードし、デコー
ドした信号を前記のリフレッシュアドレスタイマー回路
ＩＨｎ）へＣＬＩ（ｎ）クリア信号として出力する。こ
のＣＬ １ （ｎ）クリア信号のタイミング信号である
ＣＬＴＭＧ信号はＤＲＡＭアクセス制御回路４より第８
図のタイミングチャートに示すようなタイミングの信号
（ＤＲＡＭのアクセスを示す信号であればよい。
ただしリフレッシュサイクルは除く）として得られる。
このロウアドレスデコード回路５の働きは動作原理で説
明したＭＰＵ２によるＤＲＡＭアクセスにおいて、選択
されたロウアドレスを認識し、そのロウアドレスに対応
するリフレッシュアドレスのカウンタをクリアする信号
を出力するものである。
明したＭＰＵ２によるＤＲＡＭアクセスにおいて、選択
されたロウアドレスを認識し、そのロウアドレスに対応
するリフレッシュアドレスのカウンタをクリアする信号
を出力するものである。
次のリフレッシュ順序回路は第５図に示したような回路
で構成される。この回路の機能は２５６本のＲＥＦＲＥ
Ｑ入力の内の何本かの入力が同時にアクティブになった
時、同時にはりフレフシュを実行できないので実行する
１つのアドレスを決定する回路である。この回路ではＲ
ＥＦＲＥＱ（ｎ）で示されるｎの値の小さい方のＲＥＦ
ＲＥＱから順に実ｊテされるが、特にこの順序で実行さ
れなければならないということはない。この回路の動作
はまず、ＲＥＦＲＥＱ（ｎ）がＬＣＬＫにより第１のラ
ッチ１５にラッチされる。これはリフレッシュ実行アド
レスを決定する途中でＲＥＦＲＥＱ（ｎ）の状態が変化
する場合があるので実行中に処理内容の変化が起こらな
いようにするためである。これらのラッチ出力が次段の
順序決定回路１６に入力され、上記の動作で１つのアド
レスが決定される。
で構成される。この回路の機能は２５６本のＲＥＦＲＥ
Ｑ入力の内の何本かの入力が同時にアクティブになった
時、同時にはりフレフシュを実行できないので実行する
１つのアドレスを決定する回路である。この回路ではＲ
ＥＦＲＥＱ（ｎ）で示されるｎの値の小さい方のＲＥＦ
ＲＥＱから順に実ｊテされるが、特にこの順序で実行さ
れなければならないということはない。この回路の動作
はまず、ＲＥＦＲＥＱ（ｎ）がＬＣＬＫにより第１のラ
ッチ１５にラッチされる。これはリフレッシュ実行アド
レスを決定する途中でＲＥＦＲＥＱ（ｎ）の状態が変化
する場合があるので実行中に処理内容の変化が起こらな
いようにするためである。これらのラッチ出力が次段の
順序決定回路１６に入力され、上記の動作で１つのアド
レスが決定される。
この結果が第２のラッチ１７に５ＹＳＣＬＫの立ち上が
りでラッチされ、５ＹＳＣＬＫと同期が取られる。この
ようにして決定された１つのアドレスに対応するリフレ
ッシュインターバルタイマー回路６のカウンタのクリア
信号ＣＬ ２ （ｎ）を出力する。またこのＣＬ ２
（ｎ）信号はリフレッシュアドレス回路８に対するＧ
（ｎ）信号としても使用される。これらのＣＬ ２ （
ｎ）、Ｇ（ｎ）信号のタイミング信号であるＧＴＭＧと
ＬＣＬＫはリフレッシュタイミング制御回路から入力さ
れ、ΣＲＥＦＲＥＱ信号を出力している。
りでラッチされ、５ＹＳＣＬＫと同期が取られる。この
ようにして決定された１つのアドレスに対応するリフレ
ッシュインターバルタイマー回路６のカウンタのクリア
信号ＣＬ ２ （ｎ）を出力する。またこのＣＬ ２
（ｎ）信号はリフレッシュアドレス回路８に対するＧ
（ｎ）信号としても使用される。これらのＣＬ ２ （
ｎ）、Ｇ（ｎ）信号のタイミング信号であるＧＴＭＧと
ＬＣＬＫはリフレッシュタイミング制御回路から入力さ
れ、ΣＲＥＦＲＥＱ信号を出力している。
第６図はリフレッシュアドレス回路８の詳細なフロック
図であり、各リフレッシュアドレスに対応する２５６個
の８ビツトのリフレッシュアドレスデータレジスタ１８
（０）、 １Ｂ（１）、 １８（２）−・１８（２５５
）で構成される。これらのレジスタの中から、前段のリ
フレッシュ順序回路で決定されたリフレッシュアドレス
に対応するＧ （ｎ）信号によりただ１つのレジスタが
選択され、その出力がリフレッシュアドレスＲＡＯ〜７
として出力される。このようにして選択されたリフレッ
シュアドレスＲＡＯ〜７は第７図に示すＤＲＡＭアドレ
ス切り換え回路９に入力される。
図であり、各リフレッシュアドレスに対応する２５６個
の８ビツトのリフレッシュアドレスデータレジスタ１８
（０）、 １Ｂ（１）、 １８（２）−・１８（２５５
）で構成される。これらのレジスタの中から、前段のリ
フレッシュ順序回路で決定されたリフレッシュアドレス
に対応するＧ （ｎ）信号によりただ１つのレジスタが
選択され、その出力がリフレッシュアドレスＲＡＯ〜７
として出力される。このようにして選択されたリフレッ
シュアドレスＲＡＯ〜７は第７図に示すＤＲＡＭアドレ
ス切り換え回路９に入力される。
ＤＲＡＭアドレス切り換え回路９は２つのセレクタ回路
により構成され。第１のセレクタ１９はＭＰＵ等による
ＤＲＡＭへのリード／ライト動作時、ＤＲＡＭに供給す
るロウアドレスとカラムアドレスをＭＰＵアドレスバス
からＲＯＷ／ＣＯＬＵＭＮ信号のレベルを変化させるこ
とにより切り換えて作り出している。第２のセレクタ２
０はＭＰＵアドレス情報とリフレッシュアドレスＲＡＯ
〜７との切り換えをリフレッシュタイミング制御回路１
０からのＲＥＦＣＹＣ信号により行っている。そしてこ
のセレクタ２の出力信号ＭＡＯ〜８がＤＲＡＭのアドレ
ス入力として使われている。
により構成され。第１のセレクタ１９はＭＰＵ等による
ＤＲＡＭへのリード／ライト動作時、ＤＲＡＭに供給す
るロウアドレスとカラムアドレスをＭＰＵアドレスバス
からＲＯＷ／ＣＯＬＵＭＮ信号のレベルを変化させるこ
とにより切り換えて作り出している。第２のセレクタ２
０はＭＰＵアドレス情報とリフレッシュアドレスＲＡＯ
〜７との切り換えをリフレッシュタイミング制御回路１
０からのＲＥＦＣＹＣ信号により行っている。そしてこ
のセレクタ２の出力信号ＭＡＯ〜８がＤＲＡＭのアドレ
ス入力として使われている。
リフレッシュタイミング制御回路１０とＤＲＡＭアクセ
ス制御回路４の動作を第８図に示すタイミングチャート
により説明する。
ス制御回路４の動作を第８図に示すタイミングチャート
により説明する。
第８図のタイミングチャートではリフレッシュアドレス
０とｌのＲＥＦＲＥＱ（０）、（１）のみが同時にアク
ティブ（ハイ）になった場合について示している。ＲＥ
Ｆ ＲＥ Ｑ （０）とＲＥＦＲＥＱ（１）がアクテ
ィブになるとリフレッシュタイミング制御回路１０に対
してΣＲＥＦＲＥＱもアクティブとなる。これによりリ
フレッシュタイミング制御回路１０ではＬＣＬＫ信号を
ハイレベルにする。そしてこのＬＣＬＫ信号の立ち上が
りエツジでＲＥＦＲＥ Ｑ （ｎ）の状態がリフレッシ
ュ順序回路７の第１のラッチ１５にラッチされ、次の順
序決定回路１６でリフレッシュアドレス（０）に対する
リフレッシュ動作を決定する。以上のようにしてリフレ
ッシュ動作の準備が完了したので次はリフレッシュサイ
クルの発生であるが、このサイクルはＭＰＵアクセスに
よるリード／ライトサイクルと同時に実行できないので
アクセスサイクルの終了を待つ必要がある。この動作は
ＤＲＡＭアクセス制御回路４で発生するＤＲＡＭＣ３信
号のレベルを監視することにより行っている。ＤＲＡＭ
Ｃ３信号はＭＰＵからＤＲＡＭへのアクセスが実行され
ているときにアクティブロウになる信号である。すなわ
ちＤＲＡＭＣ３のハイレベルを検出することによりリフ
レッシュサイクルの実行が可能になる。ＤＲＡＭＣ３の
ハイレベルを検出するとリフレッシュタイミング制御回
路１０はＲＥＦＣＹＣ（＝ＤＲＡＭＩＮＨ）信号をアク
ティブにする。ＲＥＦＣＹＣはリフレッシュサイクルを
示す信号としてＤＲＡＭアドレス切り換え回路に与えら
れ、ＤＲＡＭ Ｉ Ｎ ＨはＤＲＡＭアクセス制御回路
４に与えられＭＰＵからＤＲＡＭへのアクセスを禁止す
る信号となる。故にこの間にＭＰＵからアクセスがあっ
てもリフレッシュサイクルが終了するまでこのアクセス
は待たされる。ＲＥＦＣＹＣがハイレベルになるとリフ
レッシュタイミング制御回路１０はＧＴＭＧ信号をアク
ティブロウにし、ＬＣＬＫをロウレベルに戻す。さらに
この信号はリフレッシュ順序回路７に与えられ、そこで
選択されたリフレッシュアドレス（０）に対応するＧ（
０）とＣＬ２（０）信号をアクティブロウにし、それぞ
れリフレッシュアドレス回路８とリフレッシュインター
バルタイマー回路６に与える。リフレッシュアドレス回
路８よりＧ （０）に対応するリフレッシュアドレス出
力ＲＡＯ〜７が導出され、該リフレッシュアドレス出力
ＲＡＯ〜７はＤＲＡＭアドレス切り換え回路９を経てＤ
ＲＡＭに与えられる。またＣＬ ２ （０）により対応
するリフレッシュアドレスタイマ（０）のカウンタがク
リアされＲＥＦＲＥＱ（０）がインアクティブになる。
０とｌのＲＥＦＲＥＱ（０）、（１）のみが同時にアク
ティブ（ハイ）になった場合について示している。ＲＥ
Ｆ ＲＥ Ｑ （０）とＲＥＦＲＥＱ（１）がアクテ
ィブになるとリフレッシュタイミング制御回路１０に対
してΣＲＥＦＲＥＱもアクティブとなる。これによりリ
フレッシュタイミング制御回路１０ではＬＣＬＫ信号を
ハイレベルにする。そしてこのＬＣＬＫ信号の立ち上が
りエツジでＲＥＦＲＥ Ｑ （ｎ）の状態がリフレッシ
ュ順序回路７の第１のラッチ１５にラッチされ、次の順
序決定回路１６でリフレッシュアドレス（０）に対する
リフレッシュ動作を決定する。以上のようにしてリフレ
ッシュ動作の準備が完了したので次はリフレッシュサイ
クルの発生であるが、このサイクルはＭＰＵアクセスに
よるリード／ライトサイクルと同時に実行できないので
アクセスサイクルの終了を待つ必要がある。この動作は
ＤＲＡＭアクセス制御回路４で発生するＤＲＡＭＣ３信
号のレベルを監視することにより行っている。ＤＲＡＭ
Ｃ３信号はＭＰＵからＤＲＡＭへのアクセスが実行され
ているときにアクティブロウになる信号である。すなわ
ちＤＲＡＭＣ３のハイレベルを検出することによりリフ
レッシュサイクルの実行が可能になる。ＤＲＡＭＣ３の
ハイレベルを検出するとリフレッシュタイミング制御回
路１０はＲＥＦＣＹＣ（＝ＤＲＡＭＩＮＨ）信号をアク
ティブにする。ＲＥＦＣＹＣはリフレッシュサイクルを
示す信号としてＤＲＡＭアドレス切り換え回路に与えら
れ、ＤＲＡＭ Ｉ Ｎ ＨはＤＲＡＭアクセス制御回路
４に与えられＭＰＵからＤＲＡＭへのアクセスを禁止す
る信号となる。故にこの間にＭＰＵからアクセスがあっ
てもリフレッシュサイクルが終了するまでこのアクセス
は待たされる。ＲＥＦＣＹＣがハイレベルになるとリフ
レッシュタイミング制御回路１０はＧＴＭＧ信号をアク
ティブロウにし、ＬＣＬＫをロウレベルに戻す。さらに
この信号はリフレッシュ順序回路７に与えられ、そこで
選択されたリフレッシュアドレス（０）に対応するＧ（
０）とＣＬ２（０）信号をアクティブロウにし、それぞ
れリフレッシュアドレス回路８とリフレッシュインター
バルタイマー回路６に与える。リフレッシュアドレス回
路８よりＧ （０）に対応するリフレッシュアドレス出
力ＲＡＯ〜７が導出され、該リフレッシュアドレス出力
ＲＡＯ〜７はＤＲＡＭアドレス切り換え回路９を経てＤ
ＲＡＭに与えられる。またＣＬ ２ （０）により対応
するリフレッシュアドレスタイマ（０）のカウンタがク
リアされＲＥＦＲＥＱ（０）がインアクティブになる。
リフレッシュアドレスの確定後ＲＥＦＲＡＳを第９図の
タイミングでアクティブにすることによりＤＲＡＭに対
してＲＡＳオンリリフレッシュサイクルを実行する。
タイミングでアクティブにすることによりＤＲＡＭに対
してＲＡＳオンリリフレッシュサイクルを実行する。
ＲＡＳ信号のインアクティブ後もΣＲＥＦＲＥＱはＲＥ
ＦＲＥＱ（１）によりアクティブのままであるので、こ
のままリフレッシュサイクルを続ける必要がある。この
時Ｄ ＲＡ、 Ｍ ＣＳ信号は第８図のようにすでにロ
ウレベルとなっており、リフレッシュサイクル実行の条
件に合わないが、この場合はＤＲＡＭＩＮＨ信号のレベ
ルを検出時に加えることでサイクル実行の条件とする。
ＦＲＥＱ（１）によりアクティブのままであるので、こ
のままリフレッシュサイクルを続ける必要がある。この
時Ｄ ＲＡ、 Ｍ ＣＳ信号は第８図のようにすでにロ
ウレベルとなっており、リフレッシュサイクル実行の条
件に合わないが、この場合はＤＲＡＭＩＮＨ信号のレベ
ルを検出時に加えることでサイクル実行の条件とする。
以後は上記、リフレッシュアドレス（０）に対する場合
と同様にしてリフレッシュアドレス（１）に対するリフ
レッシュ動作を実行すればよい。最後にＤＲＡＭアクセ
ス制御回路４の出力として導出されるＣＬＴＭＧ信号は
ＤＲＡＭのアクセス状態を示す信号であり、第８図では
ＤＲＡＭアクセス時のＣＡＳのタイミングと同じ信号と
している。第８図にある２つのＭＰＵによるアクセスに
おいて、ロウアドレスはそれぞれ６０Ｈ（＝９６）、
２０８（＝３２）であるので、ロウアドレスデコード回
路ではそれぞれＣＬ １ （９６）、 ＣＬ １ （
３２）をアクティブとし次段のリフレッシュインターバ
ルタイマー（９６）、 （３２）のクリア信号として与
えられる。以上のようにして本発明の実施例は作動する
。
と同様にしてリフレッシュアドレス（１）に対するリフ
レッシュ動作を実行すればよい。最後にＤＲＡＭアクセ
ス制御回路４の出力として導出されるＣＬＴＭＧ信号は
ＤＲＡＭのアクセス状態を示す信号であり、第８図では
ＤＲＡＭアクセス時のＣＡＳのタイミングと同じ信号と
している。第８図にある２つのＭＰＵによるアクセスに
おいて、ロウアドレスはそれぞれ６０Ｈ（＝９６）、
２０８（＝３２）であるので、ロウアドレスデコード回
路ではそれぞれＣＬ １ （９６）、 ＣＬ １ （
３２）をアクティブとし次段のリフレッシュインターバ
ルタイマー（９６）、 （３２）のクリア信号として与
えられる。以上のようにして本発明の実施例は作動する
。
衾」の効果
本発明は以上のような構成であるからＤＲＡＭのリフレ
ッシュを行う場合、一定時間内にアクセスが行われたセ
ルのロウに対するリフレッシュは行わないようにしてい
るので、リフレッシュに要する時間を短縮することがで
き、スルーブツトの高いダイナミックメモリを使ったメ
モリシステムを構築することが可能となる。
ッシュを行う場合、一定時間内にアクセスが行われたセ
ルのロウに対するリフレッシュは行わないようにしてい
るので、リフレッシュに要する時間を短縮することがで
き、スルーブツトの高いダイナミックメモリを使ったメ
モリシステムを構築することが可能となる。
第１図は本発明に用いるメモリシステムの制御回路のブ
ロック図、第２図は本発明の要部のブロック図、第３図
、第４図、第５図、第６図及び第７図は第２図に示す各
部の詳細を示すブロック図、第８図及び第９図は本発明
の動作説明図、第１０図は従来例のブロック図である。 １・・−メモリ回路。 ４・・・ＤＲＡＭアクセス制御回路 ５−・ロウアドレスデコード回路。 ６− リフレッシュインターバルタイマー回路。 ７・−リフレッシュ順序回路。 ９−・・ＤＲＡＭアドレス切換回路。 １０・・・リフレッシュタイミング制御回路。 １１（０）、 ＩＨＩ）・・・１１（２５６）−リフレ
ッシュアドレスタイマー
ロック図、第２図は本発明の要部のブロック図、第３図
、第４図、第５図、第６図及び第７図は第２図に示す各
部の詳細を示すブロック図、第８図及び第９図は本発明
の動作説明図、第１０図は従来例のブロック図である。 １・・−メモリ回路。 ４・・・ＤＲＡＭアクセス制御回路 ５−・ロウアドレスデコード回路。 ６− リフレッシュインターバルタイマー回路。 ７・−リフレッシュ順序回路。 ９−・・ＤＲＡＭアドレス切換回路。 １０・・・リフレッシュタイミング制御回路。 １１（０）、 ＩＨＩ）・・・１１（２５６）−リフレ
ッシュアドレスタイマー
Claims (1)
- （１）ＤＲＡＭのロウアドレスに対応して設けられ、該
ＤＲＡＭのリフレッシュを実行する間隔を計り、対応す
るロウアドレスに対してリフレッシュ要求信号を導出す
る複数のリフレッシュアドレスタイマーより成るリフレ
ッシュインターバルタイマー手段と、上記ＤＲＡＭへの
アクセス（レート／ライト）サイクルを監視し、アクセ
スが行われたセルのロウに対応する上記リフレッシュア
ドレスタイマーのカウントをクリアーするロウアドレス
デコード手段と、上記リフレッシュインターバルタイマ
ー手段から導出されるリフレッシュ要求信号の実行順序
を決定するリフレッシュ順序手段と、上記ＤＲＡＭのア
クセスを制御するＤＲＡＭアクセス制御手段と、上記Ｄ
ＲＡＭアクセス制御手段からのアクセスサイクルの終了
を示す信号を検出してリフレッシュサイクルを指示する
信号を導出し、該リフレッシュサイクルを指示する信号
を上記ＤＲＡＭアクセス制御回路にＤＲＡＭのアクセス
を禁止する信号として供給するリフレッシュタイミング
制御手段と、該リフレッシュタイミング制御手段からの
リフレッシュサイクルを指示する信号で上記リフレッシ
ュ順序手段からのリフレッシュアドレス出力を選択的に
上記ＤＲＡＭに与えるＤＲＡＭアドレス切換手段とを具
備して成るＤＲＡＭのリフレッシュ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322214A JP2628588B2 (ja) | 1989-12-11 | 1989-12-11 | Ｄｒａｍのリフレッシュ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322214A JP2628588B2 (ja) | 1989-12-11 | 1989-12-11 | Ｄｒａｍのリフレッシュ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03183094A true JPH03183094A (ja) | 1991-08-09 |
| JP2628588B2 JP2628588B2 (ja) | 1997-07-09 |
Family
ID=18141229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1322214A Expired - Fee Related JP2628588B2 (ja) | 1989-12-11 | 1989-12-11 | Ｄｒａｍのリフレッシュ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2628588B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7436728B2 (en) | 2001-02-13 | 2008-10-14 | Stmicroelectronics S.A. | Fast random access DRAM management method including a method of comparing the address and suspending and storing requests |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329239U (ja) * | 1976-08-19 | 1978-03-13 | ||
| JPS59127295A (ja) * | 1982-12-30 | 1984-07-23 | Fujitsu Ltd | ダイナミツクメモリのリフレツシユ方式 |
| JPS621187A (ja) * | 1985-06-26 | 1987-01-07 | Toshiba Corp | ダイナミツクメモリのアクセス制御方式 |
| JPS62209794A (ja) * | 1986-03-10 | 1987-09-14 | Sharp Corp | メモリリフレツシユ装置 |
| JPS62214588A (ja) * | 1986-03-17 | 1987-09-21 | Hitachi Ltd | ダイナミツクメモリのリフレツシユ制御方法 |
-
1989
- 1989-12-11 JP JP1322214A patent/JP2628588B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329239U (ja) * | 1976-08-19 | 1978-03-13 | ||
| JPS59127295A (ja) * | 1982-12-30 | 1984-07-23 | Fujitsu Ltd | ダイナミツクメモリのリフレツシユ方式 |
| JPS621187A (ja) * | 1985-06-26 | 1987-01-07 | Toshiba Corp | ダイナミツクメモリのアクセス制御方式 |
| JPS62209794A (ja) * | 1986-03-10 | 1987-09-14 | Sharp Corp | メモリリフレツシユ装置 |
| JPS62214588A (ja) * | 1986-03-17 | 1987-09-21 | Hitachi Ltd | ダイナミツクメモリのリフレツシユ制御方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7436728B2 (en) | 2001-02-13 | 2008-10-14 | Stmicroelectronics S.A. | Fast random access DRAM management method including a method of comparing the address and suspending and storing requests |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2628588B2 (ja) | 1997-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5761703A (en) | Apparatus and method for dynamic memory refresh | |
| KR0169288B1 (ko) | 컴퓨터 시스템 및 그 메모리를 리프레싱하기 위한 방법 | |
| JP4083847B2 (ja) | メモリ・リフレッシュ方法及びシステム | |
| JPS59140694A (ja) | ダイナミツクｒａｍのリフレツシユ方法 | |
| JP2000251467A (ja) | メモリリフレッシュ制御装置およびその制御方法 | |
| JP2001243765A (ja) | 半導体記憶装置 | |
| JP2658958B2 (ja) | Ｄｍａコントローラ | |
| US4855901A (en) | Apparatus for transferring data between a microprocessor and a memory | |
| KR100432700B1 (ko) | 저전력 상태로부터 ｄｒａｍ 을 출구하기 위한자기-동기화 방법 및 장치 | |
| US5148535A (en) | Non-bus request refresh system for shortening refresh timing | |
| JPH03183094A (ja) | Ｄｒａｍのリフレッシュ回路 | |
| JP4225223B2 (ja) | メモリ制御装置および方法 | |
| JP2913099B2 (ja) | Ｄｒａｍリフレッシュ装置 | |
| JPH1011314A (ja) | データトレース装置 | |
| JPH0628850A (ja) | ダイナミックｒａｍの制御回路 | |
| JPH09190689A (ja) | ダイナミックランダムアクセスメモリ | |
| JPS63247996A (ja) | メモリアクセス方法 | |
| JP3537786B2 (ja) | データ処理システム | |
| JPS62259295A (ja) | リフレツシユ制御方式 | |
| JPH07129462A (ja) | メモリ制御装置 | |
| JP2647962B2 (ja) | 表示制御装置 | |
| JP2700709B2 (ja) | ダイナミックメモリ・コントローラ | |
| JP2617132B2 (ja) | ダイレクトメモリアクセス方式 | |
| JPH117763A (ja) | Ｄｒａｍリフレッシュ制御方法及びその回路 | |
| JPH04153984A (ja) | ダイナミックメモリの制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080418 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |