JP2700709B2 - ダイナミックメモリ・コントローラ - Google Patents
ダイナミックメモリ・コントローラInfo
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、ダイナミックメモリ（DRAM）における各ロ
ウアドレスに対して所定の周期で順次的にリフレッシュ
サイクルを繰り返し実行するように構成されたダイナミ
ックメモリ・コントローラに関する。
ウアドレスに対して所定の周期で順次的にリフレッシュ
サイクルを繰り返し実行するように構成されたダイナミ
ックメモリ・コントローラに関する。
＜従来の技術＞ 第４図はメモリとしてDRAMを用いた一般的なメモリシ
ステムの概要を示すブロック線図である。同図におい
て、300はMPU（マイクロプロセッシングユニット）、40
0はMPU300とDRAM500とを中継するDRAMコントローラであ
る。DRAM500は、データを記憶するメモリセルとしてダ
イナミックセルを用いていることから、一定周期でリフ
レッシュサイクルを実行する必要がある。第５図は、従
来のDRAMのリフレッシュ回路の概略構成を示すブロック
線図である。
ステムの概要を示すブロック線図である。同図におい
て、300はMPU（マイクロプロセッシングユニット）、40
0はMPU300とDRAM500とを中継するDRAMコントローラであ
る。DRAM500は、データを記憶するメモリセルとしてダ
イナミックセルを用いていることから、一定周期でリフ
レッシュサイクルを実行する必要がある。第５図は、従
来のDRAMのリフレッシュ回路の概略構成を示すブロック
線図である。
MPU300がDRAM500に対してリード／ライトのアクセス
動作を実行するときは、MPU300よりDRAMアクセス制御回
路200に対してアクセス対象のメモリセルに対応したア
ドレス信号と書き込み、読み出しを区別するコントロー
ル信号とが入力されるとともに、DRAMアドレス切換回路
208に対してMPU300からメモリセルの行を示すロウアド
レス信号A0〜A8と列を示すカラムアドレス信号A9〜A17
とが入力される。これと同時に、DRAMアクセス制御回路
200からのロウ／カラム切換信号がDRAMアドレス切換回
路208に入力され、まずロウアドレス信号A0〜A8をアド
レス信号MA0〜MA8としてDRAM500に出力し、次いでカラ
ムアドレス信号A9〜A17をアドレス信号MA0〜MA8としてD
RAM500に出力する。さらに、DRAMアクセス制御回路200
からDRAM500にメモリコントロール信号（RAS,CASライト
イネーブル信号WE）が与えられ、アクセス対象のメモリ
セルに対して書き込みまたは読み出しのアクセスサイク
ルが実行される。
動作を実行するときは、MPU300よりDRAMアクセス制御回
路200に対してアクセス対象のメモリセルに対応したア
ドレス信号と書き込み、読み出しを区別するコントロー
ル信号とが入力されるとともに、DRAMアドレス切換回路
208に対してMPU300からメモリセルの行を示すロウアド
レス信号A0〜A8と列を示すカラムアドレス信号A9〜A17
とが入力される。これと同時に、DRAMアクセス制御回路
200からのロウ／カラム切換信号がDRAMアドレス切換回
路208に入力され、まずロウアドレス信号A0〜A8をアド
レス信号MA0〜MA8としてDRAM500に出力し、次いでカラ
ムアドレス信号A9〜A17をアドレス信号MA0〜MA8としてD
RAM500に出力する。さらに、DRAMアクセス制御回路200
からDRAM500にメモリコントロール信号（RAS,CASライト
イネーブル信号WE）が与えられ、アクセス対象のメモリ
セルに対して書き込みまたは読み出しのアクセスサイク
ルが実行される。
そして、同時にカラムアドレスセレクト信号CASとロ
ウアドレスセレクト信号RASとがDRAM500に与えられて、
アクセス対象メモリセルが接続されているロウアドレス
に接続されたすべてのメモリセルに対するリフレッシュ
動作が実行される。すなわち、第６図に示すように、ロ
ウアドレスセレクト信号RASをアクティブロウにするこ
とによって、対象ロウアドレスのすべてのメモリセルを
リフレッシュするRAMオンリーリフレッシュ動作が実行
される。
ウアドレスセレクト信号RASとがDRAM500に与えられて、
アクセス対象メモリセルが接続されているロウアドレス
に接続されたすべてのメモリセルに対するリフレッシュ
動作が実行される。すなわち、第６図に示すように、ロ
ウアドレスセレクト信号RASをアクティブロウにするこ
とによって、対象ロウアドレスのすべてのメモリセルを
リフレッシュするRAMオンリーリフレッシュ動作が実行
される。
このようなリフレッシュ動作とは別に、すべてのロウ
アドレスに対して一定周期でリフレッシュが行われる。
すなわち、リフレッシュインターバルタイマ回路202
は、システムクロック信号SYSCLKおよびこのシステムク
ロック信号SYSCLKを分周したクロック信号CLKに基づい
て、一定周期のリフレッシュアドレスインクリメント信
号RAINCをリフレッシュアドレス発生回路204に送出する
と同時に、リフレッシュタイミング制御回路206に対し
てリフレッシュ要求信号REFREQを送出する。リフレッシ
ュアドレス発生回路204は、リフレッシュアドレスイン
クリメント信号AINCを入力するごとにリフレッシュ対象
のリフレッシュアドレス信号RA0〜RA7を更新し、DRAMア
ドレス切換回路208に出力する。一方、リフレッシュタ
イミング制御回路206は、DRAMアクセス制御回路200がリ
ード／ライトのアクセスサイクルを実行しているか否か
を監視し、実行していないときはDRAMアドレス切換回路
208に対してリフレッシュサイクル実行指令信号REFCYC
を出力するとともに、DRAMアクセス制御回路200に対し
てはアクセスサイクルの実行を禁止する。リフレッシュ
サイクル実行指令信号REFCYCを入力したDRAMアドレス切
換回路208は、リフレッシュアドレス信号RA0〜RA7をア
ドレス信号MA0〜MA8としてDRAM500に出力し、そのリフ
レッシュアドレス信号RA0〜RA7が示すロウアドレスのリ
フレッシュを行う。すなわち、第６図に示すように、ロ
ウアドレスセレクト信号RASをアクティブロウにするこ
とによって、対象ロウアドレスのすべてのメモリセルを
リフレッシュするRASオンリーリフレッシュ動作が実行
される。
アドレスに対して一定周期でリフレッシュが行われる。
すなわち、リフレッシュインターバルタイマ回路202
は、システムクロック信号SYSCLKおよびこのシステムク
ロック信号SYSCLKを分周したクロック信号CLKに基づい
て、一定周期のリフレッシュアドレスインクリメント信
号RAINCをリフレッシュアドレス発生回路204に送出する
と同時に、リフレッシュタイミング制御回路206に対し
てリフレッシュ要求信号REFREQを送出する。リフレッシ
ュアドレス発生回路204は、リフレッシュアドレスイン
クリメント信号AINCを入力するごとにリフレッシュ対象
のリフレッシュアドレス信号RA0〜RA7を更新し、DRAMア
ドレス切換回路208に出力する。一方、リフレッシュタ
イミング制御回路206は、DRAMアクセス制御回路200がリ
ード／ライトのアクセスサイクルを実行しているか否か
を監視し、実行していないときはDRAMアドレス切換回路
208に対してリフレッシュサイクル実行指令信号REFCYC
を出力するとともに、DRAMアクセス制御回路200に対し
てはアクセスサイクルの実行を禁止する。リフレッシュ
サイクル実行指令信号REFCYCを入力したDRAMアドレス切
換回路208は、リフレッシュアドレス信号RA0〜RA7をア
ドレス信号MA0〜MA8としてDRAM500に出力し、そのリフ
レッシュアドレス信号RA0〜RA7が示すロウアドレスのリ
フレッシュを行う。すなわち、第６図に示すように、ロ
ウアドレスセレクト信号RASをアクティブロウにするこ
とによって、対象ロウアドレスのすべてのメモリセルを
リフレッシュするRASオンリーリフレッシュ動作が実行
される。
＜発明が解決しようとする課題＞ しかしながら、このような構成を有する従来例の場合
は、リード／ライトのアクセスサイクルの実行に伴っ
て、アクセス対象のロウアドレスに対するリフレッシュ
が自動的に行われているにもかかわらず、これとは独立
してリフレッシュインターバルタイマ回路202によって
決められた一定周期ですべてのロウアドレスに対するリ
フレッシュを行うように構成してあるため、DRAMのすべ
てのロウアドレスに対するリフレッシュを実行する間
に、DRAMへのMPUからのアクセスが生じた場合、該当す
るロウアドレスへのリフレッシュ動作とが「ダブル」こ
とになる。そのためDRAM500に対するアクセスサイクル
のスループットが低いものとなっていた。
は、リード／ライトのアクセスサイクルの実行に伴っ
て、アクセス対象のロウアドレスに対するリフレッシュ
が自動的に行われているにもかかわらず、これとは独立
してリフレッシュインターバルタイマ回路202によって
決められた一定周期ですべてのロウアドレスに対するリ
フレッシュを行うように構成してあるため、DRAMのすべ
てのロウアドレスに対するリフレッシュを実行する間
に、DRAMへのMPUからのアクセスが生じた場合、該当す
るロウアドレスへのリフレッシュ動作とが「ダブル」こ
とになる。そのためDRAM500に対するアクセスサイクル
のスループットが低いものとなっていた。
本発明は、このような事情に鑑みて創案されたもので
あって、必要なリフレッシュサイクルの実行数を減少す
ることにより、DRAMに対するアクセスサイクルのスルー
プットを向上させることを目的とする。
あって、必要なリフレッシュサイクルの実行数を減少す
ることにより、DRAMに対するアクセスサイクルのスルー
プットを向上させることを目的とする。
＜課題を解決するための手段＞ 本発明は、このような目的を達成するために、次のよ
うな構成をとる。
うな構成をとる。
すなわち、本発明のダイナミックメモリ・コントロー
ラは、ダイナミックメモリにおける各ロウアドレスに対
して所定の周期で順次的にリフレッシュサイクルを繰り
返し実行するように構成されたダイナミックメモリ・コ
ントローラにおいて、前記所定の周期を、各ロウアドレ
ス毎に計測してリフレッシュ要求信号を発生するリフレ
ッシュ要求発生回路と、前記ダイナミックメモリに対す
るアクセスサイクルの有無を監視するアクセス制御回路
と、アクセス制御回路の出力に基づいて、アクセスサイ
クルが実行されたときには、そのアクセス対象ロウアド
レスに対応する前記所定の周期の計測をリセットさせる
リセット信号を出力するリセット回路とを備え、前記リ
フレッシュ要求発生回路は、前記リセット信号に応答し
て前記アクセス対象ロウアドレスに対応する所定の周期
の計測をリセットして、その時点から該アドレス対象ロ
ウアドレスの所定の周期の計測を新たに開始することを
特徴とするものである。
ラは、ダイナミックメモリにおける各ロウアドレスに対
して所定の周期で順次的にリフレッシュサイクルを繰り
返し実行するように構成されたダイナミックメモリ・コ
ントローラにおいて、前記所定の周期を、各ロウアドレ
ス毎に計測してリフレッシュ要求信号を発生するリフレ
ッシュ要求発生回路と、前記ダイナミックメモリに対す
るアクセスサイクルの有無を監視するアクセス制御回路
と、アクセス制御回路の出力に基づいて、アクセスサイ
クルが実行されたときには、そのアクセス対象ロウアド
レスに対応する前記所定の周期の計測をリセットさせる
リセット信号を出力するリセット回路とを備え、前記リ
フレッシュ要求発生回路は、前記リセット信号に応答し
て前記アクセス対象ロウアドレスに対応する所定の周期
の計測をリセットして、その時点から該アドレス対象ロ
ウアドレスの所定の周期の計測を新たに開始することを
特徴とするものである。
＜作用＞ 本発明の上記構成による作用は、次のとおりである。
各ロウアドレス毎に、所定の周期を計測してリフレッ
シュ要求信号を発生するリフレッシュ要求発生回路は、
アクセスサイクルが実行されたときには、リセット回路
からのリセット信号に応答して、アクセス対象ロウアド
レスに対応する所定の周期の計測をリセットしてその時
点から所定の周期の計測を新たに開始するので、アクセ
スサイクルの実行によって自動的にリフレッシュされる
ロウアドレスを、従来のようにリフレッシュサイクルの
繰り返し周期内で２回にわたってリフレッシュすること
が回避させる。
シュ要求信号を発生するリフレッシュ要求発生回路は、
アクセスサイクルが実行されたときには、リセット回路
からのリセット信号に応答して、アクセス対象ロウアド
レスに対応する所定の周期の計測をリセットしてその時
点から所定の周期の計測を新たに開始するので、アクセ
スサイクルの実行によって自動的にリフレッシュされる
ロウアドレスを、従来のようにリフレッシュサイクルの
繰り返し周期内で２回にわたってリフレッシュすること
が回避させる。
＜実施例＞ 以下、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
本実施例においても、メモリシステムの基本的構成は
第４図と同様に、MPU300と、DRAMコントローラ400と、D
RAM500からなっているものとする。DRAM500は、汎用の2
56Kビットのもので、約4msecの周期で256個のロウアド
レスに対するリフレッシュサイクルを繰り返し実行する
ものとする。
第４図と同様に、MPU300と、DRAMコントローラ400と、D
RAM500からなっているものとする。DRAM500は、汎用の2
56Kビットのもので、約4msecの周期で256個のロウアド
レスに対するリフレッシュサイクルを繰り返し実行する
ものとする。
第１図はダイナミックメモリ・コントローラ（DRAMコ
ントローラ（400）のブロック線図である。
ントローラ（400）のブロック線図である。
同図に示すように、DRAMコントローラ400は、DRAMア
クセス制御回路100と、リフレッシュ要求発生回路102
と、リフレッシュ順序回路104と、リフレッシュアドレ
ス回路106と、リフレッシュタイミング制御回路108と、
DRAMアドレス切換回路110と、リセット回路としてのロ
ウアドレスデコード回路112とを備えている。以下、各
回路について、第２図（ａ）〜（ｅ）の具体的回路図と
第３図のタイムチャートとを参照しながら説明する。
クセス制御回路100と、リフレッシュ要求発生回路102
と、リフレッシュ順序回路104と、リフレッシュアドレ
ス回路106と、リフレッシュタイミング制御回路108と、
DRAMアドレス切換回路110と、リセット回路としてのロ
ウアドレスデコード回路112とを備えている。以下、各
回路について、第２図（ａ）〜（ｅ）の具体的回路図と
第３図のタイムチャートとを参照しながら説明する。
リフレッシュ要求発生回路102は、原則として、256の
ロウアドレス毎に、リフレッシュサイクルの周期を計測
し、256個のリフレッシュ要求信号REFREQ（ｎ）（ここ
でｎは0,1,2……255の整数：以下同様）のそれぞれを一
定周期でリフレッシュ順序回路104に対して出力するも
のである。このリフレッシュ要求発生回路102は、第２
図（ａ）に示すように、２つのＤ−フリップフロップ1
2,14と、12ビットのリフレッシュインターバルカウンタ
16と、各々がDRAM500における256個のロウアドレスに対
応したゲート18（ｎ）、12ビットのレジスタ20（ｎ）、
12ビットのコンパレータ22（ｎ）およびＤ−フリップフ
ロップ24（ｎ）と、各コンパレータ22（ｎ）のイネーブ
ル信号ENを生成するＤ−フリップフロップ26とから構成
されている。
ロウアドレス毎に、リフレッシュサイクルの周期を計測
し、256個のリフレッシュ要求信号REFREQ（ｎ）（ここ
でｎは0,1,2……255の整数：以下同様）のそれぞれを一
定周期でリフレッシュ順序回路104に対して出力するも
のである。このリフレッシュ要求発生回路102は、第２
図（ａ）に示すように、２つのＤ−フリップフロップ1
2,14と、12ビットのリフレッシュインターバルカウンタ
16と、各々がDRAM500における256個のロウアドレスに対
応したゲート18（ｎ）、12ビットのレジスタ20（ｎ）、
12ビットのコンパレータ22（ｎ）およびＤ−フリップフ
ロップ24（ｎ）と、各コンパレータ22（ｎ）のイネーブ
ル信号ENを生成するＤ−フリップフロップ26とから構成
されている。
２つのＤ−フリップフロップ12,14は、1.025MHzのク
ロック信号CLKを5MHzのシステムクロック信号SYSCLKに
同期させるためのものである。12ビット（212＝4096）
のリフレッシュインターバルカウンタ16は、約4msecの
周期で０〜4095の値を各レジスタ20（ｎ）および各コン
パレータ22（ｎ）に対して出力するものである（212/1.
025MHz＝3.996msec）。256個のロウアドレスに対応した
各レジスタ20（ｎ）は、ロウアドレスデコード回路112
からのリセット信号としての第１のラッチクロック信号
LC1（ｎ）またはリフレッシュ順序回路104から戻された
第２のラッチクロック信号LC2（ｎ）の入力のタイミン
グで、リフレッシュインターバルカウンタ16のカウント
値をラッチし、各コンパレータ22（ｎ）に出力するもの
である。このラッチしたカウント値は、リセット信号RE
SETによってリセットされるまで保持される。つまり、
各レジスタ20（ｎ）には、それぞれに対応するロウアド
レスに対して実行された前回のリフレッシュ動作時のカ
ウント値がラッチされることになり、このラッチされた
時点、すなわち、前回のリフレッシュ動作時から新たに
リフレッシュサイクルの周期の計測が開始されることに
なる。各コンパレータ22（ｎ）は、各レジスタ20（ｎ）
にラッチされた前回カウント値Ｂと、リフレッシュイン
ターバルカウンタ16から入力した現在カウント値Ａとの
一致を検出している。コンパレータ22（ｎ）のそれぞれ
において、両カウント値A,Bは、原則として約4msecごと
に一致することになる。すなわち、各コンパレータ22
（ｎ）はリフレッシュインターバルを監視していること
になる。両カウント値A,Bが一致したいずれかのコンパ
レータ22（ｎ）は、Ｄ−フリップフロップ26からのシス
テムクロック信号SYSCLKに同期したイネーブル信号ENの
入力タイミングで、Ａ＝Ｂの一致信号を対応するＤ−フ
リップフロップ24（ｎ）に出力し、そのＤ−フリップフ
ロップ24（ｎ）は、次段のリフレッシュ順序回路104に
対してアクティブハイのリフレッシュ要求信号REFREQ
（ｎ）を出力する。
ロック信号CLKを5MHzのシステムクロック信号SYSCLKに
同期させるためのものである。12ビット（212＝4096）
のリフレッシュインターバルカウンタ16は、約4msecの
周期で０〜4095の値を各レジスタ20（ｎ）および各コン
パレータ22（ｎ）に対して出力するものである（212/1.
025MHz＝3.996msec）。256個のロウアドレスに対応した
各レジスタ20（ｎ）は、ロウアドレスデコード回路112
からのリセット信号としての第１のラッチクロック信号
LC1（ｎ）またはリフレッシュ順序回路104から戻された
第２のラッチクロック信号LC2（ｎ）の入力のタイミン
グで、リフレッシュインターバルカウンタ16のカウント
値をラッチし、各コンパレータ22（ｎ）に出力するもの
である。このラッチしたカウント値は、リセット信号RE
SETによってリセットされるまで保持される。つまり、
各レジスタ20（ｎ）には、それぞれに対応するロウアド
レスに対して実行された前回のリフレッシュ動作時のカ
ウント値がラッチされることになり、このラッチされた
時点、すなわち、前回のリフレッシュ動作時から新たに
リフレッシュサイクルの周期の計測が開始されることに
なる。各コンパレータ22（ｎ）は、各レジスタ20（ｎ）
にラッチされた前回カウント値Ｂと、リフレッシュイン
ターバルカウンタ16から入力した現在カウント値Ａとの
一致を検出している。コンパレータ22（ｎ）のそれぞれ
において、両カウント値A,Bは、原則として約4msecごと
に一致することになる。すなわち、各コンパレータ22
（ｎ）はリフレッシュインターバルを監視していること
になる。両カウント値A,Bが一致したいずれかのコンパ
レータ22（ｎ）は、Ｄ−フリップフロップ26からのシス
テムクロック信号SYSCLKに同期したイネーブル信号ENの
入力タイミングで、Ａ＝Ｂの一致信号を対応するＤ−フ
リップフロップ24（ｎ）に出力し、そのＤ−フリップフ
ロップ24（ｎ）は、次段のリフレッシュ順序回路104に
対してアクティブハイのリフレッシュ要求信号REFREQ
（ｎ）を出力する。
なお、Ｄ−フリップフロップ26によるイネーブル信号
ENは、リフレッシュインターバルカウンタ16に対する入
力クロックをシステムクロック信号SYSCLKのタイミング
で１回ラッチすることで生成している。また、Ｄ−フリ
ップフロップ24（ｎ）は、次段のリフレッシュ順序回路
104からの第２のラッチクロック信号LC2（ｎ）によって
クリアされるようになっている。この第２のラッチクロ
ック信号LC2（ｎ）は、リフレッシュ要求のあったロウ
アドレスに対してリフレッシュサイクルが実行されたこ
とを示すものである。
ENは、リフレッシュインターバルカウンタ16に対する入
力クロックをシステムクロック信号SYSCLKのタイミング
で１回ラッチすることで生成している。また、Ｄ−フリ
ップフロップ24（ｎ）は、次段のリフレッシュ順序回路
104からの第２のラッチクロック信号LC2（ｎ）によって
クリアされるようになっている。この第２のラッチクロ
ック信号LC2（ｎ）は、リフレッシュ要求のあったロウ
アドレスに対してリフレッシュサイクルが実行されたこ
とを示すものである。
リフレッシュ順序回路104は、256個のリフレッシュ要
求信号REFREQ（ｎ）の入力ラインにおいて同時に幾つか
のラインがアクティブになった場合に、それらに対応す
る複数のロウアドレスを同時にはリフレッシュすること
ができないため、リフレッシュサイクルを実行すべきロ
ウアドレスに優先順位をつけて、逐次にリフレッシュサ
イクルを実行するためのものである。本実施例では、リ
フレッシュ要求信号REFREQ（ｎ）のｎの値が小さい方を
優先するものとするが、特にこれに限定する必要はな
い。
求信号REFREQ（ｎ）の入力ラインにおいて同時に幾つか
のラインがアクティブになった場合に、それらに対応す
る複数のロウアドレスを同時にはリフレッシュすること
ができないため、リフレッシュサイクルを実行すべきロ
ウアドレスに優先順位をつけて、逐次にリフレッシュサ
イクルを実行するためのものである。本実施例では、リ
フレッシュ要求信号REFREQ（ｎ）のｎの値が小さい方を
優先するものとするが、特にこれに限定する必要はな
い。
リフレッシュ順序回路104は、具体的には第２図
（ｂ）のように、256個のリフレッシュ要求信号REFREQ
（ｎ）のラインに接続されたゲート28および第１のラッ
チ回路30と、前記した優先処理によって１つずつリフレ
ッシュすべきロウアドレスの順序を決定するための順序
決定回路32と、第２のラッチ回路34と、256個のゲート3
6（ｎ）とから構成されている。
（ｂ）のように、256個のリフレッシュ要求信号REFREQ
（ｎ）のラインに接続されたゲート28および第１のラッ
チ回路30と、前記した優先処理によって１つずつリフレ
ッシュすべきロウアドレスの順序を決定するための順序
決定回路32と、第２のラッチ回路34と、256個のゲート3
6（ｎ）とから構成されている。
第１のラッチ回路30は、256個のリフレッシュ要求信
号REFREQ（ｎ）のうちアクティブハイとなったものをリ
フレッシュタイミング制御回路108からのアクティブハ
イのラッチクロック信号LCLKの入力タイミングでラッチ
し、順序決定回路32に出力する。このようにラッチする
のは、順序決定回路32においてリフレッシュすべき１つ
のロウアドレスを決定している途中でリフレッシュ要求
信号REFREQ（ｎ）の状態変化が生じても、先に決定すべ
きロウアドレスについての決定のための処理内容に異常
が生じないようにするためである。ゲート28は、リフレ
ッシュ要求信号REFREQ（ｎ）のうちの少なくともいずれ
か１つがアクティブハイになったときに、リフレッシュ
タイミング制御回路108に対してアクティブハイのリフ
レッシュサイクル実行要求信号ΣREFREQを出力する。
号REFREQ（ｎ）のうちアクティブハイとなったものをリ
フレッシュタイミング制御回路108からのアクティブハ
イのラッチクロック信号LCLKの入力タイミングでラッチ
し、順序決定回路32に出力する。このようにラッチする
のは、順序決定回路32においてリフレッシュすべき１つ
のロウアドレスを決定している途中でリフレッシュ要求
信号REFREQ（ｎ）の状態変化が生じても、先に決定すべ
きロウアドレスについての決定のための処理内容に異常
が生じないようにするためである。ゲート28は、リフレ
ッシュ要求信号REFREQ（ｎ）のうちの少なくともいずれ
か１つがアクティブハイになったときに、リフレッシュ
タイミング制御回路108に対してアクティブハイのリフ
レッシュサイクル実行要求信号ΣREFREQを出力する。
順序決定回路32は、論理回路の集合からなり、第１の
ラッチ回路30からの入力に基づいてリフレッシュすべき
１つのロウアドレスを決定する。このロウアドレスを決
定する回路32の出力は、第２のラッチ回路34に入力さ
れ、システムクロック信号SYSCLKの立ち上がりに同期し
てラッチされる。そして、このようにして決定された１
つのラッチ回路34の出力信号が256個のゲート36（ｎ）
のうちの１つに出力され、リフレッシュタイミング制御
回路108からのアクティブロウのゲートタイミング信号G
TMGの入力タイミングで、そのゲートから１つのリフレ
ッシュサイクル実行アドレス信号Ｇ（ｎ）が次段のリフ
レッシュアドレス回路106に出力されるとともに、これ
と同じ信号である１つのアクティブロウの第２のラッチ
クロック信号LC2（ｎ）がリフレッシュ要求発生回路102
に出力される。
ラッチ回路30からの入力に基づいてリフレッシュすべき
１つのロウアドレスを決定する。このロウアドレスを決
定する回路32の出力は、第２のラッチ回路34に入力さ
れ、システムクロック信号SYSCLKの立ち上がりに同期し
てラッチされる。そして、このようにして決定された１
つのラッチ回路34の出力信号が256個のゲート36（ｎ）
のうちの１つに出力され、リフレッシュタイミング制御
回路108からのアクティブロウのゲートタイミング信号G
TMGの入力タイミングで、そのゲートから１つのリフレ
ッシュサイクル実行アドレス信号Ｇ（ｎ）が次段のリフ
レッシュアドレス回路106に出力されるとともに、これ
と同じ信号である１つのアクティブロウの第２のラッチ
クロック信号LC2（ｎ）がリフレッシュ要求発生回路102
に出力される。
決定ロウアドレスに対応した１つの第２のラッチクロ
ック信号LC2（ｎ）は、リフレッシュ要求発生回路102に
おける１つのゲート18（ｎ）に入力され、決定ロウアド
レスに対応した１つのレジスタ20（ｎ）においてリフレ
ッシュインターバルカウンタ16からの現在カウント値Ａ
を、その決定ロウアドレスに対してリフレッシュサイク
ルが実行されたことを表す前回カウント値Ｂとしてラッ
チする。
ック信号LC2（ｎ）は、リフレッシュ要求発生回路102に
おける１つのゲート18（ｎ）に入力され、決定ロウアド
レスに対応した１つのレジスタ20（ｎ）においてリフレ
ッシュインターバルカウンタ16からの現在カウント値Ａ
を、その決定ロウアドレスに対してリフレッシュサイク
ルが実行されたことを表す前回カウント値Ｂとしてラッ
チする。
リフレッシュアドレス回路106は、第２図（ｃ）に示
すように、256個の８ビットのリフレッシュアドレスレ
ジスタ38（ｎ）で構成され、前段のリフレッシュ順序回
路104からの決定ロウアドレスに対応した１つのリフレ
ッシュサイクル実行アドレス信号Ｇ（ｎ）によって１つ
のレジスタだけが選択され、その選択されたレジスタか
ら次段のDRAMアドレス切換回路110に対して決定ロウア
ドレスを示す８ビットのリフレッシュアドレス信号RA0
〜RA7を出力するように構成されている。
すように、256個の８ビットのリフレッシュアドレスレ
ジスタ38（ｎ）で構成され、前段のリフレッシュ順序回
路104からの決定ロウアドレスに対応した１つのリフレ
ッシュサイクル実行アドレス信号Ｇ（ｎ）によって１つ
のレジスタだけが選択され、その選択されたレジスタか
ら次段のDRAMアドレス切換回路110に対して決定ロウア
ドレスを示す８ビットのリフレッシュアドレス信号RA0
〜RA7を出力するように構成されている。
DRAMアドレス切換回路110は、第２図（ｄ）に示すよ
うに、第１のセレクタ40と第２のセレクタ42とから構成
されている。第１のセレクタ40は、MPU300によるDRAM50
0へのリード／ライトのアクティブ動作時に、MPU300か
ら出力されるそれぞれ９ビットのロウアドレス信号A0〜
A8とカラムアドレス信号A9〜A17とを入力し、DRAMアク
セス制御回路100から入力したロウ／カラム切換信号に
よってロウアドレス信号A0〜A8とカラムアドレス信号A9
〜A17とを切り換えて第２のセレクタ42に出力するよう
になっている。第２のセレクタ42は、第１のセレクタ40
を介してのMPU300からのロウアドレス信号A0〜A8または
カラムアドレス信号A9〜A17と、リフレッシュアドレス
回路106からのリフレッシュアドレス信号RA0〜RA7との
切り換えを、リフレッシュタイミング制御回路108から
のリフレッシュサイクル実行指令信号REFCYCに基づいて
行うようになっている。リフレッシュサイクル実行指令
信号REFCYCがロウレベルのときにロウアドレス信号A0〜
A8またはカラムアドレス信号A9〜A17を選択し、ハイレ
ベルのときにリフレッシュアドレス信号RA0〜RA7を選択
する。この第２のセレクタ42で選択された９ビットのメ
モリアドレス信号MA0〜MA8がDRAM500に出力されるよう
になっている。
うに、第１のセレクタ40と第２のセレクタ42とから構成
されている。第１のセレクタ40は、MPU300によるDRAM50
0へのリード／ライトのアクティブ動作時に、MPU300か
ら出力されるそれぞれ９ビットのロウアドレス信号A0〜
A8とカラムアドレス信号A9〜A17とを入力し、DRAMアク
セス制御回路100から入力したロウ／カラム切換信号に
よってロウアドレス信号A0〜A8とカラムアドレス信号A9
〜A17とを切り換えて第２のセレクタ42に出力するよう
になっている。第２のセレクタ42は、第１のセレクタ40
を介してのMPU300からのロウアドレス信号A0〜A8または
カラムアドレス信号A9〜A17と、リフレッシュアドレス
回路106からのリフレッシュアドレス信号RA0〜RA7との
切り換えを、リフレッシュタイミング制御回路108から
のリフレッシュサイクル実行指令信号REFCYCに基づいて
行うようになっている。リフレッシュサイクル実行指令
信号REFCYCがロウレベルのときにロウアドレス信号A0〜
A8またはカラムアドレス信号A9〜A17を選択し、ハイレ
ベルのときにリフレッシュアドレス信号RA0〜RA7を選択
する。この第２のセレクタ42で選択された９ビットのメ
モリアドレス信号MA0〜MA8がDRAM500に出力されるよう
になっている。
DRAMアクセス制御回路100は、MPU300によるDRAM500に
対するリード／ライトのアクセス動作を制御するととも
に、アクセスサイクルの有無を監視し、アクセスサイク
ルの実行時には、それを示すラッチタイミング信号Latc
hTMG信号をリセット回路としてのロウアドレスデコード
回路112に出力するものである。すなわち、MPU300から
アクセス対象のメモリセルを指定するアドレス信号とリ
ード／ライトのアクセス動作を指令するコントロール信
号とを受け取って、DRAM500に対してアクセス対象セル
のロウ（行）アドレスを指定するロウアドレスセレクト
信号RASとカラム（列）アドレスを指定するカラムアド
レスセレクト信号CASと、そのアドレスに対する書き込
みまたは読み出しをハイ，ロウに応じて指定するライト
イネーブル信号WEとを出力するようになっている。DRAM
アクセス制御回路100はまた、DRAM500に対してリード／
ライトのアクセスサイクルを実行しているときに、リフ
レッシュタイミング制御回路108に対してアクティブロ
ウのチップセレクト信号DRAMCSを出力するようになって
いる。また、アクセスサイクルの実行時には、それを示
すラッチタイミング信号LatchTMGをロウアドレスデコー
ド回路112に出力するようになっている。
対するリード／ライトのアクセス動作を制御するととも
に、アクセスサイクルの有無を監視し、アクセスサイク
ルの実行時には、それを示すラッチタイミング信号Latc
hTMG信号をリセット回路としてのロウアドレスデコード
回路112に出力するものである。すなわち、MPU300から
アクセス対象のメモリセルを指定するアドレス信号とリ
ード／ライトのアクセス動作を指令するコントロール信
号とを受け取って、DRAM500に対してアクセス対象セル
のロウ（行）アドレスを指定するロウアドレスセレクト
信号RASとカラム（列）アドレスを指定するカラムアド
レスセレクト信号CASと、そのアドレスに対する書き込
みまたは読み出しをハイ，ロウに応じて指定するライト
イネーブル信号WEとを出力するようになっている。DRAM
アクセス制御回路100はまた、DRAM500に対してリード／
ライトのアクセスサイクルを実行しているときに、リフ
レッシュタイミング制御回路108に対してアクティブロ
ウのチップセレクト信号DRAMCSを出力するようになって
いる。また、アクセスサイクルの実行時には、それを示
すラッチタイミング信号LatchTMGをロウアドレスデコー
ド回路112に出力するようになっている。
リフレッシュタイミング制御回路108は、MPU300からD
RAM500に対してアクセスサイクルが実行されているとき
にはDRAMアクセス制御回路100からロウアドレスのチッ
プセレクト信号DRAMCSを受けるが、この場合は、DRAMア
ドレス切換回路110に対するリフレッシュサイクル実行
指令信号REFCYCをロウアドレスとし、これとは逆に、MP
U300からDRAM500に対するアクセスサイクルの実行がな
いときはDRAMアクセス制御回路100からのチップセレク
ト信号DRAMCSがハイレベルとなるが、この場合には、リ
フレッシュサイクル実行指令信号REFCYCをハイレベルと
し、DRAMアドレス切換回路110によるリフレッシュサイ
クルの実行を許可すると同時に、そのハイレベルとした
リフレッシュサイクル実行指令信号REFCYCと同じもので
あるアクセスサイクル禁止信号DRAMINHをDRAMアクセス
制御回路100に対して出力する。すなわち、DRAM500に対
するMPU300によるアクセスサイクルとリフレッシュ要求
発生回路102によるリフレッシュサイクルとは、同時に
実行することができないので、互いに相手側サイクルが
実行されているか否かを監視して、実行されていないと
きは自らのサイクルを実行し、かつ、相手側サイクルの
実行を禁止するようになっている。
RAM500に対してアクセスサイクルが実行されているとき
にはDRAMアクセス制御回路100からロウアドレスのチッ
プセレクト信号DRAMCSを受けるが、この場合は、DRAMア
ドレス切換回路110に対するリフレッシュサイクル実行
指令信号REFCYCをロウアドレスとし、これとは逆に、MP
U300からDRAM500に対するアクセスサイクルの実行がな
いときはDRAMアクセス制御回路100からのチップセレク
ト信号DRAMCSがハイレベルとなるが、この場合には、リ
フレッシュサイクル実行指令信号REFCYCをハイレベルと
し、DRAMアドレス切換回路110によるリフレッシュサイ
クルの実行を許可すると同時に、そのハイレベルとした
リフレッシュサイクル実行指令信号REFCYCと同じもので
あるアクセスサイクル禁止信号DRAMINHをDRAMアクセス
制御回路100に対して出力する。すなわち、DRAM500に対
するMPU300によるアクセスサイクルとリフレッシュ要求
発生回路102によるリフレッシュサイクルとは、同時に
実行することができないので、互いに相手側サイクルが
実行されているか否かを監視して、実行されていないと
きは自らのサイクルを実行し、かつ、相手側サイクルの
実行を禁止するようになっている。
リフレッシュタイミング制御回路108を主体に考える
と、リフレッシュ順序回路104からリフレッシュサイク
ル実行要求信号ΣREFREQの入力があっても、DRAMアクセ
ス制御回路100からのチップセレクト信号DRAMCSがロウ
レベルであるときは、リフレッシュサイクル実行指令信
号REFCYCの出力をロウレベルに保ち、チップセレクト信
号DRAMCSがハイレベルになるのの待って、リフレッシュ
サイクル実行指令信号REFCYCをハイレベルに切り換える
ことになる。
と、リフレッシュ順序回路104からリフレッシュサイク
ル実行要求信号ΣREFREQの入力があっても、DRAMアクセ
ス制御回路100からのチップセレクト信号DRAMCSがロウ
レベルであるときは、リフレッシュサイクル実行指令信
号REFCYCの出力をロウレベルに保ち、チップセレクト信
号DRAMCSがハイレベルになるのの待って、リフレッシュ
サイクル実行指令信号REFCYCをハイレベルに切り換える
ことになる。
リフレッシュタイミング制御回路108はまた、リフレ
ッシュサイクル実行指令信号REFCYCをハイレベルにした
ときには、リフレッシュ順序回路104におけるゲート36
（ｎ）に対するゲートタイミング信号GTMGをアクティブ
ロウに切り換えるとともに、第１のラッチ回路30に対す
るラッチクロック信号LCLKをロウレベルに切り換えるよ
うになっている。さらに、ゲートタイミング信号GTMGと
ほぼ同時に、DRAMアクセス制御回路100に対してアクテ
ィブロウのリフレッシュロウアドレスセレクト信号REFR
ASを出力してRASオンリーリフレッシュサイクルを実行
させるようになっている。
ッシュサイクル実行指令信号REFCYCをハイレベルにした
ときには、リフレッシュ順序回路104におけるゲート36
（ｎ）に対するゲートタイミング信号GTMGをアクティブ
ロウに切り換えるとともに、第１のラッチ回路30に対す
るラッチクロック信号LCLKをロウレベルに切り換えるよ
うになっている。さらに、ゲートタイミング信号GTMGと
ほぼ同時に、DRAMアクセス制御回路100に対してアクテ
ィブロウのリフレッシュロウアドレスセレクト信号REFR
ASを出力してRASオンリーリフレッシュサイクルを実行
させるようになっている。
ロウアドレスデコード回路112は、MPU300からDRAM500
に対する８ビットのロウアドレス信号A0〜A7を入力し
て、これを256個のロウアドレスにデコードし、デコー
ドした信号を第１のラッチクロック信号LC1（ｎ）とし
てリフレッシュ要求発生回路102（そのレジスタ20
（ｎ））に出力するものである。この第１のラッチクロ
ック信号LC1（ｎ）は、MPU300によるDRAM500に対するア
クセスサイクルの実行があったときには、リフレッシュ
要求発生回路102においてそのアクセス対象ロウアドレ
スに対応したリフレッシュ要求信号REFREQ（ｎ）が生成
されても、そのリフレッシュ要求信号REFREQ（ｎ）をク
リアするためのものである。この第１のラッチクロック
信号LC1（ｎ）は、アクセスサイクルの実行を示すDRAM
アクセス制御回路100からのラッチタイミング信号Latch
TMGに基づいて生成される。このロウアドレスデコード
回路112は具体的には、第２図（ｅ）に示すように、８
ビット→256ビットのデコーダ44と256個のゲート46
（ｎ）とで構成されている。
に対する８ビットのロウアドレス信号A0〜A7を入力し
て、これを256個のロウアドレスにデコードし、デコー
ドした信号を第１のラッチクロック信号LC1（ｎ）とし
てリフレッシュ要求発生回路102（そのレジスタ20
（ｎ））に出力するものである。この第１のラッチクロ
ック信号LC1（ｎ）は、MPU300によるDRAM500に対するア
クセスサイクルの実行があったときには、リフレッシュ
要求発生回路102においてそのアクセス対象ロウアドレ
スに対応したリフレッシュ要求信号REFREQ（ｎ）が生成
されても、そのリフレッシュ要求信号REFREQ（ｎ）をク
リアするためのものである。この第１のラッチクロック
信号LC1（ｎ）は、アクセスサイクルの実行を示すDRAM
アクセス制御回路100からのラッチタイミング信号Latch
TMGに基づいて生成される。このロウアドレスデコード
回路112は具体的には、第２図（ｅ）に示すように、８
ビット→256ビットのデコーダ44と256個のゲート46
（ｎ）とで構成されている。
次に、上記構成のダイナミックメモリ・コントローラ
の動作を説明する。
の動作を説明する。
リフレッシュ要求発生回路102における各レジスタ20
（ｎ）には、それぞれに対応するロウアドレスに対して
すでに実行された前回リフレッシュサイクル時のカウン
ト値Ｂがラッチされている。リフレッシュインターバル
カウンタ16は、常時的に4msecの周期で０〜4095の値を
各コンバータ22（ｎ）に出力している。各コンパレータ
22（ｎ）は、各レジスタ20（ｎ）にラッチされた前回カ
ウント値Ｂとリフレッシュインターバルカウンタ16から
の現在カウント値Ａ（０〜4095のいずれか）とを比較
し、両カウント値A,Bが一致した１以上のコパレータ22
（ｎ）から対応するＤ−フリップフロップ24（ｎ）に対
して一致信号を出力する。そのＤ−フリップフロップ24
（ｎ）は、Ｄ−フリップフロップ26からのイネーブル信
号ENによって次段のリフレッシュ順序回路104における
第１のラッチ回路30に対して対応するロウアドレスｎの
リフレッシュ要求信号REFREQ（ｎ）をハイレベルにして
出力する。
（ｎ）には、それぞれに対応するロウアドレスに対して
すでに実行された前回リフレッシュサイクル時のカウン
ト値Ｂがラッチされている。リフレッシュインターバル
カウンタ16は、常時的に4msecの周期で０〜4095の値を
各コンバータ22（ｎ）に出力している。各コンパレータ
22（ｎ）は、各レジスタ20（ｎ）にラッチされた前回カ
ウント値Ｂとリフレッシュインターバルカウンタ16から
の現在カウント値Ａ（０〜4095のいずれか）とを比較
し、両カウント値A,Bが一致した１以上のコパレータ22
（ｎ）から対応するＤ−フリップフロップ24（ｎ）に対
して一致信号を出力する。そのＤ−フリップフロップ24
（ｎ）は、Ｄ−フリップフロップ26からのイネーブル信
号ENによって次段のリフレッシュ順序回路104における
第１のラッチ回路30に対して対応するロウアドレスｎの
リフレッシュ要求信号REFREQ（ｎ）をハイレベルにして
出力する。
ここでは、同時刻において両カウント値A,Bが一致し
たコンパレータ22（ｎ）が２つあるとして、それらに対
応するロウアドレスｎをn1,n2（n1＜n2）とする。この
場合、第１のラッチ回路30には、２つのハイレベルのリ
フレッシュ要求信号REFREQ（n1）,REFREQ（n2）が同時
に入力されることになる。これと同時に、ゲート28を介
してリフレッシュタイミング制御回路108にハイレベル
のリフレッシュサイクル実行要求信号ΣREFREQが出力さ
れる。
たコンパレータ22（ｎ）が２つあるとして、それらに対
応するロウアドレスｎをn1,n2（n1＜n2）とする。この
場合、第１のラッチ回路30には、２つのハイレベルのリ
フレッシュ要求信号REFREQ（n1）,REFREQ（n2）が同時
に入力されることになる。これと同時に、ゲート28を介
してリフレッシュタイミング制御回路108にハイレベル
のリフレッシュサイクル実行要求信号ΣREFREQが出力さ
れる。
一方、DRAMアクセス制御回路100は、MPU300によるDRA
M500に対するアクセスサイクルの実行の有無を監視して
おり、アクセスサイクルが実行されていないときは、リ
フレッシュタイミング制御回路108に対するチップセレ
クト信号DRAMCSをハイレベルとする。すると、リフレッ
シュタイミング制御回路108は、アクセスサイクル禁止
信号DRAMINHをハイレベルにしてDRAMアクセス制御回路1
00に対して出力するとともに、すでにハイレベルのリフ
レッシュサイクル実行要求信号ΣREFREQを入力している
ことから、リフレッシュ順序回路104の第１のラッチ回
路30に対してハイレベルのラッチクロック信号LCLKを出
力する。これによって、前記の両リフレッシュ要求信号
REFREQ（n1）,REFREQ（n2）はともに、第１のラッチ回
路30にラッチされる。
M500に対するアクセスサイクルの実行の有無を監視して
おり、アクセスサイクルが実行されていないときは、リ
フレッシュタイミング制御回路108に対するチップセレ
クト信号DRAMCSをハイレベルとする。すると、リフレッ
シュタイミング制御回路108は、アクセスサイクル禁止
信号DRAMINHをハイレベルにしてDRAMアクセス制御回路1
00に対して出力するとともに、すでにハイレベルのリフ
レッシュサイクル実行要求信号ΣREFREQを入力している
ことから、リフレッシュ順序回路104の第１のラッチ回
路30に対してハイレベルのラッチクロック信号LCLKを出
力する。これによって、前記の両リフレッシュ要求信号
REFREQ（n1）,REFREQ（n2）はともに、第１のラッチ回
路30にラッチされる。
このラッチされた両リフレッシュ要求信号REFREQ
（n1）,REFREQ（n2）は、順次決定回路32に送られ、ロ
ウアドレスn1,n2のうち値の小さい方のロウアドレスn1
が決定され、これがリフレッシュ実行対象の第１順位の
決定ロウアドレスn1として第２のラッチ回路34に送ら
れ、システムクロック信号SYSCLKの立ち上がりタイミン
グで第２のラッチ回路34にラッチされる。これによっ
て、リフレッシュ動作の準備が完了することになる。
（n1）,REFREQ（n2）は、順次決定回路32に送られ、ロ
ウアドレスn1,n2のうち値の小さい方のロウアドレスn1
が決定され、これがリフレッシュ実行対象の第１順位の
決定ロウアドレスn1として第２のラッチ回路34に送ら
れ、システムクロック信号SYSCLKの立ち上がりタイミン
グで第２のラッチ回路34にラッチされる。これによっ
て、リフレッシュ動作の準備が完了することになる。
一方、リフレッシュタイミング制御回路108は、チッ
プセレクト信号DRAMCSをハイレベルとした直後にリフレ
ッシュサイクル実行指令信号REFCYCおよびアクセスサイ
クル禁止信号DRAMINHをハイレベルにし、さらにその直
後にリフレッシュ順序回路104におけるゲート36（ｎ）
に対するゲートタイミング信号GTMGをロウレベルにする
とともに、第１のラッチ回路30に対するラッチクロック
信号LCLKをロウレベルに戻す。タイミング信号GTMGがロ
ウレベルになると、ゲート36（ｎ）のうち第１順位の決
定ロウアドレスn1に対応した１つのゲート36（n1）から
ロウアドレスのリフレッシュサイクル実行アドレス信号
Ｇ（n1）がリフレッシュアドレス回路106における１つ
のリフレッシュアドレスレジスタ38（n1）に出力され
て、第１順位の決定ロウアドレスn1に対応したリフレッ
シュアドレス信号RA0〜RA7がDRAMアドレス切換回路110
における第２のセレクタ42に出力される。このときすで
に、第２のセレクタ42にはリフレッシュタイミング制御
回路108からハイレベルのリフレッシュサイクル実行指
令信号REFCYCが入力されているため、第２のセレクタ42
は第１順位の決定ロウアドレスn1に対応したリフレッシ
ュアドレス信号RA0〜RA7をDRAM500に対するメモリアド
レス信号MA0〜MA8としてDRAM500に出力する。すなわ
ち、DRAM500においてリフレッシュ実行対象である第１
順位の決定ロウアドレスn1が確定されたことになる。
プセレクト信号DRAMCSをハイレベルとした直後にリフレ
ッシュサイクル実行指令信号REFCYCおよびアクセスサイ
クル禁止信号DRAMINHをハイレベルにし、さらにその直
後にリフレッシュ順序回路104におけるゲート36（ｎ）
に対するゲートタイミング信号GTMGをロウレベルにする
とともに、第１のラッチ回路30に対するラッチクロック
信号LCLKをロウレベルに戻す。タイミング信号GTMGがロ
ウレベルになると、ゲート36（ｎ）のうち第１順位の決
定ロウアドレスn1に対応した１つのゲート36（n1）から
ロウアドレスのリフレッシュサイクル実行アドレス信号
Ｇ（n1）がリフレッシュアドレス回路106における１つ
のリフレッシュアドレスレジスタ38（n1）に出力され
て、第１順位の決定ロウアドレスn1に対応したリフレッ
シュアドレス信号RA0〜RA7がDRAMアドレス切換回路110
における第２のセレクタ42に出力される。このときすで
に、第２のセレクタ42にはリフレッシュタイミング制御
回路108からハイレベルのリフレッシュサイクル実行指
令信号REFCYCが入力されているため、第２のセレクタ42
は第１順位の決定ロウアドレスn1に対応したリフレッシ
ュアドレス信号RA0〜RA7をDRAM500に対するメモリアド
レス信号MA0〜MA8としてDRAM500に出力する。すなわ
ち、DRAM500においてリフレッシュ実行対象である第１
順位の決定ロウアドレスn1が確定されたことになる。
同時に、同じゲート36（n1）からロウレベルの第２の
ラッチクロック信号LC2（n1）がリフレッシュ要求発生
回路102における１つのゲート18（n1）を介して第１順
位の決定ロウアドレスn1に対応するレジスタ20（n1）に
出力されて、そのレジスタ20（n1）にリフレッシュイン
ターバルカウンタ16からの現在カウント値Ａを前回カウ
ント値Ｂとしてラッチすると同時に、同じ第２のラッチ
クロック信号LC2（n1）が第１順位の決定ロウアドレスn
1に対応するＤ−フリップフロップ24（n1）に出力され
て、リフレッシュ順序回路104における第１のラッチ回
路30に対する第１順位のリフレッシュ要求信号REFREQ
（n1）の出力をクリアする。ただし、このリフレッシュ
要求信号REFREQ（n1）はすでに第２のラッチ回路34にラ
ッチされている。
ラッチクロック信号LC2（n1）がリフレッシュ要求発生
回路102における１つのゲート18（n1）を介して第１順
位の決定ロウアドレスn1に対応するレジスタ20（n1）に
出力されて、そのレジスタ20（n1）にリフレッシュイン
ターバルカウンタ16からの現在カウント値Ａを前回カウ
ント値Ｂとしてラッチすると同時に、同じ第２のラッチ
クロック信号LC2（n1）が第１順位の決定ロウアドレスn
1に対応するＤ−フリップフロップ24（n1）に出力され
て、リフレッシュ順序回路104における第１のラッチ回
路30に対する第１順位のリフレッシュ要求信号REFREQ
（n1）の出力をクリアする。ただし、このリフレッシュ
要求信号REFREQ（n1）はすでに第２のラッチ回路34にラ
ッチされている。
リフレッシュタイミング制御回路108は、ロウレベル
のゲートタイミング信号GTMGの出力直後にDRAMアクセス
制御回路100に対してロウレベルのリフレッシュロウア
ドレスセレクト信号REFRASを出力する。これに基づいて
DRAMアクセス制御回路100は、DRAM500に対してロウレベ
ルのロウアドレスセレクト信号RASを出力する。その出
力タイミングは、DRAM500において入力メモリアドレス
信号MA0〜MA8によって第１順位の決定ロウアドレスn1が
確定された直後であり、DRAM500において第１順位の決
定ロウアドレスn1に対してRASオンリーリフレッシュサ
イクルが実行される。
のゲートタイミング信号GTMGの出力直後にDRAMアクセス
制御回路100に対してロウレベルのリフレッシュロウア
ドレスセレクト信号REFRASを出力する。これに基づいて
DRAMアクセス制御回路100は、DRAM500に対してロウレベ
ルのロウアドレスセレクト信号RASを出力する。その出
力タイミングは、DRAM500において入力メモリアドレス
信号MA0〜MA8によって第１順位の決定ロウアドレスn1が
確定された直後であり、DRAM500において第１順位の決
定ロウアドレスn1に対してRASオンリーリフレッシュサ
イクルが実行される。
このRASオンリーリフレッシュサイクルの実行の終了
後、ロウアドレスセレクト信号RASはハイレベルに戻さ
れるが、リフレッシュサイクル実行要求信号ΣREFREQが
第２順位のリフレッシュ要求信号REFREQ（n2）のために
ハイレベルのままとなっているので、引き続いて第２順
位の決定ロウアドレスn2に対するRASオンリーリフレッ
シュサイクルの実行に進む。このとき、チップセレクト
信号DRAMCSがすでにロウレベルとなっていてリフレッシ
ュサイクル実行の条件に合わないが、アクセスサイクル
禁止信号DRAMINHがハイレベルを保っていることを利用
して、リフレッシュサイクル実行の条件を成立させる。
後、ロウアドレスセレクト信号RASはハイレベルに戻さ
れるが、リフレッシュサイクル実行要求信号ΣREFREQが
第２順位のリフレッシュ要求信号REFREQ（n2）のために
ハイレベルのままとなっているので、引き続いて第２順
位の決定ロウアドレスn2に対するRASオンリーリフレッ
シュサイクルの実行に進む。このとき、チップセレクト
信号DRAMCSがすでにロウレベルとなっていてリフレッシ
ュサイクル実行の条件に合わないが、アクセスサイクル
禁止信号DRAMINHがハイレベルを保っていることを利用
して、リフレッシュサイクル実行の条件を成立させる。
順序決定回路32は、ロウアドレスn2を第２順位の決定
ロウアドレスとして第２のラッチ回路34に送り、第２の
ラッチ回路34はシステムクロック信号SYSCLKの立ち上が
りタイミングで第２順位の決定ロウアドレスn2をラッチ
する。そして、第１順位の決定ロウアドレスn1の場合と
同様に、ロウレベルのゲートタイミング信号GTMGによっ
てゲート36（n2）からリフレッシュサイクル実行アドレ
ス信号Ｇ（n2）および第２のラッチクロック信号LC2（n
2）を出力する。第２順位の決定ロウアドレスn2に対応
したリフレッシュアドレスレジスタ38（n2）が第２順位
の決定ロウアドレスn2に対応したリフレッシュアドレス
信号RA0〜RA7を第２のセレクタ42に出力し、アクセスサ
イクル禁止信号DRAMINHがハイレベルとなっていること
からリフレッシュサイクル実行指令信号REFCYCもハイレ
ベルであるため、第２のセレクタ42から第２順位の決定
ロウアドレスn2に対応したメモリアドレス信号MA0〜MA8
をDRAM500に出力する。そして、リフレッシュロウアド
レスセレクト信号REFRASに基づいたDRAMアクセス制御回
路100からのロウアドレスセレクト信号RASによって、DR
AM500において第２順位に決定ロウアドレスn2に対してR
ASオンリーリフレッシュサイクルが実行される。
ロウアドレスとして第２のラッチ回路34に送り、第２の
ラッチ回路34はシステムクロック信号SYSCLKの立ち上が
りタイミングで第２順位の決定ロウアドレスn2をラッチ
する。そして、第１順位の決定ロウアドレスn1の場合と
同様に、ロウレベルのゲートタイミング信号GTMGによっ
てゲート36（n2）からリフレッシュサイクル実行アドレ
ス信号Ｇ（n2）および第２のラッチクロック信号LC2（n
2）を出力する。第２順位の決定ロウアドレスn2に対応
したリフレッシュアドレスレジスタ38（n2）が第２順位
の決定ロウアドレスn2に対応したリフレッシュアドレス
信号RA0〜RA7を第２のセレクタ42に出力し、アクセスサ
イクル禁止信号DRAMINHがハイレベルとなっていること
からリフレッシュサイクル実行指令信号REFCYCもハイレ
ベルであるため、第２のセレクタ42から第２順位の決定
ロウアドレスn2に対応したメモリアドレス信号MA0〜MA8
をDRAM500に出力する。そして、リフレッシュロウアド
レスセレクト信号REFRASに基づいたDRAMアクセス制御回
路100からのロウアドレスセレクト信号RASによって、DR
AM500において第２順位に決定ロウアドレスn2に対してR
ASオンリーリフレッシュサイクルが実行される。
なお、ゲート36（n2）からの第２のラッチクロック信
号LC2（n2）がゲート18（n2）を介して第２順位の決定
ロウアドレスn2に対応するレジスタ20（n2）にリフレッ
シュインターバルカウンタ16からの現在カウント値Ａを
前回カウント値Ｂとしてラッチすると同時に、Ｄ−フリ
ップフロップ24（n2）からの第２順位のリフレッシュ要
求信号REFREQ（n2）の出力をクリアする。第２順位の決
定ロウアドレスn2に対するRASオンリーリフレッシュサ
イクルの実行の終了後、チップセレクト信号DRAMCSおよ
びアクセスサイクル禁止信号DRAMINHがロウレベルに戻
り、MPU300によるDRAM500のリード／ラインのアクセス
動作を許容する状態へ復帰する。
号LC2（n2）がゲート18（n2）を介して第２順位の決定
ロウアドレスn2に対応するレジスタ20（n2）にリフレッ
シュインターバルカウンタ16からの現在カウント値Ａを
前回カウント値Ｂとしてラッチすると同時に、Ｄ−フリ
ップフロップ24（n2）からの第２順位のリフレッシュ要
求信号REFREQ（n2）の出力をクリアする。第２順位の決
定ロウアドレスn2に対するRASオンリーリフレッシュサ
イクルの実行の終了後、チップセレクト信号DRAMCSおよ
びアクセスサイクル禁止信号DRAMINHがロウレベルに戻
り、MPU300によるDRAM500のリード／ラインのアクセス
動作を許容する状態へ復帰する。
次に、MPU300によるDRAM500に対するリード／ライン
のアクセス動作が行われた場合について説明する。
のアクセス動作が行われた場合について説明する。
すなわち、MPU300からのロウアドレス信号A0〜A8とカ
ラムアドレス信号A9〜A17とが第１のセレクタ40に入力
され、ロウ／カラム切換信号に応じてロウアドレス信号
A0〜A8とカラムアドレス信号A9〜A17とが順位に切り換
えられて第２のセレクタ42に出力され、リフレッシュサ
イクル実行指令信号REFCYCがロウレベルであることか
ら、ロウアドレス信号A0〜A8をメモリアドレス信号MA0
〜MA8としてDRAM500に出力した後、次にカラムアドレス
信号A9〜A17をメモリアドレス信号MA0〜MA8としてDRAM5
00に出力することによって、アクセス対象のメモリセル
に対してリード／ライトのアクセスサイクルを実行す
る。このとき、DRAMアクセス制御回路100は、MPU300か
らアクセス対象のメモリセルを指定するアドレス信号と
リード／ラインのアクセス動作を指令するコントロール
信号とを入力し、DRAM500に対してロウアドレスセレク
ト信号RASとカラムアドレスセレクト信号CASとライトイ
ネーブル信号WEとをDRAM500に出力し、ライトイネーブ
ル信号WEのハイ，ロウに応じて前記のロウアドレス信号
A0〜A8およびカラムアドレス信号A9〜A17に対応したメ
モリセルに対して書き込みまたは読み出しのアクセスサ
イクルを実行する。
ラムアドレス信号A9〜A17とが第１のセレクタ40に入力
され、ロウ／カラム切換信号に応じてロウアドレス信号
A0〜A8とカラムアドレス信号A9〜A17とが順位に切り換
えられて第２のセレクタ42に出力され、リフレッシュサ
イクル実行指令信号REFCYCがロウレベルであることか
ら、ロウアドレス信号A0〜A8をメモリアドレス信号MA0
〜MA8としてDRAM500に出力した後、次にカラムアドレス
信号A9〜A17をメモリアドレス信号MA0〜MA8としてDRAM5
00に出力することによって、アクセス対象のメモリセル
に対してリード／ライトのアクセスサイクルを実行す
る。このとき、DRAMアクセス制御回路100は、MPU300か
らアクセス対象のメモリセルを指定するアドレス信号と
リード／ラインのアクセス動作を指令するコントロール
信号とを入力し、DRAM500に対してロウアドレスセレク
ト信号RASとカラムアドレスセレクト信号CASとライトイ
ネーブル信号WEとをDRAM500に出力し、ライトイネーブ
ル信号WEのハイ，ロウに応じて前記のロウアドレス信号
A0〜A8およびカラムアドレス信号A9〜A17に対応したメ
モリセルに対して書き込みまたは読み出しのアクセスサ
イクルを実行する。
そして、このとき、アクセス対象のメモリセルが属す
るロウアドレスに接続されているすべてのメモリセルを
同時に自動的にリフレッシュする。
るロウアドレスに接続されているすべてのメモリセルを
同時に自動的にリフレッシュする。
一方、DRAMアクセス制御回路100は、MPU300からDRAM5
00に対してアクセスサイクルを実行するときに、ロウア
ドレスデコード回路112のゲート46（ｎ）に対してロウ
レベルのラッチタイミング信号LatchTMGを出力する。ア
クセス対象のメモリセルのロウアドレスをnPとすると、
このアクセス対象ロウアドレスnPに対応したゲート46
（nP）からロウレベル第１のラッチクロック信号LC1（n
P）が出力され、対応するゲート18（nP）を介してレジ
スタ20（nP）に入力し、このレジスタ20（nP）におい
て、そのときリフレッシュインターバルカウンタ16から
出力された現在カウント値Ａを元の前回カウント値Ｂに
代えて新たな前回カウント値Ｂとしてラッチする。とこ
ろが、対応するコンパレータ22（nP）においては、現在
カウント値Ａがわずかに遅れて入力されることになるた
め、現在カウント値Ａと前回カウント値Ｂとが不一致と
なり、そのコンパレータ22（nP）からは一致信号が出力
されず、したがって、リフレッシュサイクルの繰り返し
周期である4msec内にアクセス対象ロウアドレスnPと同
じロウアドレスに対してリフレッシュ要求発生回路102
からリフレッシュ要求信号REFREQ（nP）が出力されたと
しても、前記のコンパレータ22（nP）に対応するＤ−フ
リップフロップ24（nP）からはリフレッシュ要求信号RE
FREQ（nP）が出力されないことになる。このアクセス対
象ロウアドレスnPに対応したコンパレータ22（nP）にお
いて、現在カウント値Ａが前回カウント値Ｂと一致する
のは、4msecの１サイクルが経過したときであり、それ
まではリフレッシュ要求信号REFREQ（nP）が出力される
ことはない。
00に対してアクセスサイクルを実行するときに、ロウア
ドレスデコード回路112のゲート46（ｎ）に対してロウ
レベルのラッチタイミング信号LatchTMGを出力する。ア
クセス対象のメモリセルのロウアドレスをnPとすると、
このアクセス対象ロウアドレスnPに対応したゲート46
（nP）からロウレベル第１のラッチクロック信号LC1（n
P）が出力され、対応するゲート18（nP）を介してレジ
スタ20（nP）に入力し、このレジスタ20（nP）におい
て、そのときリフレッシュインターバルカウンタ16から
出力された現在カウント値Ａを元の前回カウント値Ｂに
代えて新たな前回カウント値Ｂとしてラッチする。とこ
ろが、対応するコンパレータ22（nP）においては、現在
カウント値Ａがわずかに遅れて入力されることになるた
め、現在カウント値Ａと前回カウント値Ｂとが不一致と
なり、そのコンパレータ22（nP）からは一致信号が出力
されず、したがって、リフレッシュサイクルの繰り返し
周期である4msec内にアクセス対象ロウアドレスnPと同
じロウアドレスに対してリフレッシュ要求発生回路102
からリフレッシュ要求信号REFREQ（nP）が出力されたと
しても、前記のコンパレータ22（nP）に対応するＤ−フ
リップフロップ24（nP）からはリフレッシュ要求信号RE
FREQ（nP）が出力されないことになる。このアクセス対
象ロウアドレスnPに対応したコンパレータ22（nP）にお
いて、現在カウント値Ａが前回カウント値Ｂと一致する
のは、4msecの１サイクルが経過したときであり、それ
まではリフレッシュ要求信号REFREQ（nP）が出力される
ことはない。
換言すれば、リフレッシュ要求発生回路102によって4
msecのサイクルですべてのロウアドレスをリフレッシュ
することを前提としているのであるが、リード／ライト
のアクセスサイクルが実行されたロウアドレスについて
は、そのアクセスサイクルによって自動的にリフレッシ
ュが行われることに鑑み、4msecの繰り返し周期内では
リフレッシュ要求発生回路102によるリフレッシュサイ
クルを禁止しているのである。したがって、アクセスサ
イクルの実行は、アクセス対象ロウアドレスnPに対する
リフレッシュ要求発生回路102によるリフレッシュサイ
クルの終了を待つ必要がなくなり、直ちに実行すること
ができる。このようにリフレッシュサイクルの実行数を
減少させることにより、DRAM500に対するアクセスのス
ループットを向上することができるのである。
msecのサイクルですべてのロウアドレスをリフレッシュ
することを前提としているのであるが、リード／ライト
のアクセスサイクルが実行されたロウアドレスについて
は、そのアクセスサイクルによって自動的にリフレッシ
ュが行われることに鑑み、4msecの繰り返し周期内では
リフレッシュ要求発生回路102によるリフレッシュサイ
クルを禁止しているのである。したがって、アクセスサ
イクルの実行は、アクセス対象ロウアドレスnPに対する
リフレッシュ要求発生回路102によるリフレッシュサイ
クルの終了を待つ必要がなくなり、直ちに実行すること
ができる。このようにリフレッシュサイクルの実行数を
減少させることにより、DRAM500に対するアクセスのス
ループットを向上することができるのである。
＜発明の効果＞ 本発明によれば、次の効果が発揮される。
アクセスサイクルが実行されるときには、そのアクセ
ス対象のメモリセルを接続しているロウアドレスに接続
されたすべてのメモリセルが自動的にリフレッシュされ
ることに鑑み、アクセス対象ロウアドレスと同一のロウ
アドレスに対してリフレッシュサイクルの繰り返し周期
内でリフレッシュ要求信号が発生された場合には、その
リフレッシュ要求信号をクリアすることで前記の繰り返
し周期内に同じロウアドレスが２回にわたってリフレッ
シュされることを避けるようにしたので、リフレッシュ
サイクルの実行数が減少し、その分ダイナミックメモリ
に対するアクセスのスループットを向上することができ
る。
ス対象のメモリセルを接続しているロウアドレスに接続
されたすべてのメモリセルが自動的にリフレッシュされ
ることに鑑み、アクセス対象ロウアドレスと同一のロウ
アドレスに対してリフレッシュサイクルの繰り返し周期
内でリフレッシュ要求信号が発生された場合には、その
リフレッシュ要求信号をクリアすることで前記の繰り返
し周期内に同じロウアドレスが２回にわたってリフレッ
シュされることを避けるようにしたので、リフレッシュ
サイクルの実行数が減少し、その分ダイナミックメモリ
に対するアクセスのスループットを向上することができ
る。
また、各ロウアドレス毎に、所定の周期の計測が行わ
れ、アクセスサイクルの実行によって自動的にリフレッ
シュされたアクセス対象ロウアドレスは、リフレッシュ
された時点で所定の周期の計測がリセットされて新たに
計測が開始されるので、すべてのロウアドレスが、所定
の周期でリフレッシュされることになる。
れ、アクセスサイクルの実行によって自動的にリフレッ
シュされたアクセス対象ロウアドレスは、リフレッシュ
された時点で所定の周期の計測がリセットされて新たに
計測が開始されるので、すべてのロウアドレスが、所定
の周期でリフレッシュされることになる。
第１図ないし第３図は本発明の一実施例に係り、第１図
はダイナミックメモリ・コントローラのブロック線図、
第２図の（ａ）はリフレッシュ要求発生回路の具体的回
路構成図、（ｂ）はリフレッシュ順序回路の具体的回路
構成図、（ｃ）はリフレッシュアドレス回路の具体的回
路構成図、（ｄ）はDRAMアドレス切換回路の具体的回路
構成図、（ｅ）はロウアドレスデコード回路の具体的回
路構成図、第３図はタイムチャートである。第４図はダ
イナミックメモリにおける一般的なシステム概要を示す
ブロック線図、第５図は従来例のダイナミックメモリ・
コントローラのブロック線図、第６図はRASオンリーリ
フレッシュサイクルの説明図である。
はダイナミックメモリ・コントローラのブロック線図、
第２図の（ａ）はリフレッシュ要求発生回路の具体的回
路構成図、（ｂ）はリフレッシュ順序回路の具体的回路
構成図、（ｃ）はリフレッシュアドレス回路の具体的回
路構成図、（ｄ）はDRAMアドレス切換回路の具体的回路
構成図、（ｅ）はロウアドレスデコード回路の具体的回
路構成図、第３図はタイムチャートである。第４図はダ
イナミックメモリにおける一般的なシステム概要を示す
ブロック線図、第５図は従来例のダイナミックメモリ・
コントローラのブロック線図、第６図はRASオンリーリ
フレッシュサイクルの説明図である。
Claims (1)
- 【請求項１】ダイナミックメモリにおける各ロウアドレ
スに対して所定の周期で順次的にリフレッシュサイクル
を繰り返し実行するように構成されたダイナミックメモ
リ・コントローラにおいて、 前記所定の周期を、各ロウアドレス毎に計測してリフレ
ッシュ要求信号を発生するリフレッシュ要求発生回路
と、 前記ダイナミックメモリに対するアクセスサイクルの有
無を監視するアクセス制御回路と、 アクセス制御回路の出力に基づいて、アクセスサイクル
が実行されたときには、そのアクセス対象ロウアドレス
に対応する前記所定の周期の計測をリセットさせるリセ
ット信号を出力するリセット回路とを備え、 前記リフレッシュ要求発生回路は、前記リセット信号に
応答して前記アクセス対象ロウアドレスに対応する所定
の周期の計測をリセットして、その時点から該アクセス
対象ロウアドレスの所定の周期の計測を新たに開始する
ことを特徴とするダイナミックメモリ・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160941A JP2700709B2 (ja) | 1990-06-19 | 1990-06-19 | ダイナミックメモリ・コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160941A JP2700709B2 (ja) | 1990-06-19 | 1990-06-19 | ダイナミックメモリ・コントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0453085A JPH0453085A (ja) | 1992-02-20 |
| JP2700709B2 true JP2700709B2 (ja) | 1998-01-21 |
Family
ID=15725536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160941A Expired - Fee Related JP2700709B2 (ja) | 1990-06-19 | 1990-06-19 | ダイナミックメモリ・コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2700709B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176591A (en) * | 1981-04-20 | 1982-10-29 | Ricoh Co Ltd | Memory refresh control system |
| JPS61208696A (ja) * | 1985-03-13 | 1986-09-17 | Meidensha Electric Mfg Co Ltd | ダイナミツクメモリのリフレツシユ回路 |
-
1990
- 1990-06-19 JP JP2160941A patent/JP2700709B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0453085A (ja) | 1992-02-20 |
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Legal Events
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