KR20230044002A - 신호 차폐 회로 및 반도체 메모리 - Google Patents

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Abstract

본 발명의 실시예는 신호 차폐 회로 및 반도체 메모리를 제공하고, 상기 신호 차폐 회로는 수신 회로, 지연 제어 회로 및 논리 연산 회로를 포함하며; 여기서, 수신 회로는 처리될 신호 및 칩 선택 신호를 수신하고, 초기 처리 신호 및 초기 칩 선택 신호를 출력하기 위한 것이며; 지연 제어 회로는 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행하여, 칩 선택 차폐 신호를 얻기 위한 - 상기 칩 선택 차폐 신호의 펄스 폭은 두 개의 기설정 클럭 주기보다 크거나 같음 - 것이고; 논리 연산 회로는 상기 칩 선택 차폐 신호에 따라 상기 초기 처리 신호에 대해 무효 차폐 처리를 수행하여, 타깃 신호를 얻기 위한 것이다.

Description

신호 차폐 회로 및 반도체 메모리
관련 출원의 상호 참조
본 발명은 출원번호가 202111064019.9이고, 출원일자가 2021년 09월 10일이며, 발명의 명칭이 “신호 차폐 회로 및 반도체 메모리”인 중국 특허 출원에 기반하여 제출하였고, 상기 중국 특허 출원의 우선권을 주장하는 바, 상기 중국 특허 출원의 전부 내용은 참조로서 본 발명에 인용된다.
본 발명은 집적 회로 기술 분야에 관한 것으로서, 특히 신호 차폐 회로 및 반도체 메모리에 관한 것이다.
반도체 기술의 지속적인 발전에 따라, 사람들은 컴퓨터 등 기기를 제조 및 사용할 때, 데이터의 전송 속도에 대해 더욱 높은 요구를 제기한다. 더욱 빠른 데이터 전송 속도를 획득하기 위해, 데이터가 더블 데이터 레이트(Double Data Rate, DDR)로 전송될 수 있는 메모리 등 일련의 소자가 시대에 맞춰 나타났다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)에서, DRAM에 대해, 현재 칩 선택(Chip Select, CS) 신호를 통해 명령 주소 신호 또는 클럭 신호에 대해 무효 신호 차폐를 수행하는 것을 구현함으로써, 소비 전류를 줄일 수 있다.
본 발명은 신호 차폐 회로 및 반도체 메모리를 제공하여, DRAM에서 유효 정보가 손실되지 않는 것을 보장하는 동시에, 전류 낭비를 최대한 피함으로써, 전력 소비를 절약하는 목적에 달성할 수도 있다.
제1 측면에 있어서, 본 발명의 실시예는 신호 차폐 회로를 제공하고, 상기 신호 차폐 회로는 수신 회로, 지연 제어 회로 및 논리 연산 회로를 포함하며; 여기서,
상기 수신 회로는 처리될 신호 및 칩 선택 신호를 수신하고, 초기 처리 신호 및 초기 칩 선택 신호를 출력하기 위한 것이며;
상기 지연 제어 회로는 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행하여, 칩 선택 차폐 신호를 얻기 위한 - 상기 칩 선택 차폐 신호의 펄스 폭은 두 개의 기설정 클럭 주기보다 크거나 같음 - 것이고;
상기 논리 연산 회로는 상기 칩 선택 차폐 신호에 따라 상기 초기 처리 신호에 대해 무효 차폐 처리를 수행하여, 타깃 신호를 얻기 위한 것이다.
일부 실시예에 있어서, 칩 선택 신호는 칩이 선택되었는지 여부를 나타내는 신호이고, 상기 칩 선택 신호는 저전압 레벨이 유효한 펄스 신호이며, 상기 칩 선택 신호의 펄스 폭은 하나의 기설정 클럭 주기이다.
일부 실시예에 있어서, 상기 논리 연산 회로는 구체적으로 상기 초기 처리 신호가 타깃 칩에 대응되는 신호일 때, 상기 칩 선택 차폐 신호에 따라 상기 초기 처리 신호에서의 무효 신호에 대해 차폐 처리를 수행하는 것; 및 상기 초기 처리 신호가 비타깃 칩에 대응되는 신호일 때, 상기 칩 선택 차폐 신호에 따라 상기 초기 처리 신호 전체에 대해 차폐 처리를 수행하는 것 중 적어도 하나를 위한 것이고;
여기서, 상기 타깃 칩은 상기 칩 선택 신호에 의해 선택된 칩이고, 상기 비타깃 칩은 상기 칩 선택 신호에 의해 선택되지 않은 칩이다.
일부 실시예에 있어서, 상기 처리될 신호는 적어도 명령 주소 신호 및 클럭 신호 중 하나를 포함하고; 여기서, 상기 클럭 신호의 주기는 상기 기설정 클럭 주기와 같다.
일부 실시예에 있어서, 상기 처리될 신호가 명령 주소 신호일 때, 상기 수신 회로는 제1 수신 모듈 및 제2 수신 모듈을 포함하고, 상기 논리 연산 회로는 제1 논리 연산 회로를 포함하며; 여기서,
상기 제1 수신 모듈은, 상기 명령 주소 신호를 수신하여, 초기 명령 주소 신호를 출력하도록 구성되고;
상기 제2 수신 모듈은, 상기 칩 선택 신호를 수신하여, 초기 칩 선택 신호를 출력하도록 구성되며;
상기 지연 제어 회로는 상기 제2 수신 모듈의 출력단과 연결되어, 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행함으로써, 상기 칩 선택 차폐 신호를 얻기 위한 것이고;
상기 제1 논리 연산 회로는 상기 지연 제어 회로의 출력단 및 상기 제1 수신 모듈의 출력단과 연결되어, 상기 칩 선택 차폐 신호 및 상기 초기 명령 주소 신호에 대해 논리 연산을 수행함으로써, 타깃 명령 주소 신호를 얻기 위한 것이다.
일부 실시예에 있어서, 상기 처리될 신호가 클럭 신호일 때, 상기 수신 회로는 제3 수신 모듈 및 제4 수신 모듈을 포함하고, 상기 논리 연산 회로는 제2 논리 연산 회로를 포함하며; 여기서,
상기 제3 수신 모듈은, 상기 클럭 신호를 수신하여, 초기 클럭 신호를 출력하도록 구성되고;
상기 제4 수신 모듈은, 상기 칩 선택 신호를 수신하여, 초기 칩 선택 신호를 출력하도록 구성되며;
상기 지연 제어 회로는 상기 제4 수신 모듈의 출력단과 연결되어, 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행함으로써, 상기 칩 선택 차폐 신호를 얻기 위한 것이고;
상기 제2 논리 연산 회로는 상기 지연 제어 회로의 출력단 및 상기 제3 수신 모듈의 출력단과 연결되어, 상기 칩 선택 차폐 신호 및 상기 초기 클럭 신호에 대해 논리 연산을 수행함으로써, 타깃 클럭 신호를 얻기 위한 것이다.
일부 실시예에 있어서, 상기 처리될 신호가 명령 주소 신호 및 클럭 신호일 때, 상기 수신 회로는 제1 수신 모듈, 제2 수신 모듈 및 제3 수신 모듈을 포함하고, 상기 논리 연산 회로는 제1 논리 연산 회로 및 제2 논리 연산 회로를 포함하며; 여기서,
상기 제1 수신 모듈은, 상기 명령 주소 신호를 수신하여, 초기 명령 주소 신호를 출력하도록 구성되고;
상기 제2 수신 모듈은, 상기 칩 선택 신호를 수신하여, 초기 칩 선택 신호를 출력하도록 구성되며;
상기 제3 수신 모듈은, 상기 클럭 신호를 수신하여, 초기 클럭 신호를 출력하도록 구성되고;
상기 지연 제어 회로는 상기 제2 수신 모듈의 출력단과 연결되어, 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행함으로써, 상기 칩 선택 차폐 신호를 얻기 위한 것이고;
상기 제1 논리 연산 회로는 상기 지연 제어 회로의 출력단 및 상기 제1 수신 모듈의 출력단과 연결되어, 상기 칩 선택 차폐 신호에 따라 상기 초기 명령 주소 신호에 대해 무효 차폐 처리를 수행함으로써, 타깃 명령 주소 신호를 얻기 위한 것이며;
상기 제2 논리 연산 회로는 상기 지연 제어 회로의 출력단 및 상기 제3 수신 모듈의 출력단과 연결되어, 상기 칩 선택 차폐 신호 및 상기 초기 클럭 신호에 대해 논리 연산을 수행함으로써, 타깃 클럭 신호를 얻기 위한 것이다.
일부 실시예에 있어서, 상기 제1 논리 연산 회로는 제1 완충기, 제1 앤드 게이트(AND gate) 및 제2 완충기를 포함하고; 여기서,
상기 제1 완충기는 상기 제1 수신 모듈과 연결되어, 상기 초기 명령 주소 신호에 대해 구동 강화 및 지연 처리를 수행함으로써, 제1 명령 주소 신호를 얻기 위한 것이며;
상기 제1 앤드 게이트는 상기 제1 완충기의 출력단 및 상기 지연 제어 회로의 출력단과 연결되어, 상기 칩 선택 차폐 신호 및 상기 제1 명령 주소 신호에 대해 앤드 연산을 수행함으로써, 제2 명령 주소 신호를 얻기 위한 것이고;
상기 제2 완충기는 상기 제1 앤드 게이트의 출력단과 연결되어, 상기 제2 명령 주소 신호에 대해 구동 강화 및 지연 처리를 수행함으로써, 상기 타깃 명령 주소 신호를 얻기 위한 것이다.
일부 실시예에 있어서, 상기 제2 논리 연산 회로는 제3 완충기, 제2 앤드 게이트 및 제4 완충기를 포함하고; 여기서,
상기 제3 완충기는 상기 제3 수신 모듈과 연결되어, 상기 초기 클럭 신호에 대해 구동 강화 및 지연 처리를 수행함으로써, 제1 클럭 신호를 얻기 위한 것이며;
상기 제2 앤드 게이트는 상기 제3 완충기의 출력단 및 상기 지연 제어 회로의 출력단과 연결되어, 상기 칩 선택 차폐 신호 및 상기 제1 클럭 신호에 대해 앤드 연산을 수행함으로써, 제2 클럭 신호를 얻기 위한 것이고;
상기 제4 완충기는 상기 제2 앤드 게이트의 출력단과 연결되어, 상기 제2 클럭 신호에 대해 구동 강화 및 지연 처리를 수행함으로써, 상기 타깃 클럭 신호를 얻기 위한 것이다.
일부 실시예에 있어서, 상기 지연 제어 회로는 지연 모듈, 펄스 폭 조정 모듈, 제1 인버터 및 제1 오어 게이트(OR gate)를 포함하고; 여기서,
상기 제1 인버터는 상기 초기 칩 선택 신호에 대해 반전 처리를 수행하여, 제1 중간 신호를 얻기 위한 것이며;
상기 지연 모듈은 상기 초기 칩 선택 신호에 대해 지연 처리를 수행하여, 제2 중간 신호를 얻도록 구성되고;
상기 펄스 폭 조정 모듈은 상기 제2 중간 신호에 대해 펄스 폭 확장 처리를 수행하여, 제3 중간 신호를 얻도록 구성되며;
상기 제1 오어 게이트는 상기 제1 인버터의 출력단 및 상기 펄스 폭 조정 모듈의 출력단과 연결되어, 상기 제1 중간 신호 및 상기 제3 중간 신호에 대해 오어 연산을 수행함으로써, 상기 칩 선택 차폐 신호를 얻기 위한 것이다.
일부 실시예에 있어서, 상기 지연 모듈은 제1 지연 유닛, 제2 지연 유닛 및 제2 인버터를 포함하고, 상기 제2 인버터는 상기 제1 지연 유닛 및 상기 제2 지연 유닛 사이에 위치하며; 여기서,
상기 제1 지연 유닛은 상기 초기 칩 선택 신호에 대해 제1 지연 처리를 수행하여, 제1 지연 신호를 얻도록 구성되고;
상기 제2 인버터는 상기 제1 지연 신호에 대해 반전 처리를 수행하여, 반전 지연 신호를 얻기 위한 것이며;
상기 제2 지연 유닛은 상기 반전 지연 신호에 대해 제2 지연 처리를 수행하여, 상기 제2 중간 신호를 얻도록 구성된다.
일부 실시예에 있어서, 상기 제1 지연 유닛 및 상기 제2 지연 유닛은 모두 저항(R) 및 커패시터(C)로 구성된다.
일부 실시예에 있어서, 상기 펄스 폭 조정 모듈은 제5 완충기 및 제2 오어 게이트를 포함하고; 여기서,
상기 제5 완충기는 상기 지연 모듈의 출력단과 연결되어, 상기 제2 중간 신호에 대해 구동 강화 및 지연 처리를 수행함으로써, 제4 중간 신호를 얻기 위한 것이며;
상기 제2 오어 게이트는 상기 지연 모듈의 출력단 및 상기 제5 완충기의 출력단과 연결되어, 상기 제2 중간 신호 및 상기 제4 중간 신호에 대해 오어 연산을 수행함으로써, 상기 제3 중간 신호를 얻기 위한 것이다.
일부 실시예에 있어서, 상기 신호 차폐 회로는 버퍼 모듈을 더 포함하고, 상기 버퍼 모듈은 복수 개의 제6 완충기로 구성되며; 여기서,
상기 버퍼 모듈은 상기 복수 개의 제6 완충기에 따라 상기 초기 칩 선택 신호에 대해 구동 강화 및 지연 처리를 순차적으로 수행하여, 타깃 칩 선택 신호를 얻도록 구성된다.
일부 실시예에 있어서, 상기 신호 차폐 회로는 샘플링 회로 및 디코딩 회로를 더 포함하고; 여기서,
상기 샘플링 회로는 상기 타깃 명령 주소 신호, 상기 타깃 클럭 신호 및 상기 타깃 칩 선택 신호를 수신하고, 상기 타깃 클럭 신호를 사용하여 상기 타깃 명령 주소 신호 및 상기 타깃 칩 선택 신호에 대해 샘플링을 수행하여, 샘플링 명령 주소 신호 및 샘플링 칩 선택 신호를 얻기 위한 것이며;
상기 디코딩 회로는 상기 샘플링 회로의 출력단과 연결되어, 상기 샘플링 칩 선택 신호 및 상기 샘플링 명령 주소 신호에 대해 디코딩을 수행함으로써, 타깃 명령 결과를 얻는다.
일부 실시예에 있어서, 상기 샘플링 회로는 복수 개의 D 타입 플립플롭으로 구성된다.
일부 실시예에 있어서, 상기 완충기는 두 개의 인버터로 구성된다.
일부 실시예에 있어서, 상기 칩 선택 차폐 신호의 상승 에지 시각은 상기 제1 명령 주소 신호의 펄스 시작 시간보다 빠르고; 상기 칩 선택 차폐 신호의 하강 에지 시각은 상기 제1 명령 주소 신호의 펄스 종료 시간보다 늦으며; 여기서, 상기 칩 선택 차폐 신호 및 상기 제1 명령 주소 신호는 상기 칩 선택 신호의 동일한 유효 펄스에 대응된다.
제2 측면에 있어서, 본 발명의 실시예는 반도체 메모리를 제공하고, 상기 반도체 메모리는 제1 측면 중 어느 한 항에 따른 신호 차폐 회로를 포함한다.
일부 실시예에 있어서, 상기 반도체 메모리는 동적 랜덤 액세스 메모리(DRAM) 칩이다.
일부 실시예에 있어서, 상기 동적 랜덤 액세스 메모리(DRAM) 칩은 DDR5 메모리 규격에 부합된다.
본 발명의 실시예는 신호 차폐 회로 및 반도체 메모리를 제공하고, 상기 신호 차폐 회로는 수신 회로, 지연 제어 회로 및 논리 연산 회로를 포함하며; 여기서, 수신 회로는 처리될 신호 및 칩 선택 신호를 수신하고, 초기 처리 신호 및 초기 칩 선택 신호를 출력하기 위한 것이며; 지연 제어 회로는 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행하여, 칩 선택 차폐 신호를 얻기 위한 - 상기 칩 선택 차폐 신호의 펄스 폭은 두 개의 기설정 클럭 주기보다 크거나 같음 - 것이고; 논리 연산 회로는 상기 칩 선택 차폐 신호에 따라 상기 초기 처리 신호에 대해 무효 차폐 처리를 수행하여, 타깃 신호를 얻기 위한 것이다. 이렇게, DDR5 DRAM에서의 명령 주소 신호는 두 개의 기설정 클럭 주기에 기반하는 신호이고, 본 발명에서 제공하는 칩 선택 차폐 신호의 펄스 폭은 두 개의 기설정 클럭 주기보다 크거나 같아, 초기 처리 신호에 대해 차폐 처리를 수행할 때, DDR5 DRAM에서 유효 정보가 손실되지 않는 것을 보장하는 동시에, 전류 낭비를 최대한 피함으로써, 전력 소비를 절약하는 목적에 달성할 수도 있다.
도 1은 DRAM의 응용 시나리오 예시도이다.
도 2는 신호 차폐 회로의 구성 구조 예시도이다.
도 3은 신호 차폐 회로의 신호 타이밍 예시도이다.
도 4는 DDR5의 판독 명령 타이밍 예시도이다.
도 5는 DDR5의 신호 타이밍 예시도이다.
도 6은 DDR5의 다른 신호 타이밍 예시도이다.
도 7은 본 발명의 실시예에서 제공하는 신호 차폐 회로의 구성 구조 예시도 1이다.
도 8a는 본 발명의 실시예에서 제공하는 신호 차폐 회로의 구성 구조 예시도 2이다.
도 8b는 본 발명의 실시예에서 제공하는 신호 차폐 회로의 구성 구조 예시도 3이다.
도 8c는 본 발명의 실시예에서 제공하는 신호 차폐 회로의 구성 구조 예시도 4이다.
도 9a는 본 발명의 실시예에서 제공하는 신호 차폐 회로의 구성 구조 예시도 5이다.
도 9b는 본 발명의 실시예에서 제공하는 신호 차폐 회로의 구성 구조 예시도 6이다.
도 9c는 본 발명의 실시예에서 제공하는 신호 차폐 회로의 구성 구조 예시도 7이다.
도 10은 본 발명의 실시예에서 제공하는 신호 차폐 회로의 신호 타이밍 예시도 1이다.
도 11은 본 발명의 실시예에서 제공하는 신호 차폐 회로의 구성 구조 예시도 8이다.
도 12는 본 발명의 실시예에서 제공하는 신호 차폐 회로의 구체적 회로 구조 예시도 1이다.
도 13a는 본 발명의 실시예에서 제공하는 신호 차폐 회로의 신호 타이밍 예시도 2이다.
도 13b는 본 발명의 실시예에서 제공하는 신호 차폐 회로의 신호 타이밍 예시도 3이다.
도 14는 본 발명의 실시예에서 제공하는 신호 차폐 회로의 구체적 회로 구조 예시도 2이다.
도 15a는 본 발명의 실시예에서 제공하는 신호 차폐 회로의 신호 타이밍 예시도 4이다.
도 15b는 본 발명의 실시예에서 제공하는 신호 차폐 회로의 신호 타이밍 예시도 5이다.
도 16은 본 발명의 실시예에서 제공하는 반도체 메모리의 구성 구조 예시도이다.
아래에 본 발명의 실시예에서의 도면을 결합하여, 본 발명의 실시예에서의 기술 방안에 대해 명확하고 완전한 설명을 수행한다. 이해할 수 있는 것은, 여기서 설명된 구체적 실시예는 단지 관련 발명을 해석하기 위한 것일 뿐, 상기 발명에 대한 한정은 아니다. 또한 더 설명해야 할 것은, 설명의 편의를 위해, 도면에서는 단지 관련 발명과 관련되는 전부가 아닌 일부만 도시하였다.
별도로 정의되지 않는 한, 본 명세서에서 사용된 모든 기술 및 과학 용어와 본 발명의 기술 분야에 속하는 기술자가 통상적으로 이해하는 의미와 동일하다. 본 명세서에서 사용된 용어는 단지 본 발명의 실시예를 설명하기 위한 목적을 위한 것일 뿐, 본 발명을 한정하려는 것은 아니다.
아래의 설명에 있어서, “일부 실시예”에 관하여, 이는 모든 가능한 실시예의 부분 집합을 설명하였지만, “일부 실시예”는 모든 가능한 실시예의 동일한 부분 집합 또는 상이한 부분 집합일 수 있고, 충돌되지 않는 경우 서로 결합될 수도 있음을 이해할 수 있다.
설명해야 할 것은, 본 발명의 실시예에 연관된 용어 “제1/제2/제3 ”은 단지 유사한 대상을 구분하기 위한 것일 뿐, 대상에 대한 특정 정렬을 나타내지 않고, 이해할 수 있는 것은, “제1/제2/제3 ”은 허용된 경우에서 특정된 순서 또는 선후 순서를 서로 교환함으로써, 여기서 설명된 본 발명의 실시예로 하여금 여기서 도시되거나 또는 설명된 이외의 순서로 실시될 수 있도록 할 수 있다.
본 발명의 실시예에 대해 추가로 상세하게 설명하기 전에, 먼저 본 발명의 실시예에서 언급한 명사 및 용어에 대해 설명하고, 본 발명의 실시예에서 연관된 명사 및 용어는 아래와 같은 해석에 적용된다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)
동기식 동적 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory, SDRAM)
더블 데이터 레이트(Double Data Rate, DDR)
4세대 DDR(4th DDR, DDR4)
5세대 DDR(5th DDR, DDR5)
중앙 처리 장치(Central Processing Unit, CPU)
명령 주소 입력(Command/Address Input, CA)
클럭 입력(Clock Input, CLK)
칩 선택 입력(Chip Select Input, CS)
비완충 듀얼 인라인 메모리 모듈(Unbuffered Dual In-Line Memory Modules or unregistered Dual In-Line Memory Modules, UDIMM)
소형 듀얼 인라인 메모리 모듈(Small Outline Dual In-line Memory Module, SODIMM)
유효한(Valid)
무효한(Invalid)
전력 소비(Power Consumption)
완충기(Buffer/Repeater, RPT)
도 1을 참조하면, DRAM의 응용 시나리오 예시도를 도시하였다. 도 1에 도시된 바와 같이, UDIMM/SODIMM의 응용 시나리오를 예로 들어, UDIMM/SODIMM 시스템에서, 랜덤 액세스 메모리에서의 하나의 랭크(Rank)에서의 DRAM은 동일한 CS에 연결되고, 모든 Rank에서의 DRAM의 CA/CLK는 모두 서로 연결되며, 상이한 CS 신호는 상이한 Rank에 연결된다. 예를 들어, 도 1에 도시된 CS0은 Rank0에 연결되고, CS1은 Rank1에 연결되며, Rank0 및 Rank1에서의 모든 DRAM의 CA/CLK는 모두 서로 연결된다.
다시 말하면, CPU가 CS0 유효 명령을 송신할 때, 모든 Rank에서의 DRAM은 모두 CA 및 CLK 명령을 수신하고, 구별은 단지 CS가 상이한 것일 뿐이다. 여기서, CS는 어떤 의미에서 Rank select로 이해될 수 있고, 즉 CS는 칩이 선택되었는지 여부를 나타내는 신호로 간주될 수 있다.
이해할 수 있는 것은, DDR4 DRAM에 대해, 이는 하나의 클럭 주기에 기반하는 명령이고, 현재 CS_n을 사용하여 소비 전류를 줄일 수 있는 방식은 두 가지가 있으며, (1) CS_n을 사용하여 명령 주소 신호에 대해 차폐(Masking)를 수행하고; (2) CS_n을 사용하여 클럭 신호에 대해 차폐를 수행한다. 여기서, 명령 주소 신호는 CMD/ADD로 나타낼 수 있고, CA로 나타낼 수도 있으며; 클럭 신호는 CLK로 나타낼 수 있다. 설명해야 할 것은, 여기서 CMD/ADD는 DRAM의 다양한 명령 주소 신호의 통칭이고, 행 주소 스트로브(Row Address Strobe, RAS), 열 주소 스트로브(Column Address Strobe, CAS), 쓰기 명령(Write, WE), 판독 명령(Read, RD) 등 명령 신호를 포함할 수 있으며, A13~A0의 주소 신호 등이 더 포함될 수 있다. 또한, 실제 응용에 있어서, 상기 명령 주소 신호가 몇 비트의 주소 신호를 포함하는지는 구체적으로 DRAM의 규격에 따라 결정될 수 있고, 본 발명의 실시예는 어떠한 한정도 하지 않는다.
구체적으로, 도 2를 참조하면, 신호 차폐 회로의 구성 구조 예시도를 도시하였다. 도 2에 도시된 바와 같이, 상기 신호 차폐 회로(20)는 제1 수신기(201), 제2 수신기(202), 제3 수신기(203), 제1 완충기(204), 제2 완충기(205), 제3 완충기(206), 제1 인버터(207), 제1 앤드 게이트(208), 제4 완충기(209), 제5 완충기(210), 제2 앤드 게이트(211), 제6 완충기(212), 제7 완충기(213), D 타입 플립플롭(Data Flip-Flop 또는 Delay Flip-Flop, DFF)(214), 제2 인버터(215) 및 제3 앤드 게이트(216)를 포함할 수 있다. 여기서, 제1 수신기(201)의 두 개의 입력 신호는 각각 칩 선택 신호(CS_n으로 표시) 및 참조 신호(VREFCA로 표시)이고, 출력 신호는 초기 칩 선택 신호(CSB로 표시)이며; 제2 수신기(202)의 두 개의 입력 신호는 각각 명령 주소 신호(CMD/ADD로 표시) 및 참조 신호(VREFCA로 표시)이고, 출력 신호는 초기 명령 주소 신호(CA로 표시)이며; 제3 수신기(203)의 두 개의 입력 신호는 각각 입력 클럭 신호(CK_t로 표시) 및 상보적 입력 클럭 신호(CK_c로 표시)이고, 출력 신호는 초기 클럭 신호(CLK로 표시)이다.
도 2에 있어서, 제1 완충기(204), 제2 완충기(205) 및 제3 완충기(206)의 구동 능력은 순차적으로 증가되고, CSB 신호가 제1 완충기(204), 제2 완충기(205) 및 제3 완충기(206)를 순차적으로 통과한 다음 타깃 칩 선택 신호(CSBI로 표시)를 얻는다. 제4 완충기(209) 및 제5 완충기(210)의 구동 능력도 순차적으로 증가되고, CSB 신호는 제1 인버터(207)를 통과한 다음 CA 신호와 함께 제1 앤드 게이트(208)에 입력되며, 제1 앤드 게이트(208)의 출력 신호가 제4 완충기(209) 및 제5 완충기(210)를 순차적으로 통과한 다음 타깃 명령 주소 신호(CMD/ADD_RPT로 표시)를 얻는다. 제6 완충기(212) 및 제7 완충기(213)의 구동 능력도 순차적으로 증가되고, CSB 신호는 제1 인버터(207)를 통과한 다음 다시 CLK 신호와 함께 제2 앤드 게이트(211)에 입력되며, 제2 앤드 게이트(211)의 출력 신호가 제6 완충기(212) 및 제7 완충기(213)를 순차적으로 통과한 다음 타깃 클럭 신호(CLK_RPT로 표시)를 얻는다.
CSBI, CMD/ADD_RPT 및 CLK_RPT를 얻은 다음, 이에 대해 디코딩 처리를 수행할 수도 있다. 구체적으로, D 타입 플립플롭(214)을 사용하여, 입력된 CSBI 및 CMD/ADD_RPT에 대해 CLK_RPT로 샘플링 처리를 수행함으로써, 샘플링 칩 선택 신호(CSB_INTER로 표시) 및 샘플링 명령 주소 신호(CMD/ADD_INTER로 표시)를 얻은 다음, CSB_INTER은 제2 인버터(215)를 통과한 다음 CMD/ADD_INTER와 제3 앤드 게이트(216)에 입력되고, 최종적으로 디코딩하여 타깃 명령 결과(CMD/ADD_OUT로 표시)를 얻는다. 유의해야 할 것은, D 타입 플립플롭(214)은 단일 DFF가 아니고, 복수 개의 DFF일 수 있으며, 도 2에서는 단지 하나의 심볼(symbol) 표지일 뿐, DFF_top으로 나타낼 수도 있고, 이는 단지 D 타입 플립플롭이 명령 주소 신호에 대한 샘플링 기능을 나타내기 위한 것일 뿐이다.
도 2에 도시된 회로 구조에 따라, 이에 대응되는 신호 타이밍 이미지는 도 3에 도시된 바와 같다. 도 3에 있어서, 유효한 CSB 신호(Valid CSB0으로 표시)는 저전압 레벨이 유효한 펄스 신호이고, 펄스 폭은 하나의 클럭 주기이며, 이는 Valid CSB0 신호와 연결된 Rank가 선택된 것을 나타내기 위한 것이고; 무효한 CSB 신호(Invalid CSB1로 표시)는 고전압 레벨 신호이며, 이는 Invalid CSB1 신호와 연결된 Rank가 선택되지 않은 것을 나타내기 위한 것이다. 이러한 경우에, 유효한 타깃 명령 주소 신호(Valid CMD/ADD_RPT0으로 표시)도 펄스 신호이고, 펄스 폭은 하나의 클럭 주기이며, 즉 Valid CSB0이 저전압 레벨인 기간 동안, 타깃 명령 주소 신호는 통과될 수 있고, 다른 기간 동안은 저전압 레벨이며; 무효한 타깃 명령 주소 신호(Invalid CMD/ADD_RPT1로 표시)는 저전압 레벨 신호이다. 또한, 유효한 타깃 클럭 신호(Valid CLK_RPT0으로 표시)도 펄스 신호이고, Valid CSB0이 저전압 레벨인 기간 동안, 타깃 클럭 신호는 통과될 수 있고, 다른 기간 동안은 저전압 레벨이며; 무효한 타깃 클럭 신호(Invalid CLK_RPT1로 표시)는 저전압 레벨 신호이다. 여기서, 고전압 레벨 신호는 H로 나타내고, 저전압 레벨 신호는 L로 나타낸다.
간단히 말하면, CS_n을 사용하여 명령 주소 신호에 대해 차폐를 수행할 때, 도 3에 도시된 신호 타이밍에 따라, CMD/ADD masking 방식을 사용하면 Invalid CS Rank 중 완충기 및 DFF의 전력 소비를 절약하는 동시에, Valid CS Rank의 정상 작동을 보장할 수 있음으로써, Valid Rank가 CS_n이 고전압 레벨인 기간의 전류 소모를 절약할 수 있는 것을 알 수 있다.
CS_n을 사용하여 클럭 신호에 대해 차폐를 수행할 때, 도 3에 도시된 신호 타이밍에 따라, CLK masking 방식을 사용하면 Invalid CS Rank 중 완충기 및 DFF의 전력 소비를 절약하고, 절약된 전류는 CMD/ADD masking의 몇 배(CLK의 주파수가 더욱 빠르기 때문에)임으로써, Valid Rank가 CS_n이 고전압 레벨인 기간의 전류 소모를 절약할 수도 있는 것을 알 수 있다.
더 이해할 수 있는 것은, DDR5 DRAM에 대해, 판독 명령(READ) 또는 쓰기 명령(WRITE) 기간 동안, DDR5는 BC8, BL16, BL32(선택 가능) 및 BL32 OTF(선택 가능)를 지원하고, MR[1:0]은 버스트 동작 모드(Burst Operation Mode)를 선택하는데 사용될 수 있다. 여기서, 도 4는 판독 명령의 타이밍 예시도를 도시하였다. 도 4에 있어서, 판독 명령은 두 개의 클럭 주기를 포함하고, 예를 들어 <BA,BG> 및 <CA,BL,AP>는 하나의 READ 명령에 대응된다.
그러나, DDR5 DRAM에 대해, 이는 두 개의 클럭 주기에 기반하는 명령이고, 만약 고유의 아키텍처가 여전히 사용되면, Valid의 DRAM에 대해, 두 번째 클럭 주기에서의 CA 정보가 손실되어, CMD 디코딩 실패가 발생될 수 있다(상세한 내용은 도 5를 참조). 여기서, 도 5에 도시된 바와 같이, CLK는 초기 클럭 신호를 나타내고, CA는 초기 명령 주소 신호를 나타내며, CSB는 초기 칩 선택 신호를 나타내고, CMD/ADD_RPT는 타깃 명령 주소 신호를 나타내며, CSB_Masking은 칩 선택 차폐 신호를 나타내고, CMD는 디코딩 결과를 나타낸다. 이로부터 알다시피, CA는 CA0 및 CA2를 포함하지만, CSB는 저전압 레벨이 유효한 펄스 신호이고, 펄스 폭은 단지 하나의 클럭 주기일 뿐이기에, CSB_Masking의 펄스 폭도 하나의 클럭 주기이며, 이때 CA가 CSB_Masking을 통과할 때, 제1 클럭 주기의 CA0만 통과되고, 두 번째 클럭 주기에서의 CA2는 손실되어, CMD 디코딩 실패가 발생된다.
이러한 경우에, DDR5에서 CS_n의 하강 에지 및 CMD/ADD는 동기적이기에, CS_n을 사용하여 CSB_Masking을 생성함으로써 전력 소비를 줄일 때, 이론적으로 CSB_Masking의 하강 에지는 CA보다 빨라야 한다. 도 6은 DDR5의 다른 신호 타이밍 예시도를 도시하였다. 도 6에 도시된 바와 같이, 여기서 DDR5의 CSB_Masking 타이밍 참조를 제공하였고, 도 6은 이상적인 경우에서의 타깃 상황이다. 여기서, t1은 CSB_Masking의 하강 에지 시각이 CA보다 빠른 것을 나타내고, t2는 CSB_Masking의 상승 에지 시각이 CA보다 늦은 것을 나타낸다. 다시 말하면, Valid DRAM의 CMD 디코딩에서 정보가 손실되지 않는 것을 보장하는 동시에 전력 소비를 최대한 절약할 수도 있는 방법은 본 발명에서 시급히 해결해야 하는 기술적 문제이다.
본 발명의 실시예는 신호 차폐 회로를 제공하고, 상기 신호 차폐 회로는 수신 회로, 지연 제어 회로 및 논리 연산 회로를 포함하며; 여기서, 수신 회로는 처리될 신호 및 칩 선택 신호를 수신하고, 초기 처리 신호 및 초기 칩 선택 신호를 출력하기 위한 것이며; 지연 제어 회로는 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행하여, 칩 선택 차폐 신호를 얻기 위한 - 상기 칩 선택 차폐 신호의 펄스 폭은 두 개의 기설정 클럭 주기보다 크거나 같음 - 것이고; 논리 연산 회로는 상기 칩 선택 차폐 신호에 따라 상기 초기 처리 신호에 대해 무효 차폐 처리를 수행하여, 타깃 신호를 얻기 위한 것이다. 이렇게, DDR5 DRAM에서의 명령 주소 신호는 두 개의 기설정 클럭 주기에 기반하는 신호이고, 본 발명에서 제공하는 칩 선택 차폐 신호의 펄스 폭은 두 개의 기설정 클럭 주기보다 크거나 같아, 초기 처리 신호에 대해 차폐 처리를 수행할 때, DDR5 DRAM에서 유효 정보가 손실되지 않는 것을 보장하는 동시에, 전류 낭비를 최대한 피함으로써, 전력 소비를 절약하는 목적에 달성할 수도 있다.
아래에 도면을 결합하여 본 발명의 각 실시예에 대해 상세하게 설명한다.
본 발명의 일 실시예에 있어서, 도 7을 참조하면, 본 발명의 실시예에서 제공하는 신호 차폐 회로(70)의 구성 구조 예시도를 도시하였다. 도 7에 도시된 바와 같이, 신호 차폐 회로(70)는 수신 회로(710), 지연 제어 회로(720) 및 논리 연산 회로(730)를 포함할 수 있고; 여기서,
수신 회로(710)는 처리될 신호 및 칩 선택 신호를 수신하며, 초기 처리 신호 및 초기 칩 선택 신호를 출력하기 위한 것이고;
지연 제어 회로(720)는 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행하여, 칩 선택 차폐 신호를 얻기 위한 - 상기 칩 선택 차폐 신호의 펄스 폭은 두 개의 기설정 클럭 주기보다 크거나 같음 - 것이며;
논리 연산 회로(730)는 상기 칩 선택 차폐 신호에 따라 상기 초기 처리 신호에 대해 무효 차폐 처리를 수행하여, 타깃 신호를 얻기 위한 것이다.
설명해야 할 것은, 본 발명의 실시예에 있어서, 칩 선택 신호는 CS_n으로 나타내고, 초기 칩 선택 신호는 CSB로 나타낸다. 여기서, 칩 선택 신호는 칩이 선택되었는지 여부를 나타내는 신호일 수 있고, 칩 선택 신호는 저전압 레벨이 유효한 펄스 신호이며, 칩 선택 신호의 펄스 폭은 하나의 기설정 클럭 주기이다.
더 설명해야 할 것은, 본 발명의 실시예에 있어서, 처리될 신호는 적어도 명령 주소 신호 및 클럭 신호 중 하나를 포함할 수 있고; 여기서, 클럭 신호의 주기는 기설정 클럭 주기와 같다.
상응하게, 수신 회로(710)를 통해 얻은 초기 처리 신호는 초기 명령 주소 신호 및 초기 클럭 신호 중 하나를 포함할 수 있다.
여기서, 수신 회로(710)는 수신기(Recevier)일 수 있고, 완충기(Buffer)일 수도 있다. 또한, 명령 주소 신호는 CMD/ADD로 나타내고, 초기 명령 주소 신호는 CA로 나타내며; 클럭 신호는 CK_t 및 CK_c로 나타내고, 초기 클럭 신호는 CLK로 나타낸다.
더 설명해야 할 것은, 본 발명의 실시예에 있어서, 칩 선택 차폐 신호는 CS_Masking으로 나타낸다. 또한, CS와 CSB는 신호 반전을 나타내고, 즉 CS_Masking은 CSB_Masking의 반전 신호로 간주될 수 있다.
일부 실시예에 있어서, 논리 연산 회로(730)는 구체적으로 상기 초기 처리 신호가 타깃 칩에 대응되는 신호일 때, 상기 칩 선택 차폐 신호에 따라 상기 초기 처리 신호에서의 무효 신호에 대해 차폐 처리를 수행하는 것; 및 상기 초기 처리 신호가 비타깃 칩에 대응되는 신호일 때, 상기 칩 선택 차폐 신호에 따라 상기 초기 처리 신호 전체에 대해 차폐 처리를 수행하는 것 중 적어도 하나를 위한 것이고;
여기서, 상기 타깃 칩은 상기 칩 선택 신호에 의해 선택된 칩이고, 상기 비타깃 칩은 상기 칩 선택 신호에 의해 선택되지 않은 칩이다.
설명해야 할 것은, 타깃 칩 즉 선택된 칩에 대해, 이때 초기 처리 신호는 유효하고, 칩 선택 차폐 신호를 사용하여 그중 유효 부분을 통과시키고, 나머지 무효 부분은 차폐시켜야 하며; 비타깃 칩 즉 선택되지 않은 칩에 대해, 이때 초기 처리 신호는 무효하고, 칩 선택 차폐 신호를 사용하여 모두 차폐시켜야 한다.
더 설명해야 할 것은, 명령 주소 신호는 두 개의 기설정 클럭 주기에 기반하는 명령이기에, 칩 선택 차폐 신호의 펄스 폭은 두 개의 기설정 클럭 주기보다 크거나 같음으로써, 제2 클럭 주기에서의 명령 주소 정보가 손실되는 것을 피해야 한다.
가능한 실시 형태에 있어서, 처리될 신호가 명령 주소 신호일 때, 칩 선택 차폐 신호를 사용하여 이에 대해 무효 차폐 처리를 수행할 수 있다. 도 8a를 참조하면, 도 7에 도시된 신호 차폐 회로(70)의 기초상, 수신 회로(710)는 제1 수신 모듈(711) 및 제2 수신 모듈(712)을 포함할 수 있고, 논리 연산 회로(730)는 제1 논리 연산 회로(731)를 포함할 수 있으며; 여기서,
제1 수신 모듈(711)은, 상기 명령 주소 신호를 수신하여, 초기 명령 주소 신호를 출력하도록 구성되고;
제2 수신 모듈(712)은, 상기 칩 선택 신호를 수신하여, 초기 칩 선택 신호를 출력하도록 구성되며;
지연 제어 회로(720)는 제2 수신 모듈(712)의 출력단과 연결되어, 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행함으로써, 상기 칩 선택 차폐 신호를 얻기 위한 것이고;
제1 논리 연산 회로(731)는 지연 제어 회로(720)의 출력단 및 제1 수신 모듈(711)의 출력단과 연결되어, 상기 칩 선택 차폐 신호 및 상기 초기 명령 주소 신호에 대해 논리 연산을 수행함으로써, 타깃 명령 주소 신호를 얻기 위한 것이다.
설명해야 할 것은, 본 발명의 실시예에 있어서, 도 8a는 칩 선택 차폐 신호를 사용하여 초기 명령 주소 신호에 대해 차폐 처리를 수행한다. 선택되지 않은 칩에 대해, 이때 초기 명령 주소 신호는 무효 신호이고, 제1 논리 연산 회로(731)를 통해 모두 차폐시킬 수 있다. 선택된 칩에 대해, 이때 초기 명령 주소 신호는 유효 신호이고, 제1 논리 연산 회로(731)를 통해 그중 유효 부분을 통과시키며, 즉 타깃 명령 주소 신호를 얻을 수 있다. 여기서, 타깃 명령 주소 신호는 CMD/ADD_RPT로 나타낼 수 있다.
다른 가능한 실시 형태에 있어서, 처리될 신호가 클럭 신호일 때, 칩 선택 차폐 신호를 사용하여 이에 대해 무효 차폐 처리를 수행할 수 있다. 도 8b를 참조하면, 도 7에 도시된 신호 차폐 회로(70)의 기초상, 수신 회로(710)는 제3 수신 모듈(713) 및 제4 수신 모듈(714)을 포함할 수 있고, 논리 연산 회로(730)는 제2 논리 연산 회로(732)를 포함할 수 있으며; 여기서,
제3 수신 모듈(713)은, 상기 클럭 신호를 수신하여, 초기 클럭 신호를 출력하도록 구성되고;
제4 수신 모듈(714)은, 상기 칩 선택 신호를 수신하여, 초기 칩 선택 신호를 출력하도록 구성되며;
지연 제어 회로(720)는 제4 수신 모듈(714)의 출력단과 연결되어, 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행함으로써, 상기 칩 선택 차폐 신호를 얻기 위한 것이고;
제2 논리 연산 회로(732)는 지연 제어 회로(720)의 출력단 및 제3 수신 모듈(713)의 출력단과 연결되어, 상기 칩 선택 차폐 신호 및 상기 초기 클럭 신호에 대해 논리 연산을 수행함으로써, 타깃 클럭 신호를 얻기 위한 것이다.
설명해야 할 것은, 본 발명의 실시예에 있어서, 도 8b는 칩 선택 차폐 신호를 사용하여 초기 클럭 신호에 대해 차폐 처리를 수행한다. 선택되지 않은 칩에 대해, 이때 초기 클럭 신호는 무효 신호이고, 제2 논리 연산 회로(732)를 통해 모두 차폐시킬 수 있다. 선택된 칩에 대해, 이때 초기 클럭 신호는 유효 신호이고, 제2 논리 연산 회로(732)를 통해 그중 유효 부분을 통과시키며, 즉 타깃 클럭 신호를 얻을 수 있다. 여기서, 타깃 클럭 신호는 PCLK0T_RPT로 나타낼 수 있다.
또 다른 가능한 실시 형태에 있어서, 처리될 신호가 명령 주소 신호 및 클럭 신호일 때, 칩 선택 차폐 신호를 사용하여 이에 대해 각각 무효 차폐 처리를 수행할 수 있다. 도 8c를 참조하면, 도 7에 도시된 신호 차폐 회로(70)의 기초상, 수신 회로(710)는 제1 수신 모듈(711), 제2 수신 모듈(712) 및 제3 수신 모듈(713)을 포함할 수 있고, 논리 연산 회로(730)는 제1 논리 연산 회로(731) 및 제2 논리 연산 회로(732)를 포함할 수 있으며; 여기서,
제1 수신 모듈(711)은, 상기 명령 주소 신호를 수신하여, 초기 명령 주소 신호를 출력하도록 구성되고;
제2 수신 모듈(712)은, 상기 칩 선택 신호를 수신하여, 초기 칩 선택 신호를 출력하도록 구성되며;
제3 수신 모듈(713)은, 상기 클럭 신호를 수신하여, 초기 클럭 신호를 출력하도록 구성되고;
지연 제어 회로(720)는 제2 수신 모듈(712)의 출력단과 연결되어, 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행함으로써, 상기 칩 선택 차폐 신호를 얻기 위한 것이고;
제1 논리 연산 회로(731)는 지연 제어 회로(720)의 출력단 및 제1 수신 모듈(711)의 출력단과 연결되어, 상기 칩 선택 차폐 신호에 따라 상기 초기 명령 주소 신호에 대해 무효 차폐 처리를 수행함으로써, 타깃 명령 주소 신호를 얻기 위한 것이며;
제2 논리 연산 회로(732)는 지연 제어 회로(720)의 출력단 및 제3 수신 모듈(713)의 출력단과 연결되어, 상기 칩 선택 차폐 신호 및 상기 초기 클럭 신호에 대해 논리 연산을 수행함으로써, 타깃 클럭 신호를 얻기 위한 것이다.
설명해야 할 것은, 본 발명의 실시예에 있어서, 도 8c는 칩 선택 차폐 신호를 사용하여 초기 명령 주소 신호 및 초기 클럭 신호에 대해 차폐 처리를 수행한다. 선택되지 않은 칩에 대해, 이때 초기 명령 주소 신호 및 초기 클럭 신호는 모두 무효 신호이고, 제1 논리 연산 회로(731) 및 제2 논리 연산 회로(732)를 통해 모두 차폐시킬 수 있다. 선택된 칩에 대해, 이때 초기 명령 주소 신호 및 초기 클럭 신호는 모두 유효 신호이고, 제1 논리 연산 회로(731)를 통해 초기 명령 주소 신호의 유효 부분을 통과시키며, 즉 타깃 명령 주소 신호를 얻을 수 있고;
제2 논리 연산 회로(732)를 통해 초기 클럭 신호의 유효 부분을 통과시키며, 즉 타깃 명령 주소 신호를 얻을 수 있다.
더 설명해야 할 것은, 수신 회로(710)에 대해, 제1 수신 모듈 또는 제2 수신 모듈 또는 제3 수신 모듈이든 막론하고, 모두 수신기 또는 완충기로 간주될 수 있다. 또한, 칩 선택 차폐 신호는 CS_Masking으로 나타내고, 타깃 명령 주소 신호는 CMD/ADD_RPT로 나타낼 수 있으며, 타깃 클럭 신호는 PCLK0T_RPT로 나타낼 수 있다.
나아가, 일부 실시예에 있어서, 제1 논리 연산 회로(731)에 대해, 도 8a 또는 도 8c에 도시된 신호 차폐 회로(70)의 기초상, 구체적으로 상세한 내용은 도 9a 또는 도 9c를 참조하고, 제1 논리 연산 회로(731)는 제1 완충기(7311), 제1 앤드 게이트(7312) 및 제2 완충기(7313)를 포함할 수 있으며; 여기서,
제1 완충기(7311)는 제1 수신 모듈(711)과 연결되어, 상기 초기 명령 주소 신호에 대해 구동 강화 및 지연 처리를 수행함으로써, 제1 명령 주소 신호를 얻기 위한 것이고;
제1 앤드 게이트(7312)는 제1 완충기(7311)의 출력단 및 지연 제어 회로(720)의 출력단과 연결되어, 상기 칩 선택 차폐 신호 및 상기 제1 명령 주소 신호에 대해 앤드 연산을 수행함으로써, 제2 명령 주소 신호를 얻기 위한 것이며;
제2 완충기(7313)는 제1 앤드 게이트(7312)의 출력단과 연결되어, 상기 제2 명령 주소 신호에 대해 구동 강화 및 지연 처리를 수행함으로써, 상기 타깃 명령 주소 신호를 얻기 위한 것이다.
다시 말하면, 제1 명령 주소 신호 및 칩 선택 차폐 신호를 얻은 다음, 제1 앤드 게이트(7312)를 통해 이에 대해 논리 연산을 수행할 수 있고, 다시 제2 완충기(7313)의 구동 강화 및 지연 처리를 통해, 최종적으로 얻은 타깃 명령 주소 신호는 CMD/ADD_RPT로 나타낼 수 있다.
나아가, 일부 실시예에 있어서, 제2 논리 연산 회로(732)에 대해, 도 8b 또는 도 8c에 도시된 신호 차폐 회로(70)의 기초상, 구체적으로 상세한 내용은 도 9b 또는 도 9c를 참조하고, 제2 논리 연산 회로(732)는 제3 완충기(7321), 제2 앤드 게이트(7322) 및 제4 완충기(7323)를 포함할 수 있으며; 여기서,
제3 완충기(7321)는 제3 수신 모듈(713)과 연결되어, 상기 초기 클럭 신호에 대해 구동 강화 및 지연 처리를 수행함으로써, 제1 클럭 신호를 얻기 위한 것이고;
제2 앤드 게이트(7322)는 제3 완충기(7321)의 출력단 및 지연 제어 회로(720)의 출력단과 연결되어, 상기 칩 선택 차폐 신호 및 상기 제1 클럭 신호에 대해 앤드 연산을 수행함으로써, 제2 클럭 신호를 얻기 위한 것이며;
제4 완충기(7323)는 제2 앤드 게이트(7322)의 출력단과 연결되어, 상기 제2 클럭 신호에 대해 구동 강화 및 지연 처리를 수행함으로써, 상기 타깃 클럭 신호를 얻기 위한 것이다.
다시 말하면, 제1 클럭 신호 및 칩 선택 차폐 신호를 얻은 다음, 제2 앤드 게이트(7322)를 통해 이에 대해 논리 연산을 수행할 수 있고, 다시 제4 완충기(7323)의 구동 강화 및 지연 처리를 통해, 최종적으로 얻은 타깃 클럭 신호는 PCLK0T_RPT로 나타낼 수 있다.
나아가, 일부 실시예에 있어서, 지연 제어 회로(720)에 대해, 도 8a, 도 8b 또는 도 8c에 도시된 신호 차폐 회로(70)의 기초상, 구체적으로 상세한 내용은 도 9a, 도 9b 또는 도 9c를 참조하고, 지연 제어 회로(720)는 지연 모듈(721), 펄스 폭 조정 모듈(722), 제1 인버터(723) 및 제1 오어 게이트(724)를 포함할 수 있으며; 여기서,
제1 인버터(723)는 상기 초기 칩 선택 신호에 대해 반전 처리를 수행하여, 제1 중간 신호를 얻기 위한 것이고;
지연 모듈(721)은 상기 초기 칩 선택 신호에 대해 지연 처리를 수행하여, 제2 중간 신호를 얻도록 구성되며;
펄스 폭 조정 모듈(722)은 상기 제2 중간 신호에 대해 펄스 폭 확장 처리를 수행하여, 제3 중간 신호를 얻도록 구성되고;
제1 오어 게이트(724)는 제1 인버터(723)의 출력단 및 펄스 폭 조정 모듈(722)의 출력단과 연결되어, 상기 제1 중간 신호 및 상기 제3 중간 신호에 대해 오어 연산을 수행함으로써, 상기 칩 선택 차폐 신호를 얻기 위한 것이다.
설명해야 할 것은, 본 발명의 실시예에 있어서, 제1 중간 신호는 CST로 나타낼 수 있고, 제2 중간 신호는 B로 나타낼 수 있으며, 제3 중간 신호는 CST_Shift로 나타낼 수 있다. 이렇게, 도 9에 도시된 바와 같이, 제1 오어 게이트(724)를 통해 CST 및 CST_Shift에 대해 논리 연산을 수행한 다음, 얻은 칩 선택 차폐 신호는 CS_Masking으로 나타낸다.
더 설명해야 할 것은, 본 발명의 실시예에 있어서, 칩 선택 차폐 신호의 상승 에지 시각은 제1 명령 주소 신호의 펄스 시작 시간보다 빠르고, 칩 선택 차폐 신호의 하강 에지 시각은 제1 명령 주소 신호의 펄스 종료 시간보다 늦으며; 여기서, 칩 선택 차폐 신호 및 제1 명령 주소 신호는 상기 칩 선택 신호의 동일한 유효 펄스에 대응된다.
나아가, 칩 선택 차폐 신호의 상승 에지 시각은 제1 명령 주소 신호의 펄스 시작 시간보다 빠르고, 칩 선택 차폐 신호의 하강 에지 시각은 제1 명령 주소 신호의 펄스 종료 시간보다 늦은 것을 구현하기 위해; 일부 실시예에 있어서, 지연 모듈(721)에 대해, 지연 모듈(721)은 제1 지연 유닛(7211), 제2 지연 유닛(7212) 및 제2 인버터(7213)를 포함하며, 제2 인버터(7213)는 제1 지연 유닛(7211) 및 제2 지연 유닛(7212) 사이에 위치할 수 있고; 여기서,
제1 지연 유닛(7211)은 상기 초기 칩 선택 신호에 대해 제1 지연 처리를 수행하여, 제1 지연 신호를 얻도록 구성되며;
제2 인버터(7213)는 상기 제1 지연 신호에 대해 반전 처리를 수행하여, 반전 지연 신호를 얻기 위한 것이고;
제2 지연 유닛(7212)은 상기 반전 지연 신호에 대해 제2 지연 처리를 수행하여, 상기 제2 중간 신호를 얻도록 구성된다.
나아가, 일부 실시예에 있어서, 펄스 폭 조정 모듈(722)에 대해, 펄스 폭 조정 모듈(722)은 제5 완충기(7221) 및 제2 오어 게이트(7222)를 포함할 수 있고; 여기서,
제5 완충기(7221)는 지연 모듈(721)의 출력단과 연결되어, 상기 제2 중간 신호에 대해 구동 강화 및 지연 처리를 수행함으로써, 제4 중간 신호를 얻기 위한 것이며;
제2 오어 게이트(7222)는 지연 모듈(721)의 출력단 및 제5 완충기(7221)의 출력단과 연결되어, 상기 제2 중간 신호 및 상기 제4 중간 신호에 대해 오어 연산을 수행함으로써, 상기 제3 중간 신호를 얻기 위한 것이다.
설명해야 할 것은, 본 발명의 실시예에 있어서, 제1 지연 유닛(7211) 및 제2 지연 유닛(7212)은 모두 저항(R) 및 커패시터(C)로 구성되고, 즉 본 발명의 실시예는 두 그룹의 RC 지연 네트워크를 사용하여 구현할 수 있다. 예시적으로, 제1 지연 유닛(7211)은 제1 저항(R1) 및 제1 커패시터(C1)로 구성될 수 있고, 제2 지연 유닛(7212)은 제2 저항(R2) 및 제2 커패시터(C2)로 구성될 수 있으며, 제2 인버터(7213)는 제1 저항(R1) 및 제2 저항(R2) 사이에 직렬연결된다.
더 설명해야 할 것은, 본 발명의 실시예에 있어서, 펄스 폭 조정 모듈(722)은 제3 중간 신호의 펄스 폭 확장 폭을 결정할 수 있고, 확장된 크기는 구체적으로 설계 수요에 의해 결정된다. 또한, 제2 인버터(7213)를 통해 얻은 반전 지연 신호는 A로 나타낼 수 있고, 제2 지연 유닛(7212)을 통해 얻은 제2 중간 신호는 B로 나타낼 수 있으며, 제5 완충기(7221)를 통해 얻은 제4 중간 신호는 C로 나타낼 수 있고, 제2 오어 게이트(7222)를 통해 얻은 제3 중간 신호는 CST_Shift로 나타낼 수 있다.
구체적 예시에 있어서, 도 10은 본 발명의 실시예에서 제공하는 신호 차폐 회로(70)의 신호 타이밍 예시도를 도시하였다. 도 10에 도시된 바와 같이, CA는 두 개의 기설정 클럭 주기에 기반하는 초기 명령 주소 신호이고, 이에 포함된 유효 정보는 CA0 및 CA2이며; CSB는 저전압 레벨이 유효한 펄스 신호이고, 펄스 폭은 하나의 기설정 클럭 주기이면, 제1 인버터(723)의 반전 처리를 통해 얻은 CST 신호는 고전압 레벨이 유효한 펄스 신호이며, 상기 펄스 폭은 여전히 하나의 기설정 클럭 주기이지만; 지연 모듈(721) 및 펄스 폭 조정 모듈(722)의 논리 연산 처리를 통해 얻은 CST_Shift 신호는 고전압 레벨이 유효한 펄스 신호이고, 상기 펄스 폭은 하나의 기설정 클럭 주기보다 훨씬 크며; 이렇게, 제1 오어 게이트(724)를 통해 CST 신호 및 CST_Shift 신호에 대해 오어 연산을 수행한 다음, 얻은 CS_Masking 신호는 고전압 레벨이 유효한 펄스 신호이고, 상기 펄스 폭은 이미 두 개의 기설정 클럭 주기보다 크거나 같음으로써, CA0 및 CA2로 하여금 통과되도록 하여, CMD/ADD_RPT 신호를 얻을 수 있다.
다시 말하면, 본 발명의 실시예는 RC 지연 네트워크를 사용하고 논리 제어를 결합하는 방식으로 t1/t2의 충족을 보장할 수 있다. 여기서, RC 네크워크의 지연은 하나의 기설정 클럭 주기(즉 1tCK)보다 작다. 속도 및 설계 수요에 따라, 여기서 두 그룹의 RC 네트워크를 사용하여, CSB 신호의 무결성을 보장할 수 있다. 구체적으로, 지연을 보장하는 동시에, 두 그룹의 RC 지연 네트워크 사이에 하나의 인버터(즉 제2 인버터(7213))를 추가하여, CSB 정보의 무결성을 효과적으로 보호할 수도 있고; 또한, RC 네크워크는 불필요한 전류를 거의 소모하지 않고도 필요한 지연에 도달할 수도 있으며, 펄스 폭 조정 모듈(722)을 사용하여 t2가 충분한 마진을 구비하는 것을 보장할 수 있다.
본 실시예는 신호 차폐 회로를 제공하고, 상기 신호 차폐 회로는 수신 회로, 지연 제어 회로 및 논리 연산 회로를 포함하며; 여기서, 수신 회로는 처리될 신호 및 칩 선택 신호를 수신하고, 초기 처리 신호 및 초기 칩 선택 신호를 출력하기 위한 것이며; 지연 제어 회로는 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행하여, 칩 선택 차폐 신호를 얻기 위한 - 상기 칩 선택 차폐 신호의 펄스 폭은 두 개의 기설정 클럭 주기보다 크거나 같음 - 것이고; 논리 연산 회로는 상기 칩 선택 차폐 신호에 따라 상기 초기 처리 신호에 대해 무효 차폐 처리를 수행하여, 타깃 신호를 얻기 위한 것이다. 이렇게, DDR5 DRAM에서의 명령 주소 신호는 두 개의 기설정 클럭 주기에 기반하는 신호이고, 본 발명에서 제공하는 칩 선택 차폐 신호의 펄스 폭은 두 개의 기설정 클럭 주기보다 크거나 같아, 초기 처리 신호에 대해 차폐 처리를 수행할 때, DDR5 DRAM에서 유효 정보가 손실되지 않는 것을 보장하는 동시에, 전류 낭비를 최대한 피함으로써, 전력 소비를 절약하는 목적에 달성할 수도 있다.
본 발명의 다른 실시예에 있어서, 전술된 실시예에 따른 신호 차폐 회로(70)에 기반하여, 타깃 명령 주소 신호 및 타깃 클럭 신호를 얻은 다음, 타깃 명령 주소 신호에 대해 디코딩 처리를 수행할 수도 있다. 도 8c에 도시된 신호 차폐 회로(70)를 예로 들어, 도 11을 참조하면, 도 8c에 도시된 신호 차폐 회로(70)의 기초상, 상기 신호 차폐 회로(70)는 버퍼 모듈(740)을 더 포함할 수 있고, 상기 버퍼 모듈(740)은 복수 개의 제6 완충기(741)로 구성될 수 있으며; 여기서,
버퍼 모듈(740)은 상기 복수 개의 제6 완충기(741)에 따라 상기 초기 칩 선택 신호에 대해 구동 강화 및 지연 처리를 순차적으로 수행하여, 타깃 칩 선택 신호를 얻도록 구성된다.
설명해야 할 것은, 도 10에 도시된 바와 같이, 버퍼 모듈(740)은 세 개의 제6 완충기로 구성될 수 있고, 이 세 개의 제6 완충기의 구동 능력은 동일할 수 있으며, 상이할 수도 있고(예를 들어 점진적으로 증가됨);이때 얻은 타깃 칩 선택 신호는 CSBI로 나타낼 수 있다.
더 설명해야 할 것은, 본 발명의 실시예에 있어서, 제1 완충기, 제2 완충기, 제3 완충기, 또는 제4 완충기, 제5 완충기 또는 제6 완충기 등 어느 한 완충기든 막론하고 모두 두 개의 인버터로 구성될 수 있기에, 완충기는 Repeater로 지칭될 수도 있으며, RPT로 약칭된다.
나아가, 일부 실시예에 있어서, 도 11에 도시된 바와 같이, 신호 차폐 회로(70)는 샘플링 회로(750) 및 디코딩 회로(760)를 더 포함할 수 있고; 여기서,
샘플링 회로(750)는 상기 타깃 명령 주소 신호, 상기 타깃 클럭 신호 및 상기 타깃 칩 선택 신호를 수신하며, 상기 타깃 클럭 신호를 사용하여 상기 타깃 명령 주소 신호 및 상기 타깃 칩 선택 신호에 대해 샘플링을 수행하여, 샘플링 명령 주소 신호 및 샘플링 칩 선택 신호를 얻기 위한 것이고;
디코딩 회로(760)는 샘플링 회로(750)의 출력단과 연결되어, 상기 샘플링 칩 선택 신호 및 상기 샘플링 명령 주소 신호에 대해 디코딩을 수행함으로써, 타깃 명령 결과를 얻는다.
설명해야 할 것은, 본 발명의 실시예에 있어서, 샘플링 회로(750)는 복수 개의 D 타입 플립플롭으로 구성될 수 있다. 또한, 디코딩 회로(760)는 제3 인버터 및 제3 앤드 게이트(도면에 도시되지 않음)를 포함할 수 있고; 여기서,
제3 인버터는 상기 샘플링 칩 선택 신호에 대해 반전 처리를 수행하여, 반전 샘플링 칩 선택 신호를 얻기 위한 것이며;
제3 앤드 게이트는 상기 반전 샘플링 칩 선택 신호 및 상기 샘플링 명령 주소 신호에 대해 앤드 연산을 수행하여, 상기 타깃 명령 결과를 얻기 위한 것이다.
더 설명해야 할 것은, 본 발명의 실시예에 있어서, 샘플링 칩 선택 신호는 CS_INTER로 나타낼 수 있고, 샘플링 명령 주소 신호는 CMD/ADD_INTER로 나타낼 수 있으며, 타깃 명령 결과는 CMD로 나타낼 수 있다.
본 발명의 실시예에서 제공하는 신호 차폐 회로는 성능을 보장하는 동시에, 전력 소비를 최대한 낮출 수도 있다. 아래에 두 가지 구체적 회로 구조를 결합하여 상세하게 설명한다.
구체적 예시에 있어서, 도 12를 참조하면, 본 발명의 실시예에서 제공하는 신호 차폐 회로(70)의 구체적 회로 구조 예시도를 도시하였다. 도 12에 도시된 바와 같이, 상기 신호 차폐 회로(70)는 제1 수신기(1201), 제2 수신기(1202), 제3 수신기(1203), 제1 완충기(1204), 제1 앤드 게이트(1205), 제2 완충기(1206), 제3 완충기(1207), 제4 완충기(1208), 제5 완충기(1209), 제1 인버터(1210), 제2 인버터(1211), 제1 저항(R1), 제1 커패시터(C1), 제2 저항(R2), 제2 커패시터(C2), 제6 완충기(1212), 제1 오어 게이트(1213), 제2 오어 게이트(1214), 제7 완충기(1215), 제8 완충기(1216), 제9 완충기(1217), 샘플링 회로(1218) 및 디코딩 회로(1219)를 포함할 수 있다. 여기서, 제1 수신기(1201), 제2 수신기(1202) 및 제3 수신기(1203)는 완충기일 수도 있고, 샘플링 회로(1218)는 복수 개의 D 타입 플립플롭으로 구성될 수 있다. 또한, 제1 완충기(1204), 제1 앤드 게이트(1205) 및 제2 완충기(1206)는 제1 논리 연산 회로를 구성하고, 제1 저항(R1) 및 제1 커패시터(C1)는 제1 지연 유닛을 구성하며, 제2 저항(R2) 및 제2 커패시터(C2)는 제2 지연 유닛을 구성하고, 제6 완충기(1212) 및 제1 오어 게이트(1213)는 펄스 폭 조정 모듈을 구성한다.
도 12에 도시된 신호 차폐 회로(70)에 따라, 상기 회로는 칩 선택 차폐 신호를 사용하여 명령 주소 신호에 대해 차폐 처리를 수행함으로써, 전류 낭비를 피하고, 소비 전력을 절약하는 목적을 달성할 수 있다.
도 13a를 참조하면, 도 12에 도시된 신호 차폐 회로(70)가 명령 주소 신호는 유효 신호일 때의 신호 타이밍 예시도를 도시하였다. 여기서, 제1 수신기(1201)에 의해 출력된 초기 명령 주소 신호는 CA로 나타내고, 유효 부분은 두 개의 기설정 클럭 주기(CA0 및 CA2)를 포함하며; 제2 수신기(1202)에 의해 출력된 초기 칩 선택 신호는 CSB0으로 나타내고, 이는 저전압 레벨이 유효한 펄스 신호이며, 펄스 폭은 하나의 기설정 클럭 주기이고; 제3 수신기(1203)에 의해 출력된 초기 클럭 신호는 CLK로 나타내며; CSB0 신호가 제1 인버터(1210)의 반전 처리를 통해 얻은 신호는 CST로 나타내고, 이때 고전압 레벨이 유효한 펄스 신호이며; CSB0 신호가 제1 저항(R1) 및 제1 커패시터(C1)로 구성된 제1 지연 네트워크를 통과한 다음 얻은 신호는 CSB_Delay로 나타내고, 도 13a로부터 알 수 있다시피 CSB_Delay와 CSB0는 일정한 지연을 구비하며; CSB_Delay 신호가 제2 인버터(1211)의 반전 처리를 통해 얻은 신호는 A로 나타내고, 도 13a로부터 알 수 있다시피 A 신호는 고전압 레벨이 유효한 펄스 신호이며, 제2 인버터(1211)는 신호 구동 능력을 강화시키는 작용이 있기에, 이때 A 신호의 신호 무결성은 CSB_Delay에 비해 대폭 향상되었고; 나아가, A 신호가 제2 저항(R2) 및 제2 커패시터(C2)로 구성된 제2 지연 네트워크를 통과한 다음 얻은 신호는 B로 나타내며; 도 13a로부터 알 수 있다시피 B 신호는 여전히 고전압 레벨이 유효한 펄스 신호이고, B 신호와 A 신호는 일정한 지연을 구비하며; 나아가, B 신호가 제6 완충기(1212)의 구동 강화 및 지연 처리를 통해 얻은 신호는 C로 나타내고; B 신호 및 C 신호가 제1 오어 게이트(1213)의 오어 연산을 거친 다음, 신호의 펄스 폭을 확장할 수 있으며, 이때 얻은 신호는 CST_Shift로 나타내며, 도 13a로부터 알 수 있다시피 CST_Shift 신호의 펄스 폭은 일정한 확장을 구비하고, 상기 펄스의 상승 에지는 B 신호의 상승 에지 영향을 받으며, 상기 펄스의 하강 에지는 C 신호의 하강 에지 영향을 받고; 나아가, CST 신호 및 CST_Shift 신호가 제2 오어 게이트(1214)의 오어 연산을 통해 얻은 신호는 CS_Masking으로 나타내며, 도 13a로부터 알 수 있다시피 CS_Masking 신호의 펄스 폭은 이미 두 개의 기설정 클럭 주기보다 크거나 같을 정도로 확장되었고, 상기 펄스의 상승 에지는 CST 신호의 상승 에지 영향을 받으며, 상기 펄스의 하강 에지는 CST_Shift 신호의 하강 에지 영향을 받는다. 이렇게, CA 신호가 제1 완충기(1204)의 구동 강화 및 지연 처리를 통해 얻은 제1 명령 주소 신호는 CA1로 나타내고, 이와 같이 CS_Masking 신호를 사용하여 CA1 신호에 대해 무효 차폐 처리를 수행할 때, CS_Masking 신호가 고전압 레벨인 기간 동안, CA0 및 CA2는 모두 통과될 수 있으며, 이때 얻은 신호는 타깃 명령 주소 신호이고, CMD/ADD_RPT로 나타낸다.
도 13b를 참조하면, 도 12에 도시된 신호 차폐 회로(70)가 명령 주소 신호는 무효 신호일 때의 신호 타이밍 예시도를 도시하였다. 도 13b에 도시된 바와 같이, 이때 제2 수신기(1202)에 의해 출력된 초기 칩 선택 신호는 CSB1로 나타내고, 이는 고전압 레벨 신호(H로 표시)이며; CSB1 신호가 제1 인버터(1210)의 반전 처리를 통해 얻은 CST 신호는 저전압 레벨 신호(L로 표시)이고; CSB1 신호가 제1 저항(R1), 제1 커패시터(C1), 제2 인버터(1211), 제2 저항(R2), 제2 커패시터(C2), 제6 완충기(1212), 제1 오어 게이트(1213)를 거친 다음 얻은 CST_Shift 신호는 여전히 저전압 레벨 신호로써, 명령 주소 신호는 모두 차폐되며, 즉 이때 얻은 타깃 명령 주소 신호(CMD/ADD_RPT)는 저전압 레벨 신호(L로 표시)이다.
유의해야 할 것은, 도 13a는 칩이 선택된 경우를 나타내고, 도 13b는 칩이 선택되지 않은 경우를 나타내며; 따라서, 도 13a 중의 CSB0은 저전압 레벨이 유효한 펄스 신호이고, 도 13b 중의 CSB1은 고전압 레벨 신호이며, 각각 칩이 선택된 경우 및 칩이 선택되지 않은 경우를 나타내기 위한 것이다.
다른 구체적 예시에 있어서, 도 14를 참조하면, 본 발명의 실시예에서 제공하는 신호 차폐 회로(70)의 다른 구체적 회로 구조 예시도를 도시하였다. 도 14에 도시된 바와 같이, 도 12에 도시된 신호 차폐 회로(70)의 기초상, 상기 신호 차폐 회로(70)는 제10 완충기(1301), 제2 앤드 게이트(1302) 및 제11 완충기(1303)를 더 포함할 수 있고; 여기서, 제10 완충기(1301), 제2 앤드 게이트(1302) 및 제11 완충기(1303)는 제2 논리 연산 회로를 구성하며, 도 12 중의 제7 완충기(1215), 제8 완충기(1216) 및 제9 완충기(1217)를 대체하였다.
도 14에 도시된 신호 차폐 회로(70)에 따라, 상기 회로는 칩 선택 차폐 신호를 사용하여 명령 주소 신호에 대해 차폐 처리를 수행할 수 있을 뿐만 아니라, 칩 선택 차폐 신호를 사용하여 클럭 신호에 대해 차폐 처리를 수행할 수도 있음으로써, 추가적으로 전류 낭비를 피하고, 소비 전력을 절약하는 목적을 달성할 수 있다.
도 15a를 참조하면, 도 14에 도시된 신호 차폐 회로(70)가 명령 주소 신호는 유효 신호일 때의 신호 타이밍 예시도를 도시하였다. 여기서, 제1 수신기(1201)에 의해 출력된 초기 명령 주소 신호는 CA로 나타내고, 유효 부분은 두 개의 기설정 클럭 주기(CA0 및 CA2)를 포함하며; 제2 수신기(1202)에 의해 출력된 초기 칩 선택 신호는 CSB0으로 나타내고, 이는 저전압 레벨이 유효한 펄스 신호이며, 펄스 폭은 하나의 기설정 클럭 주기이고; 제3 수신기(1203)에 의해 출력된 초기 클럭 신호는 CLK로 나타내며; CSB0 신호가 제1 인버터(1210)의 반전 처리를 통해 얻은 신호는 CST로 나타내고, 이때 고전압 레벨이 유효한 펄스 신호이며; CSB0 신호가 제1 저항(R1) 및 제1 커패시터(C1)로 구성된 제1 지연 네트워크를 통과한 다음 얻은 신호는 CSB_Delay로 나타내고, 도 15a로부터 알 수 있다시피 CSB_Delay와 CSB0는 일정한 지연을 구비하며; CSB_Delay 신호가 제2 인버터(1211)의 반전 처리를 통해 얻은 신호는 A로 나타내고, 도 15a로부터 알 수 있다시피 A 신호는 고전압 레벨이 유효한 펄스 신호이며, 제2 인버터(1211)는 신호 구동 능력을 강화시키는 작용이 있기에, 이때 A 신호의 신호 무결성은 CSB_Delay에 비해 대폭 향상되었고; 나아가, A 신호가 제2 저항(R2) 및 제2 커패시터(C2)로 구성된 제2 지연 네트워크를 통과한 다음 얻은 신호는 B로 나타내며; 도 15a로부터 알 수 있다시피 B 신호는 여전히 고전압 레벨이 유효한 펄스 신호이고, B 신호와 A 신호는 일정한 지연을 구비하며; 나아가, B 신호가 제6 완충기(1212)의 구동 강화 및 지연 처리를 통해 얻은 신호는 C로 나타내고; B 신호 및 C 신호가 제1 오어 게이트(1213)의 오어 연산을 거친 다음, 신호의 펄스 폭을 확장할 수 있으며, 이때 얻은 신호는 CST_Shift로 나타내며, 도 15a로부터 알 수 있다시피 CST_Shift 신호의 펄스 폭은 일정한 확장을 구비하고, 상기 펄스의 상승 에지는 B 신호의 상승 에지 영향을 받으며, 상기 펄스의 하강 에지는 C 신호의 하강 에지 영향을 받고; 나아가, CST 신호 및 CST_Shift 신호가 제2 오어 게이트(1214)의 오어 연산을 통해 얻은 신호는 CS_Masking으로 나타내며, 도 15a로부터 알 수 있다시피 CS_Masking 신호의 펄스 폭은 이미 두 개의 기설정 클럭 주기보다 크거나 같을 정도로 확장되었고, 상기 펄스의 상승 에지는 CST 신호의 상승 에지 영향을 받으며, 상기 펄스의 하강 에지는 CST_Shift 신호의 하강 에지 영향을 받는다. 이렇게, CA 신호가 제1 완충기(1204)의 구동 강화 및 지연 처리를 통해 얻은 제1 명령 주소 신호는 CA1로 나타내고, 이와 같이 CS_Masking 신호를 사용하여 CA1 신호에 대해 무효 차폐 처리를 수행할 때, CS_Masking 신호가 고전압 레벨인 기간 동안, CA0 및 CA2는 모두 통과될 수 있으며, 이때 얻은 신호는 타깃 명령 주소 신호이고, CMD/ADD_RPT로 나타낸다. 또한, 제3 수신기(1203)에 의해 출력된 초기 클럭 신호는 CLK로 나타내고, CLK 신호가 제10 완충기(1301)의 구동 강화 및 지연 처리를 통해 얻은 제1 클럭 신호는 PCLK0T로 나타내며, 이와 같이 CS_Masking 신호를 사용하여 PCLK0T 신호에 대해 무효 차폐 처리를 수행할 때, CS_Masking 신호가 고전압 레벨인 기간 동안, 유효 부분은 통과될 수 있고, 이때 얻은 신호는 타깃 클럭 신호이며, PCLK0T_RPT로 나타내고; CS_Masking 신호가 저전압 레벨인 다른 기간 동안, 타깃 클럭 신호는 차폐된다.
도 15b를 참조하면, 도 14에 도시된 신호 차폐 회로(70)가 명령 주소 신호는 무효 신호일 때의 신호 타이밍 예시도를 도시하였다. 도 15b에 도시된 바와 같이, 이때 제2 수신기(1202)에 의해 출력된 초기 칩 선택 신호는 CSB1로 나타내고, 이는 고전압 레벨 신호(H로 표시)이며; CSB1 신호가 제1 인버터(1210)의 반전 처리를 통해 얻은 CST 신호는 저전압 레벨 신호(L로 표시)이고; CSB1 신호가 제1 저항(R1), 제1 커패시터(C1), 제2 인버터(1211), 제2 저항(R2), 제2 커패시터(C2), 제6 완충기(1212), 제1 오어 게이트(1213)를 거친 다음 얻은 CST_Shift 신호는 여전히 저전압 레벨 신호로써, 명령 주소 신호는 모두 차폐되며, 즉 이때 얻은 타깃 명령 주소 신호(CMD/ADD_RPT)는 저전압 레벨 신호(L로 표시)이고, 타깃 클럭 신호(PCLK0T_RPT)도 저전압 레벨 신호(L로 표시)이다.
유의해야 할 것은, 도 15a는 칩이 선택된 경우를 나타내고, 도 15b는 칩이 선택되지 않은 경우를 나타내며; 따라서, 도 15a 중의 CSB0은 저전압 레벨이 유효한 펄스 신호이고, 도 15b 중의 CSB1은 고전압 레벨 신호이며, 각각 칩이 선택된 경우 및 칩이 선택되지 않은 경우를 나타내기 위한 것이다.
다시 말하면, 칩 선택 신호는 칩이 선택되었는지 여부를 나타내는 신호이다. 여기서, 선택되지 않은 칩에 대해, 이때 명령 주소 신호/클럭 신호는 무효 신호이고, 칩 선택 신호는 항상 고전압 레벨로써, 칩 선택 차폐 신호를 항상 저전압 레벨이 되게 하여, 명령 주소 신호/클럭 신호를 모두 차폐시킬 수 있다. 선택된 칩에 대해, 이때 명령 주소 신호/클럭 신호는 유효 신호이고, 칩 선택 신호는 저전압 레벨이 유효한 펄스 신호로써, 칩 선택 차폐 신호도 펄스 신호이며, 또한 고전압 레벨이 유효하고, 펄스 폭은 두 개의 기설정 클럭 주기보다 크거나 같게 하며; 이렇게, 명령 주소 신호에 대해, 칩 선택 차폐 신호의 고전압 레벨 기간 동안, 명령 주소 신호에서의 유효 부분을 통과시키고, 즉 타깃 명령 주소 신호를 얻을 수 있으며, 명령 주소 신호는 두 개의 기설정 클럭 주기만 있기에, 차폐되는 경우가 존재하지 않고; 클럭 신호에 대해, 칩 선택 차폐 신호의 고전압 레벨 기간 동안, 클럭 신호에서의 유효 부분을 통과시키며, 즉 타깃 클럭 신호를 얻을 수 있지만; 칩 선택 차폐 신호의 다른 기간 동안, 클럭 신호는 차폐된다.
본 실시예는 신호 차폐 회로를 제공하고, 본 실시예를 통해 전술된 실시예의 구체적 구현에 대해 상세하게 설명하며, 이로부터 알 수 있다시피, 전술된 실시예의 기술 방안을 통해, DDR5 DRAM에서의 명령 주소 신호는 두 개의 기설정 클럭 주기에 기반하는 신호이고, 본 발명에서 제공하는 칩 선택 차폐 신호의 펄스 폭은 두 개의 기설정 클럭 주기보다 크거나 같아, 초기 처리 신호에 대해 차폐 처리를 수행할 때, DDR5 DRAM에서 유효 정보가 손실되지 않는 것을 보장하는 동시에, 전류 낭비를 최대한 피함으로써, 전력 소비를 절약하는 목적에 달성할 수도 있다.
본 발명의 또 다른 실시예에 있어서, 도 16을 참조하면, 본 발명의 실시예에서 제공하는 반도체 메모리(160)의 구성 구조 예시도를 도시하였다. 도 16에 도시된 바와 같이, 반도체 메모리(160)는 전술된 실시예 중 어느 하나에 따른 신호 차폐 회로(70)를 포함할 수 있다.
본 발명의 실시예에 있어서, 반도체 메모리(160)는 DRAM 칩일 수 있다.
나아가, 일부 실시예에 있어서, DRAM 칩은 DDR5 메모리 규격에 부합된다.
본 발명의 실시예에 있어서, 칩 선택 신호는 DDR5에서 CMD 정보를 식별하는 부분으로 사용되지만, 칩 선택 신호는 저전압 레벨이 유효한 펄스 신호이고, 펄스 폭은 하나의 기설정 클럭 주기이며, DDR5 DRAM에서의 명령 주소 신호는 두 개의 기설정 클럭 주기에 기반하는 신호이고, 두 번째 클럭 주기의 CA 정보가 손실되어 CMD 디코딩 실패가 발생되는 것을 피하기 위해, 본 발명의 실시예에서 제공하는 반도체 메모리(160)에는 신호 차폐 회로(70)가 포함된다.
이렇게, 신호 차폐 회로(70)를 사용하여 칩 선택 차폐 신호의 펄스 폭으로 하여금 두 개의 기설정 클럭 주기보다 크거나 같게 하여, 초기 처리 신호에 대해 차폐 처리를 수행할 때, DDR5 DRAM에서 유효 정보가 손실되지 않는 것을 보장하는 동시에, 전류 낭비를 최대한 피할 수 있도록 함으로써, 전력 소비를 절약하는 목적에 달성할 수도 있다.
상술한 내용은, 단지 본 발명의 비교적 바람직한 실시예 일뿐, 본 발명의 보호 범위를 한정하기 위한 것은 아니다.
설명해야 할 것은, 본 발명에서, 용어 “포함하는”, “포함되는” 또는 그 임이의 다른 변형은 비 배타적인 포함을 뜻함으로써, 일련의 요소를 포함하는 과정, 방법, 물품 또는 장치로 하여금 그 요소들을 포함하도록 할 뿐만 아니라, 또한 명확하게 나열되지 않은 다른 요소도 포함하고, 또는 이러한 과정, 방법, 물품 또는 장치의 고유적 요소를 더 포함하도록 한다. 더 많은 제한이 없는 경우, 문구 “하나의......을 포함”에 의해 제한된 요소는 상기 요소를 포함하는 과정, 방법, 물품 또는 장치에 다른 동일한 요소가 존재한다는 것을 배제하지 않는다.
상기 본 발명의 실시예의 시퀀스 번호는 단지 설명을 위한 것일 뿐, 실시예의 장단점을 나타내는 것은 아니다.
본 발명에서 제공하는 몇 개의 방법 실시예에서 개시된 방법에 있어서, 충돌되지 않는 경우 임의로 조합하여, 새로운 방법 실시예를 획득할 수 있다.
본 발명에서 제공하는 몇 개의 제품 실시예에서 개시된 특징에 있어서, 충돌되지 않는 경우 임의로 조합하여, 새로운 제품 실시예를 획득할 수 있다.
본 발명에서 제공하는 몇 개의 방법 또는 기기 실시예에서 개시된 특징에 있어서, 충돌되지 않는 한, 임의로 조합하여, 새로운 방법 실시예 또는 기기 실시예를 획득할 수 있다.
상술한 내용은, 단지 본 발명의 구체적 실시 형태일 뿐이고, 본 발명의 보호 범위는 이에 한정되지 않으며, 본 기술 분야에 익숙한 통상의 기술자라면 본 발명에서 개시된 기술적 범위 내의 변화 또는 교체가 모두 본 발명의 보호 범위 내에 속해야 함을 쉽게 알 수 있을 것이다. 따라서, 본 발명의 보호 범위는 청구 범위의 보호 범위를 기준으로 해야 한다.
본 발명의 실시예는 신호 차폐 회로 및 반도체 메모리를 제공하고, 상기 신호 차폐 회로는 수신 회로, 지연 제어 회로 및 논리 연산 회로를 포함하며; 여기서, 수신 회로는 처리될 신호 및 칩 선택 신호를 수신하고, 초기 처리 신호 및 초기 칩 선택 신호를 출력하도록 구성되며; 지연 제어 회로는 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행하여, 칩 선택 차폐 신호를 얻도록 구성 - 상기 칩 선택 차폐 신호의 펄스 폭은 두 개의 기설정 클럭 주기보다 크거나 같음 - 되고; 논리 연산 회로는 상기 칩 선택 차폐 신호에 따라 상기 초기 처리 신호에 대해 무효 차폐 처리를 수행하여, 타깃 신호를 얻도록 구성된다. 이렇게, DDR5 DRAM에서의 명령 주소 신호는 두 개의 기설정 클럭 주기에 기반하는 신호이고, 본 발명에서 제공하는 칩 선택 차폐 신호의 펄스 폭은 두 개의 기설정 클럭 주기보다 크거나 같아, 초기 처리 신호에 대해 차폐 처리를 수행할 때, DDR5 DRAM에서 유효 정보가 손실되지 않는 것을 보장하는 동시에, 전류 낭비를 최대한 피함으로써, 전력 소비를 절약하는 목적에 달성할 수도 있다.

Claims (21)

  1. 신호 차폐 회로로서,
    상기 신호 차폐 회로는 수신 회로, 지연 제어 회로 및 논리 연산 회로를 포함하고;
    상기 수신 회로는 처리될 신호 및 칩 선택 신호를 수신하며, 초기 처리 신호 및 초기 칩 선택 신호를 출력하기 위한 것이고;
    상기 지연 제어 회로는 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행하여, 칩 선택 차폐 신호를 얻기 위한 - 상기 칩 선택 차폐 신호의 펄스 폭은 두 개의 기설정 클럭 주기보다 크거나 같음 - 것이며;
    상기 논리 연산 회로는 상기 칩 선택 차폐 신호에 따라 상기 초기 처리 신호에 대해 무효 차폐 처리를 수행하여, 타깃 신호를 얻기 위한 것을 특징으로 하는 신호 차폐 회로.
  2. 제1항에 있어서,
    상기 칩 선택 신호는 칩이 선택되었는지 여부를 나타내는 신호이고, 상기 칩 선택 신호는 저전압 레벨이 유효한 펄스 신호이며, 상기 칩 선택 신호의 펄스 폭은 하나의 기설정 클럭 주기인 것을 특징으로 하는 신호 차폐 회로.
  3. 제2항에 있어서,
    상기 논리 연산 회로는 구체적으로 상기 초기 처리 신호가 타깃 칩에 대응되는 신호일 때, 상기 칩 선택 차폐 신호에 따라 상기 초기 처리 신호에서의 무효 신호에 대해 차폐 처리를 수행하는 것; 및 상기 초기 처리 신호가 비타깃 칩에 대응되는 신호일 때, 상기 칩 선택 차폐 신호에 따라 상기 초기 처리 신호 전체에 대해 차폐 처리를 수행하는 것 중 적어도 하나를 위한 것이고;
    상기 타깃 칩은 상기 칩 선택 신호에 의해 선택된 칩이고, 상기 비타깃 칩은 상기 칩 선택 신호에 의해 선택되지 않은 칩인 것을 특징으로 하는 신호 차폐 회로.
  4. 제3항에 있어서,
    상기 처리될 신호는 적어도 명령 주소 신호 및 클럭 신호 중 하나를 포함하고; 상기 클럭 신호의 주기는 상기 기설정 클럭 주기와 같은 것을 특징으로 하는 신호 차폐 회로.
  5. 제4항에 있어서,
    상기 처리될 신호가 명령 주소 신호일 때, 상기 수신 회로는 제1 수신 모듈 및 제2 수신 모듈을 포함하고, 상기 논리 연산 회로는 제1 논리 연산 회로를 포함하며;
    상기 제1 수신 모듈은, 상기 명령 주소 신호를 수신하여, 초기 명령 주소 신호를 출력하도록 구성되고;
    상기 제2 수신 모듈은, 상기 칩 선택 신호를 수신하여, 초기 칩 선택 신호를 출력하도록 구성되며;
    상기 지연 제어 회로는 상기 제2 수신 모듈의 출력단과 연결되어, 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행함으로써, 상기 칩 선택 차폐 신호를 얻기 위한 것이고;
    상기 제1 논리 연산 회로는 상기 지연 제어 회로의 출력단 및 상기 제1 수신 모듈의 출력단과 연결되어, 상기 칩 선택 차폐 신호 및 상기 초기 명령 주소 신호에 대해 논리 연산을 수행함으로써, 타깃 명령 주소 신호를 얻기 위한 것을 특징으로 하는 신호 차폐 회로.
  6. 제4항에 있어서,
    상기 처리될 신호가 클럭 신호일 때, 상기 수신 회로는 제3 수신 모듈 및 제4 수신 모듈을 포함하고, 상기 논리 연산 회로는 제2 논리 연산 회로를 포함하며;
    상기 제3 수신 모듈은, 상기 클럭 신호를 수신하여, 초기 클럭 신호를 출력하도록 구성되고;
    상기 제4 수신 모듈은, 상기 칩 선택 신호를 수신하여, 초기 칩 선택 신호를 출력하도록 구성되며;
    상기 지연 제어 회로는 상기 제4 수신 모듈의 출력단과 연결되어, 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행함으로써, 상기 칩 선택 차폐 신호를 얻기 위한 것이고;
    상기 제2 논리 연산 회로는 상기 지연 제어 회로의 출력단 및 상기 제3 수신 모듈의 출력단과 연결되어, 상기 칩 선택 차폐 신호 및 상기 초기 클럭 신호에 대해 논리 연산을 수행함으로써, 타깃 클럭 신호를 얻기 위한 것을 특징으로 하는 신호 차폐 회로.
  7. 제4항에 있어서,
    상기 처리될 신호가 명령 주소 신호 및 클럭 신호일 때, 상기 수신 회로는 제1 수신 모듈, 제2 수신 모듈 및 제3 수신 모듈을 포함하고, 상기 논리 연산 회로는 제1 논리 연산 회로 및 제2 논리 연산 회로를 포함하며;
    상기 제1 수신 모듈은, 상기 명령 주소 신호를 수신하여, 초기 명령 주소 신호를 출력하도록 구성되고;
    상기 제2 수신 모듈은, 상기 칩 선택 신호를 수신하여, 초기 칩 선택 신호를 출력하도록 구성되며;
    상기 제3 수신 모듈은, 상기 클럭 신호를 수신하여, 초기 클럭 신호를 출력하도록 구성되고;
    상기 지연 제어 회로는 상기 제2 수신 모듈의 출력단과 연결되어, 상기 초기 칩 선택 신호에 대해 지연 및 논리 제어 동작을 수행함으로써, 상기 칩 선택 차폐 신호를 얻기 위한 것이고;
    상기 제1 논리 연산 회로는 상기 지연 제어 회로의 출력단 및 상기 제1 수신 모듈의 출력단과 연결되어, 상기 칩 선택 차폐 신호에 따라 상기 초기 명령 주소 신호에 대해 무효 차폐 처리를 수행함으로써, 타깃 명령 주소 신호를 얻기 위한 것이며;
    상기 제2 논리 연산 회로는 상기 지연 제어 회로의 출력단 및 상기 제3 수신 모듈의 출력단과 연결되어, 상기 칩 선택 차폐 신호 및 상기 초기 클럭 신호에 대해 논리 연산을 수행함으로써, 타깃 클럭 신호를 얻기 위한 것을 특징으로 하는 신호 차폐 회로.
  8. 제5항 또는 제7항에 있어서,
    상기 제1 논리 연산 회로는 제1 완충기, 제1 앤드 게이트 및 제2 완충기를 포함하고;
    상기 제1 완충기는 상기 제1 수신 모듈과 연결되어, 상기 초기 명령 주소 신호에 대해 구동 강화 및 지연 처리를 수행함으로써, 제1 명령 주소 신호를 얻기 위한 것이며;
    상기 제1 앤드 게이트는 상기 제1 완충기의 출력단 및 상기 지연 제어 회로의 출력단과 연결되어, 상기 칩 선택 차폐 신호 및 상기 제1 명령 주소 신호에 대해 앤드 연산을 수행함으로써, 제2 명령 주소 신호를 얻기 위한 것이고;
    상기 제2 완충기는 상기 제1 앤드 게이트의 출력단과 연결되어, 상기 제2 명령 주소 신호에 대해 구동 강화 및 지연 처리를 수행함으로써, 상기 타깃 명령 주소 신호를 얻기 위한 것을 특징으로 하는 신호 차폐 회로.
  9. 제6항 또는 제7항에 있어서,
    상기 제2 논리 연산 회로는 제3 완충기, 제2 앤드 게이트 및 제4 완충기를 포함하고;
    상기 제3 완충기는 상기 제3 수신 모듈과 연결되어, 상기 초기 클럭 신호에 대해 구동 강화 및 지연 처리를 수행함으로써, 제1 클럭 신호를 얻기 위한 것이며;
    상기 제2 앤드 게이트는 상기 제3 완충기의 출력단 및 상기 지연 제어 회로의 출력단과 연결되어, 상기 칩 선택 차폐 신호 및 상기 제1 클럭 신호에 대해 앤드 연산을 수행함으로써, 제2 클럭 신호를 얻기 위한 것이고;
    상기 제4 완충기는 상기 제2 앤드 게이트의 출력단과 연결되어, 상기 제2 클럭 신호에 대해 구동 강화 및 지연 처리를 수행함으로써, 상기 타깃 클럭 신호를 얻기 위한 것을 특징으로 하는 신호 차폐 회로.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 지연 제어 회로는 지연 모듈, 펄스 폭 조정 모듈, 제1 인버터 및 제1 오어 게이트를 포함하고;
    상기 제1 인버터는 상기 초기 칩 선택 신호에 대해 반전 처리를 수행하여, 제1 중간 신호를 얻기 위한 것이며;
    상기 지연 모듈은 상기 초기 칩 선택 신호에 대해 지연 처리를 수행하여, 제2 중간 신호를 얻도록 구성되고;
    상기 펄스 폭 조정 모듈은 상기 제2 중간 신호에 대해 펄스 폭 확장 처리를 수행하여, 제3 중간 신호를 얻도록 구성되며;
    상기 제1 오어 게이트는 상기 제1 인버터의 출력단 및 상기 펄스 폭 조정 모듈의 출력단과 연결되어, 상기 제1 중간 신호 및 상기 제3 중간 신호에 대해 오어 연산을 수행함으로써, 상기 칩 선택 차폐 신호를 얻기 위한 것을 특징으로 하는 신호 차폐 회로.
  11. 제10항에 있어서,
    상기 지연 모듈은 제1 지연 유닛, 제2 지연 유닛 및 제2 인버터를 포함하고, 상기 제2 인버터는 상기 제1 지연 유닛 및 상기 제2 지연 유닛 사이에 위치하며;
    상기 제1 지연 유닛은 상기 초기 칩 선택 신호에 대해 제1 지연 처리를 수행하여, 제1 지연 신호를 얻도록 구성되고;
    상기 제2 인버터는 상기 제1 지연 신호에 대해 반전 처리를 수행하여, 반전 지연 신호를 얻기 위한 것이며;
    상기 제2 지연 유닛은 상기 반전 지연 신호에 대해 제2 지연 처리를 수행하여, 상기 제2 중간 신호를 얻도록 구성되는 것을 특징으로 하는 신호 차폐 회로.
  12. 제11항에 있어서,
    상기 제1 지연 유닛 및 상기 제2 지연 유닛은 모두 저항(R) 및 커패시터(C)로 구성되는 것을 특징으로 하는 신호 차폐 회로.
  13. 제10항에 있어서,
    상기 펄스 폭 조정 모듈은 제5 완충기 및 제2 오어 게이트를 포함하고;
    상기 제5 완충기는 상기 지연 모듈의 출력단과 연결되어, 상기 제2 중간 신호에 대해 구동 강화 및 지연 처리를 수행함으로써, 제4 중간 신호를 얻기 위한 것이며;
    상기 제2 오어 게이트는 상기 지연 모듈의 출력단 및 상기 제5 완충기의 출력단과 연결되어, 상기 제2 중간 신호 및 상기 제4 중간 신호에 대해 오어 연산을 수행함으로써, 상기 제3 중간 신호를 얻기 위한 것을 특징으로 하는 신호 차폐 회로.
  14. 제7항에 있어서,
    상기 신호 차폐 회로는 버퍼 모듈을 더 포함하고, 상기 버퍼 모듈은 복수 개의 제6 완충기로 구성되며;
    상기 버퍼 모듈은 상기 복수 개의 제6 완충기에 따라 상기 초기 칩 선택 신호에 대해 구동 강화 및 지연 처리를 순차적으로 수행하여, 타깃 칩 선택 신호를 얻도록 구성되는 것을 특징으로 하는 신호 차폐 회로.
  15. 제14항에 있어서,
    상기 신호 차폐 회로는 샘플링 회로 및 디코딩 회로를 더 포함하고;
    상기 샘플링 회로는 상기 타깃 명령 주소 신호, 상기 타깃 클럭 신호 및 상기 타깃 칩 선택 신호를 수신하고, 상기 타깃 클럭 신호를 사용하여 상기 타깃 명령 주소 신호 및 상기 타깃 칩 선택 신호에 대해 샘플링을 수행하여, 샘플링 명령 주소 신호 및 샘플링 칩 선택 신호를 얻기 위한 것이며;
    상기 디코딩 회로는 상기 샘플링 회로의 출력단과 연결되어, 상기 샘플링 칩 선택 신호 및 상기 샘플링 명령 주소 신호에 대해 디코딩을 수행함으로써, 타깃 명령 결과를 얻는 것을 특징으로 하는 신호 차폐 회로.
  16. 제15항에 있어서,
    상기 샘플링 회로는 복수 개의 D 타입 플립플롭으로 구성되는 것을 특징으로 하는 신호 차폐 회로.
  17. 제8항, 제9항, 제13항 또는 제14항에 있어서,
    상기 완충기는 두 개의 인버터로 구성되는 것을 특징으로 하는 신호 차폐 회로.
  18. 제8항에 있어서,
    상기 칩 선택 차폐 신호의 상승 에지 시각은 상기 제1 명령 주소 신호의 펄스 시작 시간보다 빠르고; 상기 칩 선택 차폐 신호의 하강 에지 시각은 상기 제1 명령 주소 신호의 펄스 종료 시간보다 늦으며; 상기 칩 선택 차폐 신호 및 상기 제1 명령 주소 신호는 상기 칩 선택 신호의 동일한 유효 펄스에 대응되는 것을 특징으로 하는 신호 차폐 회로.
  19. 반도체 메모리로서,
    제1항 내지 제18항 중 어느 한 항에 따른 신호 차폐 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
  20. 제19항에 있어서,
    상기 반도체 메모리는 동적 랜덤 액세스 메모리(DRAM) 칩인 것을 특징으로 하는 반도체 메모리.
  21. 제20항에 있어서,
    상기 동적 랜덤 액세스 메모리(DRAM) 칩은 DDR5 메모리 규격에 부합되는 것을 특징으로 하는 반도체 메모리.
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