JPS60113393A - リフレッシュ制御回路 - Google Patents
リフレッシュ制御回路Info
- Publication number
- JPS60113393A JPS60113393A JP58219423A JP21942383A JPS60113393A JP S60113393 A JPS60113393 A JP S60113393A JP 58219423 A JP58219423 A JP 58219423A JP 21942383 A JP21942383 A JP 21942383A JP S60113393 A JPS60113393 A JP S60113393A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- period
- cpu
- during
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、計算機システム等におけるダイナミックＦＬ
ＡＭのリフレッシュ制御回路に関するものである。
ＡＭのリフレッシュ制御回路に関するものである。
ダイナミックＲＡＭは、内部ゲートの浮遊容量を利用し
て情報を記憶するものであるが、ゲートに蓄えられた電
荷は、リーク電流のために徐々に減少してしまい、放置
しておくと記憶内容が破壊されてしまう。これを防ぐた
めに定期的にゲート容量を充電してリフレッシ具を行な
う必要がある。
て情報を記憶するものであるが、ゲートに蓄えられた電
荷は、リーク電流のために徐々に減少してしまい、放置
しておくと記憶内容が破壊されてしまう。これを防ぐた
めに定期的にゲート容量を充電してリフレッシ具を行な
う必要がある。
第１図は、このようなダイナミックＲＡＭを用いた計算
機システムの一例を示したブ四りク図である。図におい
て、１は演算処理装置（以下、ＣＰＵと略す）、２はリ
フレッシュアドレス発生回路、３はＣＰＵからのアドレ
スとリフレッシュアドレスの切換回路、４はダイナミッ
クＲＡＭ、ｓはダイナミックＲＡＭの制御回路６はＣＰ
Ｕからのアドレスバス、７はデータバス、８はダイナミ
ックＲＡＭのリード・ライトデータ線路、９はシステム
を制御するシステムク四ツク線路、１０はＲＡＳ信号（
ロウアドレスをとり込む信号）線路、１１はＣＡＳ信号
（カラムアドレスをとりこむ信号）線路、１２はＷＥ信
号（ｗｆき込みを行なう信号）回路、１３はダイナミッ
クＲＡＭへのロウアドレスとカラムアドレスの多重アド
レス信号線路、１４は切換回路を制御する切換信号線路
、１５はリフレッシュアドレス発生回路２の制御信号線
路、１６はＣＰＵへのホールト要求信号線路である。こ
のような構成の計算機システムにおいて、ダイナミック
ＲＡＭのりフレッシュ動作を周期的に行なう方法として
、従来から種々の方法が提案されているが大別すると次
の２種類に分けることができる。
機システムの一例を示したブ四りク図である。図におい
て、１は演算処理装置（以下、ＣＰＵと略す）、２はリ
フレッシュアドレス発生回路、３はＣＰＵからのアドレ
スとリフレッシュアドレスの切換回路、４はダイナミッ
クＲＡＭ、ｓはダイナミックＲＡＭの制御回路６はＣＰ
Ｕからのアドレスバス、７はデータバス、８はダイナミ
ックＲＡＭのリード・ライトデータ線路、９はシステム
を制御するシステムク四ツク線路、１０はＲＡＳ信号（
ロウアドレスをとり込む信号）線路、１１はＣＡＳ信号
（カラムアドレスをとりこむ信号）線路、１２はＷＥ信
号（ｗｆき込みを行なう信号）回路、１３はダイナミッ
クＲＡＭへのロウアドレスとカラムアドレスの多重アド
レス信号線路、１４は切換回路を制御する切換信号線路
、１５はリフレッシュアドレス発生回路２の制御信号線
路、１６はＣＰＵへのホールト要求信号線路である。こ
のような構成の計算機システムにおいて、ダイナミック
ＲＡＭのりフレッシュ動作を周期的に行なう方法として
、従来から種々の方法が提案されているが大別すると次
の２種類に分けることができる。
その１つは、第２図に示すように、ＣＰＵのバスサイク
ルＴＣＰＵ中の空き時間を利用してリフレッシュ動作を
行なう方法である。第２図ではＣＰＵとしてモトローラ
系の６８０９を仮定しそのＥクロックとリフレッシュ及
びダイナミックＲＡＭのリード・ライト動作の関係を示
している。６８０９ではＥクロック１周期がＣＰＵの１
バスサイクルとなるが、６８０９はＥり覧ツクの「Ｈ」
期間にのみバスアクセスを行なうため、Ｅクロックのｒ
ＬＪ期間は実質的に空き時間となる。そこで、この空き
時間であるＥクロックの「Ｌ」期間にリフレッシ−動作
を行ない、「Ｈ」期間にリード・ライト動作を行なうよ
うにしたものである。すなわち、第１図において、線路
９．１４の信号としてＥクロックを用い、アドレス切換
回路３をＥクロックがｒＨＪの期間Ｃ，Ｐ Ｕのアドレ
スバス側に、「Ｌ」の期間リフレッシュアドレス側に接
続してリフレッシ−動作を行なうわけである。なお、Ｅ
クロックのｒＨＪ期間のように、ＣＰＵがバスをアクセ
スする時間をバスアクセス時間という。この方法は、リ
フレッシュ動作がＣＰＵの動作を妨げることがないので
Ｃ，Ｐ Ｕの稼動率が低下しないという大きなメリット
を持っている。しがしながら、この方法はダイナミック
ＲＡ、 ＭのサイクルタイムＴＲＣがＣＰＵのバスサイ
クルＴＣＰＨの半分以下（ＴＲＣ≦Ｔｃｐｔｒ ／ ２
）でないと実現できない。例えば、サイクルタイムＴａ
ｃ カ５００ｎｓｅｃのダイナミックＲＡＭを用いた場
合に５ｉ 、Ｔｃｐｔｒは６００ ｎ５ｅｃ以上（１６
６Ｍｌ（ｚ以下）で動作させなければならない。
ルＴＣＰＵ中の空き時間を利用してリフレッシュ動作を
行なう方法である。第２図ではＣＰＵとしてモトローラ
系の６８０９を仮定しそのＥクロックとリフレッシュ及
びダイナミックＲＡＭのリード・ライト動作の関係を示
している。６８０９ではＥクロック１周期がＣＰＵの１
バスサイクルとなるが、６８０９はＥり覧ツクの「Ｈ」
期間にのみバスアクセスを行なうため、Ｅクロックのｒ
ＬＪ期間は実質的に空き時間となる。そこで、この空き
時間であるＥクロックの「Ｌ」期間にリフレッシ−動作
を行ない、「Ｈ」期間にリード・ライト動作を行なうよ
うにしたものである。すなわち、第１図において、線路
９．１４の信号としてＥクロックを用い、アドレス切換
回路３をＥクロックがｒＨＪの期間Ｃ，Ｐ Ｕのアドレ
スバス側に、「Ｌ」の期間リフレッシュアドレス側に接
続してリフレッシ−動作を行なうわけである。なお、Ｅ
クロックのｒＨＪ期間のように、ＣＰＵがバスをアクセ
スする時間をバスアクセス時間という。この方法は、リ
フレッシュ動作がＣＰＵの動作を妨げることがないので
Ｃ，Ｐ Ｕの稼動率が低下しないという大きなメリット
を持っている。しがしながら、この方法はダイナミック
ＲＡ、 ＭのサイクルタイムＴＲＣがＣＰＵのバスサイ
クルＴＣＰＨの半分以下（ＴＲＣ≦Ｔｃｐｔｒ ／ ２
）でないと実現できない。例えば、サイクルタイムＴａ
ｃ カ５００ｎｓｅｃのダイナミックＲＡＭを用いた場
合に５ｉ 、Ｔｃｐｔｒは６００ ｎ５ｅｃ以上（１６
６Ｍｌ（ｚ以下）で動作させなければならない。
さて、もう１つの方法は、第５図に示すようにリフレッ
シ−動作を行なう期間、ＣＰＵの動作を禁止してしまう
方法である。第３図では、リフレッシュ動作の期間ＣＰ
Ｕにホールトを要求してＣＰＵの動作を禁止しているが
、これはホールトに限らず他の方法も考えられる。この
方法では、ダイナミックＲＡＭのサイクルタイムＴＲＣ
やＣＰＵのバスサイクルＴＣＰＵ 等の制限はないが、
リフレッシュ動作中必ずＣＰＵの動作が禁止されるので
、ＣＰＵの稼動率が下がってしまうという欠点がある。
シ−動作を行なう期間、ＣＰＵの動作を禁止してしまう
方法である。第３図では、リフレッシュ動作の期間ＣＰ
Ｕにホールトを要求してＣＰＵの動作を禁止しているが
、これはホールトに限らず他の方法も考えられる。この
方法では、ダイナミックＲＡＭのサイクルタイムＴＲＣ
やＣＰＵのバスサイクルＴＣＰＵ 等の制限はないが、
リフレッシュ動作中必ずＣＰＵの動作が禁止されるので
、ＣＰＵの稼動率が下がってしまうという欠点がある。
本発明の目的は、上記した従来技術の欠点をなくｔ、、
ＣＰＵの稼動率を下げることなく、ダイナミックＲＡＭ
のりフレッシュ動作を行なうリフレンジ−制御回路を提
供することにある。
ＣＰＵの稼動率を下げることなく、ダイナミックＲＡＭ
のりフレッシュ動作を行なうリフレンジ−制御回路を提
供することにある。
本発明の要点は、連続するバスサイクル中のバスアクセ
ス時間にわたる期間にダイナミックＲＡＭのリフレッシ
ュ動作を行なうことにある。
ス時間にわたる期間にダイナミックＲＡＭのリフレッシ
ュ動作を行なうことにある。
以下、本発明を実施例をもとに説明する。
第４図は本発明の原理を示すタイミング図である。第４
図では、ＣＰＵの連続する２バスサイクルを１組として
その２バスサイクル期間を５つの期間に分割しその中央
にリフレッシュ期間が設けられる。従来のＣＰＵのバス
サイクル中の空き時間を利用してリフレッシュを行なう
方式では、ダイナミックＲ，ＡＭのサイクルタイムＴＲ
ＣがＣＰＵのバスサイクルＴＣＰＨの半分以下でないと
実現できないという制限があったが第４図の実施例では
、ＴＲＣが’ｒｃｐｔｙ の２／３ 以下であれば実現
可能となる。
図では、ＣＰＵの連続する２バスサイクルを１組として
その２バスサイクル期間を５つの期間に分割しその中央
にリフレッシュ期間が設けられる。従来のＣＰＵのバス
サイクル中の空き時間を利用してリフレッシュを行なう
方式では、ダイナミックＲ，ＡＭのサイクルタイムＴＲ
ＣがＣＰＵのバスサイクルＴＣＰＨの半分以下でないと
実現できないという制限があったが第４図の実施例では
、ＴＲＣが’ｒｃｐｔｙ の２／３ 以下であれば実現
可能となる。
次に本発明の具体例として、ＣＰＵにモトローラ系の６
８０９を用いた場合について詳細に説明する。
８０９を用いた場合について詳細に説明する。
第５図は本発明の一実施例を示すブロック図であり、第
６図はそのタイミング図である。第５図において、第１
図と同一部分は同一符号であり、１７はダイナミックＲ
ＡＭｄからのリードデータ線路、１８はそのデータの保
持器、１９は保持器からの保持データ線路２０はダイナ
ミックＲＡＭ４へのライトデータ線路、２１は連続する
２つのバスサイクルからそのほぼ−の期間でバスアクセ
ス時間にわたる期間を得るため、２つのバスサイクル期
間中に種々の位相関係をもった複数個のパルスを発生す
るパルス発生回路、２２はその中からバスアクセス時間
にわたる期間（これがリフレッシ−期間となる）を検出
する回路、２３はダイナミンクＲＡＭの制御信号発生回
路である。また、第６図は第５図の各信号のタイミング
を示しており、（ａ）と（ｂ）は線路９を介して供給さ
れるＣＰＵ６８０９のＥクロックとＱクロック、（Ｃ）
は線路１０を介して供給されるダイナミックＲＡＭのＲ
ＡＳ信号、（ｄ）は線路１１を介して供給されるＣＡＳ
信号、（ｅ）は線路１７のリードデータ、（ｆ）は線路
１９の保持データ、（ｇ）は線路１２のｎ信号、（ｈ）
は線路２０のＣＰＵからのレイトデータである。第６図
では、リフレッシュ動作としていわゆるｆτｊオンリー
リフレッシ−を用いている。
６図はそのタイミング図である。第５図において、第１
図と同一部分は同一符号であり、１７はダイナミックＲ
ＡＭｄからのリードデータ線路、１８はそのデータの保
持器、１９は保持器からの保持データ線路２０はダイナ
ミックＲＡＭ４へのライトデータ線路、２１は連続する
２つのバスサイクルからそのほぼ−の期間でバスアクセ
ス時間にわたる期間を得るため、２つのバスサイクル期
間中に種々の位相関係をもった複数個のパルスを発生す
るパルス発生回路、２２はその中からバスアクセス時間
にわたる期間（これがリフレッシ−期間となる）を検出
する回路、２３はダイナミンクＲＡＭの制御信号発生回
路である。また、第６図は第５図の各信号のタイミング
を示しており、（ａ）と（ｂ）は線路９を介して供給さ
れるＣＰＵ６８０９のＥクロックとＱクロック、（Ｃ）
は線路１０を介して供給されるダイナミックＲＡＭのＲ
ＡＳ信号、（ｄ）は線路１１を介して供給されるＣＡＳ
信号、（ｅ）は線路１７のリードデータ、（ｆ）は線路
１９の保持データ、（ｇ）は線路１２のｎ信号、（ｈ）
は線路２０のＣＰＵからのレイトデータである。第６図
では、リフレッシュ動作としていわゆるｆτｊオンリー
リフレッシ−を用いている。
パルス発生回路２１はシステムクロックを用いて、第８
図ＱＡ −ＱＨに示す多数のパルスを発生し、検出回路
２２はこれらパルスから、２バスサイクルが３分割され
た期間でバスアクセス時間にわたる期間（すなわち、リ
フレッシ−期間）に発生するパルスを生成し、この期間
のみアドレス切換回路３をリフレッシュアドレス側に切
り換えてリフレッシュ動作を行なうわけである。
図ＱＡ −ＱＨに示す多数のパルスを発生し、検出回路
２２はこれらパルスから、２バスサイクルが３分割され
た期間でバスアクセス時間にわたる期間（すなわち、リ
フレッシ−期間）に発生するパルスを生成し、この期間
のみアドレス切換回路３をリフレッシュアドレス側に切
り換えてリフレッシュ動作を行なうわけである。
そして、このようなタイミングにおいて重要なことは、
第６図の１サイクル目におけるリード・ライト動作であ
る。通常、ダイナミックＲＡＭは、ＲＡＳ信号とστ］
信号をｒＬＪにしてからアクセス時間ｔＡＣ経過後リー
ドデータが確定し、ＣＡＳ信号をｒＨＪにするまでその
データを出力している（第、５ｌｆｆｌ（ｅ））。一方
、ＣＰＵ６８０９はＥクロックのｒＨＪ期間にバスアク
セスを行ない、その立下がり時点でデータを読み込むわ
けであるが、第６図の１サイクル目の立下がり時点（０
点）では既にダイナミックＲＡＭのリード動作が終了し
ており、リードデータ（ｅ）を直接ＣＰＵが読むことが
できない。そこで、本実施例では１サイクル目のリード
データを保持回路１８によって０点まで保持しく第６図
（ｆ））、その保持データ（ｆ）をＣＰＵが読みこむわ
けである。次に１サイクル目のライト動作について述べ
る。
第６図の１サイクル目におけるリード・ライト動作であ
る。通常、ダイナミックＲＡＭは、ＲＡＳ信号とστ］
信号をｒＬＪにしてからアクセス時間ｔＡＣ経過後リー
ドデータが確定し、ＣＡＳ信号をｒＨＪにするまでその
データを出力している（第、５ｌｆｆｌ（ｅ））。一方
、ＣＰＵ６８０９はＥクロックのｒＨＪ期間にバスアク
セスを行ない、その立下がり時点でデータを読み込むわ
けであるが、第６図の１サイクル目の立下がり時点（０
点）では既にダイナミックＲＡＭのリード動作が終了し
ており、リードデータ（ｅ）を直接ＣＰＵが読むことが
できない。そこで、本実施例では１サイクル目のリード
データを保持回路１８によって０点まで保持しく第６図
（ｆ））、その保持データ（ｆ）をＣＰＵが読みこむわ
けである。次に１サイクル目のライト動作について述べ
る。
ＣＰＵ６８０９では、ＣＰＵからのライトデータが確定
しているのはＥり四ツクのｒＨＪ 期間（第６図（ｈ）
）であるので、それよりも前にＲ真信号とＣＡＳ信号の
立下がる１サイクル目では、後に立下がる信号（Ｃ］（
１−信号）の立下がり時点でのライト動作は出来ない。
しているのはＥり四ツクのｒＨＪ 期間（第６図（ｈ）
）であるので、それよりも前にＲ真信号とＣＡＳ信号の
立下がる１サイクル目では、後に立下がる信号（Ｃ］（
１−信号）の立下がり時点でのライト動作は出来ない。
しかし、このような場合でも（ｇ）に示すようなＷＥ倍
信号用いることによって、正常なライト動作を行なうこ
とができる。これは、いわゆるリードモディファイライ
トとよばれるものである。
信号用いることによって、正常なライト動作を行なうこ
とができる。これは、いわゆるリードモディファイライ
トとよばれるものである。
第７図は、第５図のダイナミックＲＡ Ｍ 制御の動作
を説明するための主要タイミング図である。第７図にお
いて、１２５はエツジトリガーのＤタイプフリップ７０
ツブ（例えば、日立製ＴＴＬ＠ＨＤ７４ＬＳ７４）で構
成した分周器、１２６は８ビツトシフトレジスタ（例え
ば、日立製ＴＴＬ＠ＨＤ７４ＬＳ１ （Ｓ４） 、１２
７はＥクロック（９）を２分周して得られる、連続した
２つのバスサイクルを示す信号の信号線路、１２８〜１
３１はインバータゲート、１３２と１５３はノアゲート
１３４〜１７ＩＯはナントゲート、１４１〜１４３はア
ンドゲートである。Ｅクロック（９）を分周器２５で２
分周することによって連続した２つのバスサイクルを示
す信号（２７）を得、これからシフトレジスタ１２６に
よって、第８図のＱＡ ” Ｑ）Ｉに示すように８種類
の期間を示す信号を出力する。そして、これらの信号か
らりフレノシ＾期間を示すアドレス切換信！（１４）、
リフレッシュアドレス制御信号（１５）、ｆτ１信号（
１０）、στ１信号（１１）Ｗ１′信号（１２）の各信
号が得られる。各信号の意ｒ１＃、Ｌ口ｔ Ｉｔ ＩＷ
Ｊ−開−であるが、筑９陶は、リードデータの保持器
１日を不要にできるタイミング関係を示すタイミング図
である。第６１１（ｆ）に相当する信号はなく、（ｄ）
に示すστ１信号が異なる。
を説明するための主要タイミング図である。第７図にお
いて、１２５はエツジトリガーのＤタイプフリップ７０
ツブ（例えば、日立製ＴＴＬ＠ＨＤ７４ＬＳ７４）で構
成した分周器、１２６は８ビツトシフトレジスタ（例え
ば、日立製ＴＴＬ＠ＨＤ７４ＬＳ１ （Ｓ４） 、１２
７はＥクロック（９）を２分周して得られる、連続した
２つのバスサイクルを示す信号の信号線路、１２８〜１
３１はインバータゲート、１３２と１５３はノアゲート
１３４〜１７ＩＯはナントゲート、１４１〜１４３はア
ンドゲートである。Ｅクロック（９）を分周器２５で２
分周することによって連続した２つのバスサイクルを示
す信号（２７）を得、これからシフトレジスタ１２６に
よって、第８図のＱＡ ” Ｑ）Ｉに示すように８種類
の期間を示す信号を出力する。そして、これらの信号か
らりフレノシ＾期間を示すアドレス切換信！（１４）、
リフレッシュアドレス制御信号（１５）、ｆτ１信号（
１０）、στ１信号（１１）Ｗ１′信号（１２）の各信
号が得られる。各信号の意ｒ１＃、Ｌ口ｔ Ｉｔ ＩＷ
Ｊ−開−であるが、筑９陶は、リードデータの保持器
１日を不要にできるタイミング関係を示すタイミング図
である。第６１１（ｆ）に相当する信号はなく、（ｄ）
に示すστ１信号が異なる。
第９図ではＣＡＳ信号の「Ｌ」期間にＲＡＳ信号を２度
ｒＬＪにしである。これはいわゆるヒドンリフレッシユ
といわれているリフレッシュ方法である。このヒドンリ
フレッシユではりフレツシー期間にもＣＡＳ信号がｒＬ
Ｊであるためにこの間ＣＡＳ信号がｒＨＪになるまでリ
ードデータが出力されている。従って、第５図では必要
であったり−ドデータの保持器１８は不要となる。なお
、１サイクル目のライト動作をリードモディファイライ
トで行なうのは第６図の場合と同様である。
ｒＬＪにしである。これはいわゆるヒドンリフレッシユ
といわれているリフレッシュ方法である。このヒドンリ
フレッシユではりフレツシー期間にもＣＡＳ信号がｒＬ
Ｊであるためにこの間ＣＡＳ信号がｒＨＪになるまでリ
ードデータが出力されている。従って、第５図では必要
であったり−ドデータの保持器１８は不要となる。なお
、１サイクル目のライト動作をリードモディファイライ
トで行なうのは第６図の場合と同様である。
第６図と第９図に示すタイミングでは１サイクル目のラ
イト動作のみリードモディファイライトとしたが、２サ
イクル目のライト動作にもこのリードモディファイライ
トを適用してもよいことは言うまでもないことである。
イト動作のみリードモディファイライトとしたが、２サ
イクル目のライト動作にもこのリードモディファイライ
トを適用してもよいことは言うまでもないことである。
そｌ、て上記実施例ではり７レツシ一方法としていわゆ
る「Ｘ珀オンリーリフレッシ−とヒドンリフレッシ−を
用いたが、必らずしもこの方法に限らず、他のリフレッ
シュ方法（例えば、オートリフレッシュ等）を用いても
よい。なお、オートリフレッシュ機能を持つダイナミッ
クＲＡＭでは、オートリフレッシュのサイクルタイムが
、通常のリード・ライトのサイクルタイムよりも短くて
よいものもあり、このようなダイナミックＲＡＭを用い
て本発明を適用すれば、第４図のりフレンシュ期間をよ
り短くすることが出来、ＣＰＵをより高速に動作させた
り、あるいはＣＰ＋Ｊの動作速度は同じでも、アクセス
タイムの遅い（グレードの低い）より安価なダイナミッ
ク１’ＬＡＭを使用することも可能となる。
る「Ｘ珀オンリーリフレッシ−とヒドンリフレッシ−を
用いたが、必らずしもこの方法に限らず、他のリフレッ
シュ方法（例えば、オートリフレッシュ等）を用いても
よい。なお、オートリフレッシュ機能を持つダイナミッ
クＲＡＭでは、オートリフレッシュのサイクルタイムが
、通常のリード・ライトのサイクルタイムよりも短くて
よいものもあり、このようなダイナミックＲＡＭを用い
て本発明を適用すれば、第４図のりフレンシュ期間をよ
り短くすることが出来、ＣＰＵをより高速に動作させた
り、あるいはＣＰ＋Ｊの動作速度は同じでも、アクセス
タイムの遅い（グレードの低い）より安価なダイナミッ
ク１’ＬＡＭを使用することも可能となる。
また、上記実施例では、ＣＰＵとして６８０９を用いた
場合を示したが、これは他のＣＰＵでもかまわない。
場合を示したが、これは他のＣＰＵでもかまわない。
さらに、上記実施例では連続する２つのバスサイクルを
１組として考えたが、これは必ずしも２バスサイクルに
限られるものではない。要は、連続するバスサイクル中
のバスアクセス時間にわたる期間にリフレッシュ動作を
行なえばよいのである。
１組として考えたが、これは必ずしも２バスサイクルに
限られるものではない。要は、連続するバスサイクル中
のバスアクセス時間にわたる期間にリフレッシュ動作を
行なえばよいのである。
本発明によれば、高速ＣＰＵを用いた計算機システム等
においても、ＣＰＵの稼動率を下げることなくダイナミ
ックＲＡＭのリフレッシュを行なうことができる。また
、従来の計算機システム等において、アクセスタイムが
遅いより安価なダイナミックＲＡＭを用いても、ＣＰＵ
の稼動率を下げることなくダイナミックＲＡＭのリフレ
ッシュを行なうことができる。
においても、ＣＰＵの稼動率を下げることなくダイナミ
ックＲＡＭのリフレッシュを行なうことができる。また
、従来の計算機システム等において、アクセスタイムが
遅いより安価なダイナミックＲＡＭを用いても、ＣＰＵ
の稼動率を下げることなくダイナミックＲＡＭのリフレ
ッシュを行なうことができる。
第１図はダイナミックＲＡＭを用いた従来の計算機シス
テムを示すブロック図、第２図と第３図は従来のリフレ
ッシュ方法を示すタイミング図、第４図は本発明による
リフレッシ一方法の概略を示すタイミング図、第５図は
本発明の一実施例を示すブロック図、第６図はそのタイ
第８図はそのタイミング図、第９図は第５図の保持器を
削除することができるタイミング図である。 １・・・ＣＰＵ。 ２・・・リフレッシュアドレス発生回路、６・・・アド
レス切換え回路、 ４・・・ダイナミックＲＡＭ１ ５・・・グイナミノクＲＡＭ制御回路、１８・・・デー
タ保持器、 ２１・・・期間分割回路、 ２２・・・パルス発生回路。 第 ｌ 図 ／ ′！Ｐｉ ｚ 図 節 ３ 図 第４回 第 ば 閣ブ 第 Ｓ図 第 ８ 図 Ｑｈ π ｌ＋ ２．ヤ −−−ｎ 第 ｑ 図 （ｄ）蘭 （ｅ）〃を （ｇ＞盟 （＜）フＷ
テムを示すブロック図、第２図と第３図は従来のリフレ
ッシュ方法を示すタイミング図、第４図は本発明による
リフレッシ一方法の概略を示すタイミング図、第５図は
本発明の一実施例を示すブロック図、第６図はそのタイ
第８図はそのタイミング図、第９図は第５図の保持器を
削除することができるタイミング図である。 １・・・ＣＰＵ。 ２・・・リフレッシュアドレス発生回路、６・・・アド
レス切換え回路、 ４・・・ダイナミックＲＡＭ１ ５・・・グイナミノクＲＡＭ制御回路、１８・・・デー
タ保持器、 ２１・・・期間分割回路、 ２２・・・パルス発生回路。 第 ｌ 図 ／ ′！Ｐｉ ｚ 図 節 ３ 図 第４回 第 ば 閣ブ 第 Ｓ図 第 ８ 図 Ｑｈ π ｌ＋ ２．ヤ −−−ｎ 第 ｑ 図 （ｄ）蘭 （ｅ）〃を （ｇ＞盟 （＜）フＷ
Claims (1)
- 演算処理装置とダイナミック型の記憶装置を有する計算
機システム等における記憶装置のりフレツシー制御回路
において、前記演算処理装置の連続するＮバスサイクル
（Ｎは２以上の自然数）をバスアクセス時間にわたる期
間を１つ以上含むＭ期間（ＭはＮ＋１以上の自然数）に
分割する回路と、そのバスアクセス時間にわたる期間を
検出する回路を有し、バスアクセス時間にわたる該期間
に前記記憶装置のりフレノシー動作を行なうことを特徴
とするりフレッシー制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219423A JPS60113393A (ja) | 1983-11-24 | 1983-11-24 | リフレッシュ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219423A JPS60113393A (ja) | 1983-11-24 | 1983-11-24 | リフレッシュ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60113393A true JPS60113393A (ja) | 1985-06-19 |
Family
ID=16735154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219423A Pending JPS60113393A (ja) | 1983-11-24 | 1983-11-24 | リフレッシュ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113393A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615495A (ja) * | 1984-05-31 | 1986-01-11 | Toshiba Corp | 半導体記憶装置 |
| JPS61222091A (ja) * | 1985-03-12 | 1986-10-02 | Fujitsu Ltd | ダイナミツクメモリのリフレツシユ方式 |
| JPS63240662A (ja) * | 1987-03-28 | 1988-10-06 | Hitachi Ltd | 記憶制御方式 |
| WO2001078079A1 (fr) * | 2000-04-11 | 2001-10-18 | Nec Corporation | Dispositif memoire a semi-conducteur |
| JP2005149567A (ja) * | 2003-11-12 | 2005-06-09 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1983
- 1983-11-24 JP JP58219423A patent/JPS60113393A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615495A (ja) * | 1984-05-31 | 1986-01-11 | Toshiba Corp | 半導体記憶装置 |
| JPH041954B2 (ja) * | 1984-05-31 | 1992-01-14 | Tokyo Shibaura Electric Co | |
| JPS61222091A (ja) * | 1985-03-12 | 1986-10-02 | Fujitsu Ltd | ダイナミツクメモリのリフレツシユ方式 |
| JPS63240662A (ja) * | 1987-03-28 | 1988-10-06 | Hitachi Ltd | 記憶制御方式 |
| WO2001078079A1 (fr) * | 2000-04-11 | 2001-10-18 | Nec Corporation | Dispositif memoire a semi-conducteur |
| US6834020B2 (en) | 2000-04-11 | 2004-12-21 | Nec Electronics Corporation | Semiconductor storage device |
| JP2005149567A (ja) * | 2003-11-12 | 2005-06-09 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7533222B2 (en) | Dual-port SRAM memory using single-port memory cell | |
| US4084154A (en) | Charge coupled device memory system with burst mode | |
| KR0142795B1 (ko) | 디램 리프레쉬 회로 | |
| US5907863A (en) | Memory control unit using preloaded values to generate optimal timing of memory control sequences between different memory segments | |
| JPS60113393A (ja) | リフレッシュ制御回路 | |
| US6707743B2 (en) | Method and apparatus for completely hiding refresh operations in a DRAM device using multiple clock division | |
| JPS63114000A (ja) | ダイナミツク・ランダム・アクセス・メモリの制御方式 | |
| JP2617132B2 (ja) | ダイレクトメモリアクセス方式 | |
| JPS6128320Y2 (ja) | ||
| JPS60107796A (ja) | ダイナミツクメモリの制御回路 | |
| JPH06103026A (ja) | メモリシステム | |
| KR0183813B1 (ko) | 디알에이엠 리프레쉬 제어기 | |
| JP3011498B2 (ja) | クロック生成回路 | |
| JPH0344887A (ja) | Ｄｒａｍ制御方式、記憶装置および、情報処理装置 | |
| KR0161471B1 (ko) | 디램의 페이지모드 동작방법 | |
| JPH05101650A (ja) | ダイナミツクメモリのリフレツシユ方式 | |
| JPH11176155A (ja) | Ｄｒａｍリフレッシュ回路 | |
| JPH05282859A (ja) | メモリ集積回路 | |
| JPH05242670A (ja) | Ｄｒａｍ回路 | |
| JPS61130989A (ja) | Ｘ線画像処理装置 | |
| JP2011159341A (ja) | メモリ制御回路 | |
| Horwood et al. | A low-cost high-performance 64 k shared memory system | |
| JPH02130792A (ja) | メモリアクセス制御回路 | |
| JPH06111568A (ja) | 画像メモリ装置 | |
| JPS62109293A (ja) | ダイナミツクメモリのリフレツシユ制御方法 |