JPS60107796A - ダイナミツクメモリの制御回路 - Google Patents
ダイナミツクメモリの制御回路Info
- Publication number
- JPS60107796A JPS60107796A JP58215557A JP21555783A JPS60107796A JP S60107796 A JPS60107796 A JP S60107796A JP 58215557 A JP58215557 A JP 58215557A JP 21555783 A JP21555783 A JP 21555783A JP S60107796 A JPS60107796 A JP S60107796A
- Authority
- JP
- Japan
- Prior art keywords
- write
- refresh
- read
- mode
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はクロック発生器を内蔵したダイナミックメモ
リの制御回路に関する。
リの制御回路に関する。
背景技術とその問題点
近年、大容量のメモリ装置としてダイナミツモノ二すが
使用されているが、このダイナミックメモリ、例えばダ
イナミックＲＡＭ（以下ＤＲＡＭという）はセルの容量
への充電の有無でデータを記憶しているの□で、データ
を記憶したまま放置してお（と、そのデータが破壊され
てしまう。そのため、データが消滅する前の一定時間ご
とにデータをメモリ内部で読出して再誉込みする操作（
リフレッシュ）を行なう必要がある。
使用されているが、このダイナミックメモリ、例えばダ
イナミックＲＡＭ（以下ＤＲＡＭという）はセルの容量
への充電の有無でデータを記憶しているの□で、データ
を記憶したまま放置してお（と、そのデータが破壊され
てしまう。そのため、データが消滅する前の一定時間ご
とにデータをメモリ内部で読出して再誉込みする操作（
リフレッシュ）を行なう必要がある。
データのリフレッシュを行なうには、一般に■込みクロ
ック或いは読出しクロックが使用され、これためＤＲＡ
Ｍを用いてデータの１込み及び読出しを行なうには、少
くとも畳込み速度か読出し速度が高速でなければならな
い。従って、書込みと読出しの動作速度がいずれも遅い
場合や、書込み速度のみ高速であるが、データ入力が時
々途跡えるような場合には、もはやこのＤＲＡＭをメモ
リ装、置として使用することができず、用途が制限され
る欠点があった。
ック或いは読出しクロックが使用され、これためＤＲＡ
Ｍを用いてデータの１込み及び読出しを行なうには、少
くとも畳込み速度か読出し速度が高速でなければならな
い。従って、書込みと読出しの動作速度がいずれも遅い
場合や、書込み速度のみ高速であるが、データ入力が時
々途跡えるような場合には、もはやこのＤＲＡＭをメモ
リ装、置として使用することができず、用途が制限され
る欠点があった。
発明の目的
そこで、この発明では書込み及び読出し速度の速い遅い
に拘わらず、このＤＲＡＭをメモリ装置として使用でき
るようにしたものである。
に拘わらず、このＤＲＡＭをメモリ装置として使用でき
るようにしたものである。
発明の概要
そのため、この発明においては、ＤＲＡＭ用のクロック
発生器を設け、リフレッシュが必要なときはこのクロッ
ク発生器からのクロックをリフレッシュ用のアドレスカ
ウンタに供給するようにして、誉込み、読出し速度が遅
い場合でもデータが消滅しないようにしたものである。
発生器を設け、リフレッシュが必要なときはこのクロッ
ク発生器からのクロックをリフレッシュ用のアドレスカ
ウンタに供給するようにして、誉込み、読出し速度が遅
い場合でもデータが消滅しないようにしたものである。
リフレッシュモードは書込み及び読出しパルスがいずれ
も入力しないときに選択されるもので、そのため書込み
、読出し及びリフレッシュモードの選択回路も併せて設
けられる。
も入力しないときに選択されるもので、そのため書込み
、読出し及びリフレッシュモードの選択回路も併せて設
けられる。
実施例
続いて、この発明の一例をＡ／Ｄ変換したビデオ信号を
記憶するために用いるメモリ装置に適用した場合につき
、第１図以下を参照して詳細に説明する。
記憶するために用いるメモリ装置に適用した場合につき
、第１図以下を参照して詳細に説明する。
第１図において、端子（１１に供給されたビデオ信号は
Ａ／Ｄ変換器（２）にてデジタル信号に変換され、この
デジタル信号は直列−並列変換器（３）にてデジタル信
号を構成する直列データが並列データに変換されたのち
、この並列データがＤＲＡＭＱＯＩに書込まれる。°ま
た、ＤＲＡＭＱＯＩより読出された並列データはバッフ
ァメモリを有する並列−直列変換器ａＤにて直列データ
に変換されると共に、この直列データがＤ／Ａ変換器（
１２＋に供給されてアナログ変換され、端子（１３には
アナログのビデオ信号が得られる。
Ａ／Ｄ変換器（２）にてデジタル信号に変換され、この
デジタル信号は直列−並列変換器（３）にてデジタル信
号を構成する直列データが並列データに変換されたのち
、この並列データがＤＲＡＭＱＯＩに書込まれる。°ま
た、ＤＲＡＭＱＯＩより読出された並列データはバッフ
ァメモリを有する並列−直列変換器ａＤにて直列データ
に変換されると共に、この直列データがＤ／Ａ変換器（
１２＋に供給されてアナログ変換され、端子（１３には
アナログのビデオ信号が得られる。
Ａ／Ｄ変換されたデジタル信号はさらに書込みパルス形
成回路ａ４に供給されてＡ／Ｄ変換器（２］のサンプリ
ング周期に対応した書込みパルスＰｗが形成され、この
書込みパルス蹟は書込みアドレスカウンタ（１５１に供
給されて、書込みパルス蹟によりそのカウント内容が歩
進される。同様に、端子Ｑ６１に供給された読出しパル
スＰＲは読出しアドレスカウンタ賭に供給され、これら
アドレスカウンタ（１５＋、０８１のアドレスデータは
アドレス選択回路Ｑｌに供給されてアドレスデータがＤ
ＲＡＭＱＯＩの動作モードに応じて選択される。
成回路ａ４に供給されてＡ／Ｄ変換器（２］のサンプリ
ング周期に対応した書込みパルスＰｗが形成され、この
書込みパルス蹟は書込みアドレスカウンタ（１５１に供
給されて、書込みパルス蹟によりそのカウント内容が歩
進される。同様に、端子Ｑ６１に供給された読出しパル
スＰＲは読出しアドレスカウンタ賭に供給され、これら
アドレスカウンタ（１５＋、０８１のアドレスデータは
アドレス選択回路Ｑｌに供給されてアドレスデータがＤ
ＲＡＭＱＯＩの動作モードに応じて選択される。
（至）はＤＲＡＭ（ｌα専用のクロック発生器で、その
周波数はＤＲＡＭ（ｌαが動作しうる最高動作周波数に
選定される。このクロックＣＫはモード選択回路＋２１
１とメモリコントロール回路のとに供給される。モード
選択回路１２１１にはクロックＣＫのほか書込み及び読
出しパルスＰｗ 、 ＰＲが供給されて、これらの発生
タイミングに応じて、ＤＲ４ＭＱＯ１の書込み、読出し
及びリフレッシュモードが選択形成される。
周波数はＤＲＡＭ（ｌαが動作しうる最高動作周波数に
選定される。このクロックＣＫはモード選択回路＋２１
１とメモリコントロール回路のとに供給される。モード
選択回路１２１１にはクロックＣＫのほか書込み及び読
出しパルスＰｗ 、 ＰＲが供給されて、これらの発生
タイミングに応じて、ＤＲ４ＭＱＯ１の書込み、読出し
及びリフレッシュモードが選択形成される。
モード選択回路１２］）からはこれらのモード選択デー
タＤＭと共に、リフレッシュモードが選択されたときに
はクロックＣＫがリフレッシュ用のアドレスカウンタ（
ハ）に供給される。このカウンタ（ハ）のアドレスデー
タはアドレス選択回路ａうに供給される。
タＤＭと共に、リフレッシュモードが選択されたときに
はクロックＣＫがリフレッシュ用のアドレスカウンタ（
ハ）に供給される。このカウンタ（ハ）のアドレスデー
タはアドレス選択回路ａうに供給される。
モード選択データ珈はアドレス選択回路ａ９とメモリコ
ン）ｏ−ル回路（ハ）に供給され、アドレス選択回路ａ
９では、後述するようにこのモード選択データ翔に基い
て、書込み、読出し及びリフレッシュ用の各アドレスデ
ータが選択される。また、メモリコントロール回路（２
湯では行アドレスパルスＲＡＳ、列アドレスパルスＣＡ
Ｓ及び書込みエネーブルパルスＷＥが夫々モード選択デ
ータ珈とクロックＣＫとに基いて形成され、薔込みエネ
ーブルパルスＷＥが′１″のとき読出しモードとなり、
０″のとき書込みモードになる。そして、列アドレスパ
ルスＣＡＳを６１″にすると共に行アドレスパルスＲＡ
Ｓのみ動作させて行アドレスの各々を選択することによ
って夫々の行に接続されている全てのセルがリフレッシ
ュされる。
ン）ｏ−ル回路（ハ）に供給され、アドレス選択回路ａ
９では、後述するようにこのモード選択データ翔に基い
て、書込み、読出し及びリフレッシュ用の各アドレスデ
ータが選択される。また、メモリコントロール回路（２
湯では行アドレスパルスＲＡＳ、列アドレスパルスＣＡ
Ｓ及び書込みエネーブルパルスＷＥが夫々モード選択デ
ータ珈とクロックＣＫとに基いて形成され、薔込みエネ
ーブルパルスＷＥが′１″のとき読出しモードとなり、
０″のとき書込みモードになる。そして、列アドレスパ
ルスＣＡＳを６１″にすると共に行アドレスパルスＲＡ
Ｓのみ動作させて行アドレスの各々を選択することによ
って夫々の行に接続されている全てのセルがリフレッシ
ュされる。
続い又、このように構成されたＤＲＡＭＱ（ＩＩに対す
る制御回路−の動作を第２図を参照して説明する。
る制御回路−の動作を第２図を参照して説明する。
今、書込みタイミングと読出しタイミングが非同期で、
かつ書込み周期の方が読出し周期よりも遅いものとすれ
ば、直列−並列変換回路（３）の並列データの出力タイ
ミングが第２図Ｈに示すものとなっているときには、第
２図Ａに示すタイミングに書込みパルス蹟が得られる。
かつ書込み周期の方が読出し周期よりも遅いものとすれ
ば、直列−並列変換回路（３）の並列データの出力タイ
ミングが第２図Ｈに示すものとなっているときには、第
２図Ａに示すタイミングに書込みパルス蹟が得られる。
このとき、端子αＱに供給される読出しパルスｐＲは同
図Ｂに示すタイミングで得られるものとする。
図Ｂに示すタイミングで得られるものとする。
ＤＲＡＭ（１（１（Ｆ） リフ Ｖ ツシュ間隔ＴＲＥ
Ｆ ハ２７０〜３００ ｎ５ｅＵであり、このリフレッ
シユ間隔ＴＲＥＦと同一の間隔に書込み、読出し及びリ
フレッシュの各モードサイクルが選ばれる。
Ｆ ハ２７０〜３００ ｎ５ｅＵであり、このリフレッ
シユ間隔ＴＲＥＦと同一の間隔に書込み、読出し及びリ
フレッシュの各モードサイクルが選ばれる。
ここで、モードサイクル内に書込みパルス蹟のみがある
ときは次のモードサイクルは書込みモトとなり、同一の
そ−ドサイクル内に書込みノくルス〜と読出しパルスＰ
Ｒが同時に存在するときは次のモードサイクルが書、込
みモードとなるように優先順位が定められる。また、モ
ードサイクルにｉ出しパルスＰＲのみがあるときは次の
モードサイクルは読出しモードとなり、いずれのノくル
ス蹟ＰＲも存在しないときには、次のモードサイクルは
リフレッシュモードが選択される。このようなモード決
定は上述したモード選択回路−によって行なわれる。
ときは次のモードサイクルは書込みモトとなり、同一の
そ−ドサイクル内に書込みノくルス〜と読出しパルスＰ
Ｒが同時に存在するときは次のモードサイクルが書、込
みモードとなるように優先順位が定められる。また、モ
ードサイクルにｉ出しパルスＰＲのみがあるときは次の
モードサイクルは読出しモードとなり、いずれのノくル
ス蹟ＰＲも存在しないときには、次のモードサイクルは
リフレッシュモードが選択される。このようなモード決
定は上述したモード選択回路−によって行なわれる。
従って、書込みパルス蹟と読出しノくルスＰＲのタイミ
ングが第２図Ａ及びＢである場合には、選択されたモー
ドサイクルは同図Ｃのようになる。
ングが第２図Ａ及びＢである場合には、選択されたモー
ドサイクルは同図Ｃのようになる。
このため、書込みモードにあるときはアドレス選択回路
翰におい℃書込みアドレスが選択される（第２図りの斜
線図示の区間）。そして、メモリコントロール回路（２
ｚより得られる書込みエネーブルパルスＷＦ、 カ″′
Ｏ”と／よる期間（第２図Ｇ）に並列データが指定され
たアドレスのセル智こ書込まれる。
翰におい℃書込みアドレスが選択される（第２図りの斜
線図示の区間）。そして、メモリコントロール回路（２
ｚより得られる書込みエネーブルパルスＷＦ、 カ″′
Ｏ”と／よる期間（第２図Ｇ）に並列データが指定され
たアドレスのセル智こ書込まれる。
読出しモードにあるときには同じくアドレス選択回路Ｈ
において読出しアドレスが選択されるから（第２図Ｅの
斜線図示の区間）ＤＲＡＭ（１０１からは第２図Ｉに示
すタイミングで、並列データの読出しが行なわれ、従っ
て並列−直列変換回路（１２１からは直列データが読出
しパルスＰＲのタイミングに同期して出力される（同図
Ｊ）。
において読出しアドレスが選択されるから（第２図Ｅの
斜線図示の区間）ＤＲＡＭ（１０１からは第２図Ｉに示
すタイミングで、並列データの読出しが行なわれ、従っ
て並列−直列変換回路（１２１からは直列データが読出
しパルスＰＲのタイミングに同期して出力される（同図
Ｊ）。
リフレッシュモードでは上述したように、モード選択デ
ータ珈に基づきリフレッシュ用のアドレスが選択される
と共に、メモリコントロール回路のからのパルス■、Ｃ
ＡＳにより各セルのデータがリフレッシュされる（第２
図Ｆ）。データのリフレッシュは１込み速度や読出し速
度の速やさには関係なく、書込み及び読出しパルス八へ
ＰＲのいずれもがモードサイクル内に存在しないときに
行なわれるから、書込み速度や読出し速度がいずれも遅
いとき、入力データが存在しないときあるいは書込み、
読出しが非同期であるときでも、いずれもリフレッシュ
できる。従って、これらの場合にもデータが破壊される
ようなことはない。
ータ珈に基づきリフレッシュ用のアドレスが選択される
と共に、メモリコントロール回路のからのパルス■、Ｃ
ＡＳにより各セルのデータがリフレッシュされる（第２
図Ｆ）。データのリフレッシュは１込み速度や読出し速
度の速やさには関係なく、書込み及び読出しパルス八へ
ＰＲのいずれもがモードサイクル内に存在しないときに
行なわれるから、書込み速度や読出し速度がいずれも遅
いとき、入力データが存在しないときあるいは書込み、
読出しが非同期であるときでも、いずれもリフレッシュ
できる。従って、これらの場合にもデータが破壊される
ようなことはない。
発明の詳細
な説明したようにこの発明によれば、書込みや読出しの
動作速度が遅かったり、データ入力が時々追跡えたりあ
るいは書込み、読出しモードが非同期であっても、デー
タの破壊を未然に防止することができる。このため、こ
の発明によれば、ＤＲＡＭの用途の広汎化を図りうる。
動作速度が遅かったり、データ入力が時々追跡えたりあ
るいは書込み、読出しモードが非同期であっても、デー
タの破壊を未然に防止することができる。このため、こ
の発明によれば、ＤＲＡＭの用途の広汎化を図りうる。
第１図はこの発ツ」に係るダイナミックメモリの制御回
路の一例を示すブロック図、第２図はその動作説明に供
する図である。 ＜１０１はダイナミックメモリ、（２０１はクロック発
生器、（１５＋、（１ｇ＋、（ハ）はアドレスカウンタ
、ａ９はアドレス選択回路、＋２１１はモード選択回路
、１２２＋はメモリコントロール回路である。
路の一例を示すブロック図、第２図はその動作説明に供
する図である。 ＜１０１はダイナミックメモリ、（２０１はクロック発
生器、（１５＋、（１ｇ＋、（ハ）はアドレスカウンタ
、ａ９はアドレス選択回路、＋２１１はモード選択回路
、１２２＋はメモリコントロール回路である。
Claims (1)
- 入力データを記憶し、またこの記憶されたデータを読出
すダイナミックメモリと、このダイナミックメモリの最
高動作周波数にクロック周波数が選定されたクロック発
生器と、このクロックと畳込み及び読出しパルスが供給
されるモード選択回路とを有し、上記書込み及び読出し
パルスに基いて書込み、読出し及びリフレッシュモード
が選択され、上記書込み及び読出しパルスがいずれも入
力しないときは上記クロックかりフレッシュ用のアドレ
スカウンタに供給されて上記ダイナミックメモリカリフ
レッシュモードにコントロールされるようになされたダ
イナミックメモリの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58215557A JPS60107796A (ja) | 1983-11-16 | 1983-11-16 | ダイナミツクメモリの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58215557A JPS60107796A (ja) | 1983-11-16 | 1983-11-16 | ダイナミツクメモリの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60107796A true JPS60107796A (ja) | 1985-06-13 |
Family
ID=16674397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58215557A Pending JPS60107796A (ja) | 1983-11-16 | 1983-11-16 | ダイナミツクメモリの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107796A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105394A (ja) * | 1987-10-16 | 1989-04-21 | Canon Inc | 記憶装置 |
| JPH01140224A (ja) * | 1987-11-26 | 1989-06-01 | Nec Corp | ファーストインファーストアウトメモリ |
| JPH01180625A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | 速度変換回路 |
| JPH01502142A (ja) * | 1986-08-25 | 1989-07-27 | ディジタル イクイプメント コーポレーション | プリントエンジン駆動インターフェイス |
-
1983
- 1983-11-16 JP JP58215557A patent/JPS60107796A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01502142A (ja) * | 1986-08-25 | 1989-07-27 | ディジタル イクイプメント コーポレーション | プリントエンジン駆動インターフェイス |
| JPH01105394A (ja) * | 1987-10-16 | 1989-04-21 | Canon Inc | 記憶装置 |
| JPH01140224A (ja) * | 1987-11-26 | 1989-06-01 | Nec Corp | ファーストインファーストアウトメモリ |
| JPH01180625A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | 速度変換回路 |
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