KR100286404B1 - 클록 동기형 메모리 장치 및 그 스케줄러 회로 - Google Patents

클록 동기형 메모리 장치 및 그 스케줄러 회로 Download PDF

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KR100286404B1
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Abstract

본 발명은 내부 회로의 동작 개시의 타이밍을 관리할 수 있는 스케줄러 회로를 제공한다.
본 발명은 스케줄러 회로(2)내에 외부 클록 또는 그것에서 생성된 클록에 동기하여 시프트 동작하는 시프트 레지스터(21)를 구비한다. 그리고, 예컨대 커맨드가 공급되고 나서 칼럼계의 동작 개시까지의 대기 시간(latency)을 제어하는 경우는, 커맨드가 공급되었을 때에 시프트 레지스터(21)의 대기 시간에 대응하는 위치에 칼럼 액세스 신호를 저장한다. 시프트 레지스터(21)는 클록에 동기하여 시프트 동작을 행하기 때문에, 대기 시간에 대응한 클록수의 다음에 칼럼 액세스 신호를 출력한다. 칼럼 제어 회로(4)는 이 칼럼 액세스 신호가 출력하는 타이밍에 응답하여 칼럼 어드레스 등의 칼럼계 회로의 동작에 필요한 데이터를 취득하고, 칼럼계 회로의 동작을 개시한다. 이러한 구성으로 함으로써, 스케줄러 회로(2)의 동작은 단순화된다. 상기 시프트 레지스터(21)에는 소정의 내부 동작을 개시하는 내부 동작 커맨드 신호를 셋트함으로써, 임의의 내부 동작의 개시까지의 대기 시간을 용이하게 관리할 수 있다.

Description

클록 동기형 메모리 장치 및 그 스케줄러 회로
본 발명은 메모리 컨트롤러로부터 커맨드와 로우 어드레스, 뱅크 어드레스 및 칼럼 어드레스 등이 패킷 형식으로 주어지는 메모리 장치에 관한 것으로, 특히 커맨드의 공급에서부터 칼럼측의 동작 개시 등의 내부 회로의 동작 개시까지의 대기 시간의 제어를 가능하게 하는 스케줄 회로를 구비하는 클록 동기형의 메모리 장치에 관한 것이다.
최근 고속 메모리로서 보급되고 있는 SDRAM(Syncronous Dynamic Random Acc ess Memory)은 외부 클록에 동기하여 커맨드와 어드레스 또는 데이터가 공급되고, 소정의 시간후에 외부 클록에 동기하여 독출 데이터의 출력을 행한다. 이러한 SDRAM은 커맨드 신호를 입력하는 커맨드 입력 단자와 로우 어드레스 또는 칼럼 어드레스를 입력하는 어드레스 입력 단자가 따로따로 장치된다. 그리고, 커맨드 신호와 그 커맨드에 필요한 어드레스 신호가 동시에 주어진다.
주된 커맨드로는, 로우 어드레스에 대응하는 워드선을 구동하는 액티브(Act ivc) 커맨드, 칼럼 어드레스에 대응하는 칼럼으로부터 데이터를 독출하는 리드(Read) 커맨드, 칼럼 어드레스에 대응하는 칼럼에 데이터를 기록하는 라이트(Write) 커맨드, 워드선을 닫고 비트선을 프리차지하는 프리차지(Precharge) 커맨드, 재생을 행하는 재생 커맨드 등이 있다. 메모리 장치의 제어를 행하는 메모리 컨트롤러는 이들 커맨드를 그것에 종속하는 어드레스나 데이터와 함께 메모리 장치에 공급함으로써, 각종 제어를 행한다.
예컨대, 메모리의 데이터를 독출하는 경우는, 우선 액티브 커맨드를 로우 어드레스와 함께 공급하고, 소정 시간(대기 시간)후에 리드 커맨드를 칼럼 어드레스와 함께 공급하고, 최후에 프리차지 커맨드를 공급한다. 또한, 복수 비트를 연속적으로 독출하는 버스트(burst) 모드에서는, 액티브 커맨드를 로우 어드레스와 함께 공급한 후에, 소정의 타이밍으로 리드 커맨드와 연속하여 변화하는 칼럼 어드레스를 순차 공급한다. 또한, 메모리에 데이터를 기록하는 경우는, 액티브 커맨드를 로우 어드레스와 함께 공급하고, 소정 시간(대기 시간)후에 라이트 커맨드를 칼럼 어드레스 및 기록 데이터와 함께 공급한다.
그러나, 상기 커맨드는 로우측의 동작을 요구하는 커맨드와, 칼럼측의 동작을 요구하는 커맨드를 별개로 구성해야 하고, 메모리 컨트롤러는 동작 모드에 따라서 그들 복수의 커맨드를 규격에 의해 설정된 대기 시간을 기초로 메모리 장치에 공급할 필요가 있다. 특히, 메모리 장치 내부의 동작에 의하면, 로우측의 동작을 개시하고 나서 소정의 대기 시간후에 칼럼측의 동작을 개시할 필요가 있고, 그에따라 메모리 컨트롤러에 의한 제어특성을 저하시키는 경향이 있다.
한편, 상기한 메모리 컨트롤러의 제어의 부담을 가볍게 하기위하여, 싱크링크 DRAM이 새롭게 제안되고 있다. 그러나, 아직 이 싱크링크 DRAM의 전체 내용이 불명료하지만, 그 기본적인 규격은 메모리 컨트롤러가 외부 클록에 동기하여 커맨드 신호, 로우 어드레스 신호, 칼럼 어드레스 신호, 기록 데이터 신호, 그리고 로우 어드레스의 일종인 뱅크 어드레스 신호 등을 패킷화하여 메모리 장치에 공급하고, 상기 SDRAM과 같이 칼럼 제어를 위한 대기 시간의 관리를 필요로 하지 않는다고 한다. 따라서, 상기 패킷화된 신호는 예컨대 8개의 공통 입력 단자에 4회로 시분할되어 공급되는 것이 검토되고 있다.
상기한 싱크링크 DRAM은 메모리 컨트롤러의 부담을 가볍게 할 수는 있지만, 메모리 장치측에서는, 한번에 주어진 커맨드와 로우 어드레스 및 칼럼 어드레스에 대하여, 소정의 대기 시간으로 내부 동작을 제어할 필요가 있다. 예컨대, 커맨드와 로우 어드레스 및 칼럼 어드레스가 동시에 공급되는 독출 또는 기록 동작에서는, 커맨드가 주어지고 나서 로우측의 동작 종료후의 칼럼측의 동작의 개시까지의 대기 시간을 제어할 필요가 있다. 또한, SDRAM에 있어서의 버스트 모드와 같이, 동일한 로우 어드레스에 대하여 다른 칼럼 어드레스의 데이터를 연속하여 액세스할 수 있는, 리드 커맨드나 라이트 커맨드 등도 지원(support)할 필요가 있고, 이러한 커맨드의 경우는, 커맨드가 공급되고 나서 칼럼계의 동작 개시까지의 대기 시간은 상기한 독출·기록 동작과는 달리 짧다. 이와 같이, 대기 시간은 공급되는 커맨드에 따라서 변경할 수 있는 것이 필요하다.
더욱이, 대기 시간은 메모리 장치의 동작 속도로 구동되는 클록의 주파수에 의존하여 결정되는 경우도 있다. 즉, 메모리 장치의 초기값이 설정되는 모드 레지스터에 의해서도, 여러가지 동작 커맨드에 대응하는 대기 시간을 변경할 수 있는 것이 요구된다. 또한, 상기한 칼럼계의 내부 회로의 동작 이외의 동작에 있어서도, 커맨드가 주어진 타이밍으로부터 소정의 내부 동작까지의 대기 시간의 제어를 내부에서 행할 필요가 있다.
따라서, 메모리 장치내에서, 상기한 요구 패킷 입력에 대한 내부 동작의 스케줄을 관리하는 스케줄러 회로가 필요하다. 그러나, 현시점에서는, 상기 스케줄러 회로의 제안은 아직 되어 있지 않다. 그리고, 대용량이고 고속화된 메모리 장치는 소비 전류를 억제하는 기능을 필요로 하는데, 그러한 장치에 스케줄러 회로를 부가적으로 장착시킬 경우 그에 따른 소비 전류의 증가도 고려할 필요가 있다.
본 발명의 목적은 상기한 과제를 해결하고, 싱크링크 DRAM과 같은 클록 동기형의 메모리 장치로써, 적절한 스케줄러 회로를 내장한 메모리 장치를 제공하는 것에 있다.
본 발명의 또 다른 목적은 소비 전류를 억제하여 회로 규모를 작게 한 스케줄러 회로를 내장한 메모리 장치를 제공하는 것에 있다.
본 발명의 또 다른 목적은 싱크링크 DRAM 등에 이용할 수 있는 스케줄러 회로를 제공하는 것에 있다.
도 1은 본 발명의 실시예의 메모리 장치에 있어서의 요구 패킷의 포맷예를 도시한 도면.
도 2는 본 실시예에 있어서의 커맨드의 진리치 표의 예를 도시한 도면.
도 3은 본 실시예의 메모리 장치의 전체 구성을 도시한 블록도.
도 4는 커맨드가 공급되고 나서 칼럼계의 활성화까지의 대기 시간의 예를 도시한 도면.
도 5는 제1 실시예의 스케줄러 회로를 도시한 도면.
도 6은 스케줄러 회로에 있어서의 시프트 레지스터의 예를 도시한 회로도.
도 7은 제2 실시예의 스케줄러 회로를 도시한 도면.
도 8은 분주 클록을 이용한 시프트 레지스터를 도시한 도면.
도 9는 제3 실시예의 스케줄러 회로의 시프트 레지스터를 도시한 도면.
도 10은 제4 실시예의 스케줄러 회로의 시프트 레지스터를 도시한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
2: 스케줄러 회로
3: 제어 회로
4: 칼럼 제어 회로
Bank: 메모리 뱅크
5: I/O 제어부
6: DB 선택 회로
20: 대기 시간 제어 회로
21: 시프트 레지스터
22, 23, 24: 시프트 레지스터, 제어 데이터 유지 회로
본 발명은 스케줄러 회로내에, 외부 클록 또는 그것으로부터 생성된 클록에 동기하여 시프트 동작하는 시프트 레지스터를 장치한다. 그리고, 예컨대 커맨드가 공급되고 나서 칼럼계의 동작 개시까지의 대기 시간을 제어하는 경우는, 커맨드가 공급되었을 때에 시프트 레지스터의 대기 시간에 대응하는 위치에 칼럼 액세스 신호를 저장한다. 시프트 레지스터는 클록에 동기하여 시프트 동작을 행하기 때문에, 대기 시간에 대응한 클록수의 다음에, 칼럼 액세스 신호를 출력한다. 칼럼 제어 회로는 이 칼럼 액세스 신호가 출력되는 타이밍에 응답하여, 칼럼 어드레스 등의 칼럼계 회로의 동작에 필요한 데이터를 취득하고, 칼럼계 회로의 동작을 개시한다. 이러한 구성으로 함으로써, 스케줄러 회로의 동작은 단순화된다. 상기 시프트 레지스터에는 소정의 내부 동작을 개시하는 내부 동작 커맨드 신호를 셋트함으로써, 임의의 내부 동작의 개시까지의 대기 시간을 용이하게 관리할 수 있다.
또한, 본 발명의 스케줄러 회로는 메모리 장치의 동작 개시시에 메모리 컨트롤러로부터 주어지는 레지스터 셋트 커맨드에 의해 모드 레지스터에 셋트된 각 동작 모드마다의 대기 시간에 따라서, 상기한 시프트 레지스터내의 소정의 위치에 칼럼 액세스 신호 등의 내부 동작 커맨드 신호를 저장한다. 즉, 본 발명에 의하면, 시프트 레지스터내의 최초에 셋트해야 할 위치를 플렉시블하게 변경할 수 있고, 메모리 장치 또는 시스템에 최적의 대기 시간에 유연하게 대응할 수 있는 스케줄러 회로를 제공할 수 있다.
본 발명의 스케줄러 회로는 상기한 내부 동작 커맨드 신호가 저장되는 시프트 레지스터에 추가로, 칼럼 어드레스, 뱅크 어드레스, 기록·독출 비트 등의 내부 동작에 필요한 데이터도, 마찬가지의 시프트 레지스터 구성으로 한다. 그리고, 내부 동작 커맨드 신호가 저장되는 시프트 레지스터와 같은 대기 시간의 위치에, 상기 필요한 데이터를 셋트함으로써, 소정의 대기 시간후에 상기한 내부 동작 커맨드 신호와 동시에 필요한 데이터도 취출할 수 있다.
또한, 본 발명의 스케줄러 회로는 내부 동작에 필요한 데이터를 복수의 레지스터내에 차례대로 저장하고, 그 레지스터의 어드레스 데이터를 시프트 레지스터의 소정의 위치에 셋트한다. 그리고, 소정의 대기 시간후에 상기 내부 동작 커맨드 신호가 시프트 레지스터로부터 출력될 때에, 그것과 동시에 출력되는 레지스터의 어드레스에 대응하는 레지스터로부터 내부 동작에 필요한 데이터를 취출할 수 있다.
상기한 목적을 달성하기위하여, 본 발명은 공급되는 커맨드 또는 초기값에 따른 대기 시간후에, 내부 회로의 동작을 지령하는 내부 동작 커맨드 신호를 생성하는 스케줄러 회로에 있어서,
상기 내부 동작 커맨드 신호를 저장하고, 클록에 동기하여 시프트 동작하는 시프트 레지스터와,
상기 시프트 레지스터의 상기 대기 시간에 대응하는 위치의 레지스터에 상기 내부 동작 커맨드 신호를 저장시키는 대기 시간 제어 회로를 구비하고,
상기 대기 시간에 대응하는 클록수 다음에 상기 시프트 레지스터의 최종단으로부터 출력되는 내부 동작 커맨드 신호를 상기 내부 회로에 공급하는 것을 특징으로 한다.
상기한 발명에 의하면, 대기 시간 제어 회로가 커맨드 또는 초기값에 따른 대기 시간에 대응하는 위치의 레지스터를 선택하고, 그 레지스터에 내부 동작 커맨드 신호를 저장시키는 것만으로, 스케줄러 회로는 대기 시간에 대응한 클록수 다음에 상기 내부 동작 커맨드 신호를 출력할 수 있다. 따라서, 대기 시간의 변경에 유연하게 대응할 수 있고, 파이프라인 동작도 가능하게 한다.
상기한 목적을 달성하기위하여, 제2 본 발명은 외부 클록에 동기하여 커맨드와 함께 로우 어드레스와 칼럼 어드레스가 공급되는 메모리 장치에 있어서,
메모리 셀 어레이와,
상기 메모리 셀 어레이에 대응하고, 상기 칼럼 어드레스에 응답하여 동작하는 칼럼계 내부 회로,
상기 커맨드가 공급되고 나서 이 커맨드에 대응하는 대기 시간후에, 상기 칼럼계 내부 회로의 동작을 개시시키는 칼럼 액세스 신호를 상기 칼럼계 내부 회로에 공급하는 스케줄러 회로를 구비하는 것을 특징으로 한다.
상기한 발명에 의하면, 메모리 장치를 제어하는 메모리 컨트롤러는 커맨드와 로우 어드레스 및 칼럼 어드레스를 동시에 부여하는 것만으로 충분하여, 메모리 장치의 제어의 부담이 가벼워진다.
더욱이, 상기한 제2 발명에 있어서, 상기 스케줄러 회로는 상기 칼럼 액세스 신호를 저장하고, 이 칼럼 액세스 신호를 클록에 동기하여 시프트 동작하는 시프트 레지스터와,
상기 시프트 레지스터의 상기 대기 시간에 대응하는 위치의 레지스터에 상기 칼럼 액세스 신호를 저장시키는 대기 시간 제어 회로를 구비하고,
상기 대기 시간에 대응하는 클록수 다음에 상기 시프트 레지스터의 최종단으로부터 출력되는 칼럼 액세스 신호를 상기 칼럼계 내부 회로에 공급하는 것을 특징으로 한다.
더욱이, 상기 목적을 달성하기위해서, 본 발명은 외부 클록에 동기하여 커맨드, 뱅크 어드레스 및 칼럼 어드레스를 구비하는 요구·패킷 신호가 공급되는 메모리 장치에 있어서,
각각 메모리 셀 어레이를 갖는 복수의 메모리 뱅크와,
상기 메모리 뱅크 각각에 대응하고, 상기 칼럼 어드레스 및 뱅크 어드레스에 대응하여 동작하며, 상기 뱅크 어드레스에 대응하는 메모리 뱅크에의 액세스를 유효하게 하는 칼럼계 내부 회로와,
상기 커맨드가 공급되고 나서 이 커맨드에 대응하는 대기 시간후에, 상기 칼럼계 내부 회로의 동작을 개시시키는 칼럼 액세스 신호를 상기 뱅크 어드레스 및 칼럼 어드레스와 함께, 상기 칼럼계 내부 회로에 공급하는 스케줄러 회로를 구비하고,
다른 상기 뱅크 어드레스를 구비하는 요구·패킷 신호에 응답하여, 상기 뱅크 어드레스에 대응하는 다른 메모리 뱅크에의 액세스를 가능하게 하는 것을 특징으로 한다.
메모리 장치를 제어하는 메모리 컨트롤러는 뱅크 어드레스를 다르게하여 페이지 리드나 페이지 라이트 커맨드를 연속하여 부여함으로써, 다른 로우 어드레스의 메모리에의 액세스를 가능하게 할 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 그러나, 이러한 실시예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 본 발명의 실시예의 메모리 장치에 있어서의 요구·패킷의 포맷예를 도시하는 도면이다. 도 1에 도시된 바와 같이, 패킷의 정보는 외부 클록(CLK)의 상승 에지(rising edge 또는 positive edge)와 하강 에지(falling edge 또는 negative edge)의 양 에지에 동기하여, 입력 단자(C0∼C7)에 4회로 시분할되어 공급된다. 그 경우, 메모리 장치측은 외부 클록의 어느 상승 에지로부터 유효한 패킷 정보가 공급되었는지를 판별하기위하여, 플래그 신호(FLAG)를 메모리 컨트롤러로부터 공급받는다. 즉, 플래그 신호(FLG)는 패킷 정보의 개시의 타이밍을 나타내는 신호이고, 유효한 패킷 정보가 공급되는 최초의 외부 클록(CLK)의 상승 에지에서 H레벨이 된다.
입력 단자(C0∼C7)는 멀티플렉스화된 입력 단자이고, 그 입력 단자에 직렬로 공급되는 입력 신호는 메모리 내부에 직렬로 유입되어 병렬로 변환된다.
패킷의 정보의 메모리 디바이스 ID 데이터(ID0∼ID3)는 메모리 컨트롤러에 접속되는 복수의 메모리 디바이스의 ID 어드레스이다. 메모리 컨트롤러는 제어 대상의 메모리 디바이스의 ID를 공급하고, 메모리 디바이스측에서는, 패킷내의 ID 데이터와 메모리 내부의 ID 레지스터내에 저장되어 있는 자신의 ID를 비교하고, 요구·패킷이 자신에 대하여 발행된 것인지, 다른 메모리 디바이스에 대하여 발행된 것인지를 판별한다.
4비트로 이루어지는 커맨드(CMD0∼CMD3)에는 후술하는 각종 커맨드에 따른 데이터가 주어진다. 그 이외에, 패킷의 정보에는, 3비트의 뱅크 어드레스(BA0∼BA2), 11비트의 로우 어드레스(RA0∼RA0), 6비트의 칼럼 어드레스(CA0∼CA5)가 포함된다. 이러한 어드레스의 비트수는 메모리 디바이스내의 용량, 구성에 따라서 다르게 구성된다.
또, 본 실시예에서는, 요구·패킷의 데이터는 외부 클록(CLK)의 상승 에지로부터 개시되는 것을 전제로 한다.
도 2는 본 실시예에 있어서의 커맨드의 진리치 표의 예를 나타내는 도면이다. 도 2에는 본 실시예를 설명하는 데 필요하다고 생각되는 일부의 커맨드의 예가 도시된다. 뱅크 리드(Bank-Read)는 커맨드(CMD0∼CMD2)가 (100)으로 이루어지는 커맨드이고, 로우계의 회로의 활성화부터 시작되는 리드 액세스 커맨드이다. 즉, 메모리 디바이스는 내부에서 액티브 커맨드를 보내어 로우계의 회로를 활성화하고, 로우 어드레스에 따라서 워드선을 구동한다. 그 후, 메모리 디바이스는 내부에서 리드 커맨드(독출을 수반하는 칼럼 액세스 신호)를 보내어 칼럼계의 회로를 활성화하고, 칼럼 어드레스에 따라서 선택 칼럼의 데이터를 독출한다. 뱅크 리드의 경우에, 커맨드(CMD3)가 0인 경우는 로우 액티브 동작후에 칼럼 리드 동작이 행하여지는 데 대하여, 커맨드(CMD3)가 1인 경우는 로우 액티브 동작후에 칼럼 리드 동작이 행하여지고, 최후에 프리차지가 행하여진다. 독출후에, 동일 어드레스의 메모리에 대하여 기록을 행하거나 페이지 모드 독출을 행하거나 할 수 있도록, 프리차지 없음과 첨부가 준비된다.
뱅크 라이트(Bank-Write)는 커맨드(CMD0∼CMD2)가 (100)으로 이루어지는 커맨드이고, 뱅크 리드와 마찬가지로 로우계의 회로의 활성화부터 시작하는 라이트 액세스 커맨드이다. 뱅크 라이트의 경우에, 커맨드(CMD3)가 0인 경우는 로우 액티브 동작후에 칼럼 라이트 동작이 행하여지는 데 대하여, 커맨드(CMD3)가 1인 경우는 로우 액티브 동작후에 칼럼 라이트 동작이 행하여지고, 최후에 프리차지가 행하여진다.
로우 액티브(Row-Active)는 로우계의 활성화 동작만을 행하는 커맨드이다. 프리차지(Precharge)는 워드선을 비활성화하여 메모리 셀의 데이터를 유지하고, 비트선을 소정의 전압 레벨로 프리차지하는 프리차지 동작을 행하는 커맨드이다. 페이지 리드(Page-Read) 및 페이지 라이트(Page-Write)는 칼럼계 회로의 활성화만을 행하고, 각각 리드, 라이트 동작을 행하는 커맨드이다. SDRAM에 있어서의 버스트 모드 동작에 적합한 커맨드이다. 그리고, 재생(Refresh)은 로우계의 활성화 동작을 행한 후에 로우 어드레스 대기 시간(tRAS) 상당의 지연후에 워드선을 비활성화하여 프리차지 동작을 행하는 커맨드이다.
이상과 같이, 도 2에 도시된 커맨드 중에서, 커맨드의 입력에서부터 소정의 대기 시간후에 칼럼계의 동작을 개시할 필요가 있는 커맨드는 뱅크 리드, 뱅크 라이트, 페이지 리드 및 페이지 라이트이다. 이 점에 대해서는, 후에 상세히 설명한다.
도 3은 본 실시예의 메모리 장치의 전체 구성을 도시하는 블록도이다. 이 메모리 장치는 패킷 해독 회로(1), 스케줄러 회로(2), 8개의 메모리 뱅크(Bank 0∼7), 그들의 로우 제어 회로(3), 칼럼 제어 회로(4), 데이터 버스 선택 회로(6) 및 I/O 제어부(5)를 구비한다. 메모리 뱅크(Bank 0∼7)내에는 도시되지 않은 메모리 셀 어레이, 로우 디코더, 로우 드라이버, 센스 증폭기, 칼럼 디코더 등이 각각 장치된다. 그들 메모리 뱅크에는 로우 제어 회로(3)로부터 로우 어드레스를 포함하는 로우 제어 신호(8)가 공급되고, 또한, 칼럼 제어 회로(4)로부터 칼럼 어드레스를 포함하는 칼럼 제어 신호(9)가 공급된다.
따라서, 로우 제어 회로(3), 메모리 뱅크내의 로우 디코더, 로우 드라이버 등이 로우계 내부 회로에 해당한다. 또한, 칼럼 제어 회로(4), 메모리 뱅크내의 칼럼 디코더, DB 선택 회로(6) 등이 칼럼계 내부 회로에 해당한다.
패킷 해독 회로(1)는 외부 클록(CLK)의 양 에지의 타이밍으로, 플래그 신호(FLG), 8비트의 입력 단자의 신호(C0:7)를 래치하고, 플래그 신호(FLG)에 의해 유효한 요구 패킷이 발행되어 있는지 아닌지를 판정하고, 패킷 정보내의 디바이스 ID가 자신의 ID를 나타내고 있는지를 판정하고, 더욱이, 커맨드(CMD0:3)를 디코드한다. 그리고, 패킷 해독 회로(1)에 의한 해독 결과에 따라서, 스케줄러 회로(2)는 해독된 커맨드에 필요한 동작의 스케줄을 설정한다. 보다 구체적으로는, 예컨대 커맨드 및 모드 레지스터에 셋트된 데이터에 따른 대기 시간의 설정을 행한다.
커맨드가 뱅크 리드(Bank-Read), 뱅크 라이트(Bank-Write), 로우 액티브(Row-Active)인 경우는, 패킷의 정보의 뱅크 어드레스(BA0:2)에서 지정되는 뱅크(Bank)에 대응한 로우 제어 회로(3)가 패킷의 정보의 로우 어드레스 등의 로우 제어 신호(8)를 공급하여, 로우계의 활성화 동작을 행한다.
또, 커맨드가 뱅크 리드(Bank-Read), 뱅크 라이트(Bank-Write), 페이지 리드(Page-Read) 및 페이지 라이트(Page-Write)인 경우는, 칼럼 액세스 동작을 수반하기 때문에, 스케줄러 회로(2)가 커맨드의 입력으로부터 소정의 대기 시간후에, 칼럼 제어 회로(4)에 뱅크 어드레스(BA0:2), 칼럼 어드레스(CA0:5) 등의 제어 데이터를 갖는 칼럼 제어 신호(10)를 공급하고, 칼럼 제어 회로(4)가 그 타이밍으로 칼럼계의 활성화 동작을 행하여, 독출 또는 기록 동작을 행하게 한다.
독출 동작에서는, 입출력 제어부(5)가 지정된 뱅크에서부터 데이터 버스 선택 회로(6)를 경유하여, 64비트의 데이터를 전송받아, 도시하지 않은 병렬·직렬 변환 회로에 의해 변환하고, 외부 클록(CLK)의 양 에지에 동기하여 16개의 입출력 단자(DQ0:15)에 각각 4비트의 직렬 데이터를 출력한다. 또한, 기록 동작에서는, I/O 제어부(5)가 입출력 단자(DQ0:15)에 공급되는 각 4비트의 직렬 데이터를 외부 클록(CLK)의 양 에지에 동기하여 래치하고, 직렬·병렬 변환하여 얻어진 64비트의 병렬 데이터를 선택된 메모리 뱅크내의 메모리에 기록한다.
외부 클록(CLK)의 주파수가 200MHz라고 한다면, 상기 독출 동작 및 기록 동작에 있어서, 입출력 단자(DQ)와 메모리 컨트롤러 사이에서는, 데이터의 전송 레이트는 400MHz/sec/pin이 된다. 그러나, 직렬 병렬 변환 또는 병렬 직렬 변환 회로에 의해, 메모리 장치 내부에서의 동작은 100MHz(10ns 사이클)가 된다.
상기 메모리 장치는 뱅크 리드의 커맨드를 갖는 요구·패킷을 공급받아, 로우계 내부 회로를 동작시켜 워드선을 구동하고, 소정의 대기 시간후에 칼럼계 내부 회로를 동작시켜 메모리 셀의 데이터를 독출한다. 그 후, 뱅크 어드레스의 다른 페이지 리드의 커맨드를 갖는 요구·패킷을 공급받아, 동일 칼럼 어드레스에 대응하지만 다른 메모리 뱅크내의 어느 메모리 셀로부터의 데이터를 독출할 수 있다. 따라서, 이러한 페이지 리드에 의해 뱅크 어드레스를 변경함으로써, 실질적으로 다른 로우 어드레스의 메모리로 액세스를 가능하게 한다. 마찬가지로, 뱅크 라이트의 후에 페이지 라이트를 공급받음으로써, 다른 메모리 뱅크로의 기록을 연속적으로 행할 수 있다.
도 4는 커맨드가 공급되고 나서 칼럼계의 활성화까지의 대기 시간의 예를 도시하는 도면이다. 본 발명의 스케줄러 회로는 칼럼계의 활성화까지의 대기 시간에 한정되지 않고, 어떠한 내부 동작의 타이밍을 부여하는 대기 시간의 제어에 널리 이용할 수 있지만, 이하, 일예로서 커맨드가 공급되고 나서 칼럼계의 활성화까지의 대기 시간을 예로 들어 설명한다.
도 4에 도시된 대기 시간은 구체적으로 요구 패킷의 종료에서부터 칼럼계 회로의 활성화까지의 대기 시간을 말한다. 도 4중, 칼럼계 회로의 활성화 개시는 CASstart로 표시되고, 프리차지 동작의 개시는 PREstart로 표시된다. 또한, 외부 클록의 반파장 폭, 레벨 H의 길이 또는 레벨 L의 길이를 틱(tick)(T)이라 칭한다.
예컨대, 커맨드가 페이지 리드(Page-Read)인 경우는, 즉시 칼럼계 회로의 활성화를 개시할 수 있기 때문에, 대기 시간은 0틱(0T)이다. 한편, 뱅크 리드(Bank- Read)의 경우는, 우선 로우계 회로를 활성화하여 워드선을 구동하고, 메모리의 데이터가 비트선에 충분히 전해진 뒤에 칼럼계 회로의 활성화를 행할 필요가 있기 때문에, 대기 시간은 예컨대 8틱(8T)이다. 더욱이, 페이지 라이트(Page-Write)의 경우는, 패킷 커맨드를 해독하고 나서 기록이라고 판명한 후 상기한 대로 기록 데이터를 래치해야 한다. 따라서, 대기 시간은 예컨대 16틱(16T)이다. 그리고, 뱅크 라이트(Bank-Write)의 경우는, 기록 데이터를 래치하는 동시에 로우계 회로를 활성화한 후에 칼럼계 회로의 활성화가 행하여지기 때문에, 그 대기 시간은 예컨대 최장의 24틱(244T)이다. 상기 대기 시간은 어디까지나 일예이다.
도 4에 예시한 각 커맨드마다 다른 대기 시간은 각각 외부 클록(CLK)의 주파수 및 메모리 장치의 속도에도 의존한다. 따라서, 후술하는 모드 레지스터에 셋트되는 초기값에 따라서, 이들 커맨드마다의 대기 시간의 길이도 설정된다.
[제1 실시예]
도 5는 제1 실시예의 스케줄러 회로를 도시한 도면이다. 이 스케줄러 회로는 패킷 해독 회로(1)로부터의 해독된 커맨드, 페이지 리드(Page-Read), 뱅크 리드(Bank-Read), 페이지 라이트(Page-Write), 뱅크 라이트(Bank-Write)가 공급되는 대기 시간 제어 회로(20)를 구비한다. 이 대기 시간 제어 회로(20)에는 모드 레지스터(11)로부터 대기 시간 제어 신호(12)도 공급된다. 대기 시간 제어 회로(20)는 공급된 커맨드와, 대기 시간 제어 신호(12)에 기초하여, 각각의 커맨드의 최적의 길이의 대기 시간을 설정하고, 그 대기 시간에 대응한 셋트 단자(SET〈0〉∼SET〈12〉)에, 대기 시간 셋트 신호(SET)를 출력한다.
스케줄러 회로는 더욱이, 4조의 12비트의 시프트 레지스터 회로(21∼24)를 구비한다. 시프트 레지스터(21)에는, 칼럼 액세스를 지시하는 내부 동작 커맨드 신호가 저장된다. 또한, 시프트 레지스터(22)에는 독출·기록 선택 신호가 저장된다. 시프트 레지스터(23)에는 뱅크 어드레스(BA0:2)가 저장되고, 시프트 레지스터(24)에는 칼럼 어드레스(CA0:5)가 저장된다. 뱅크 어드레스가 3비트 있기 때문에, 시프트 레지스터(23)는 3조로 설치되고, 그 출력도 3비트가 된다. 마찬가지로, 칼럼 어드레스는 6비트 있기 때문에, 시프트 레지스터(24)도 6조로 설치되고, 그 출력도 6비트가 된다.
즉, 상기 레지스터(21)는 칼럼 액세스 신호를 저장하여 시프트 동작하는 시프트 레지스터이고, 시프트 레지스터(22, 23, 24)는 제어 데이터 유지 회로이다.
이들 시프트 레지스터의 각 레지스터는 셋트 단자(SET)가 H 레벨일 때는 내부 클록(28)의 에지에 동기하여 각각의 대응하는 데이터를 래치한다. 또, 레지스터는 셋트 단자(SET)가 L 레벨일 때는, 내부 클록(28)의 에지에 동기하여 전단의 데이터를 래치함으로써, 우측으로 1비트씩 시프트 동작한다. 단, 칼럼 액세스 신호를 저장하는 시프트 레지스터(21)는 셋트 단자(SET)가 H 레벨일 때, H 레벨을 저장하도록 전원(Vcc)에 접속된다. 또, 모든 시프트 레지스터의 우단에 있는 초단 레지스터의 입력 단자는 접지에 접속되어 전단의 데이터로서 L 레벨을 래치한다.
상기한 시프트 레지스터(21∼24)의 최종단의 레지스터(도면중 번호 0의 우단의 레지스터)의 출력은 칼럼 제어 회로(4)에 공급된다. 칼럼 제어 회로는 내부 동작 커맨드 신호인 칼럼 액세스 신호가 시프트 레지스터(21)의 최종단으로부터 공급되는 타이밍으로, 그것에 대응하는 독출·기록 선택 신호(25), 뱅크 어드레스(26) 및 칼럼 어드레스(27)를 공급받아, 동작을 개시한다.
현재 가령, 커맨드로서 뱅크 라이트(Bank-Write)가 연속하여 공급되었다고 하자. 뱅크 라이트의 경우는, 도 4에서 도시한 바와 같이 칼럼 액세스의 대기 시간이 24T이다. 따라서, 대기 시간 제어 회로(20)는 셋트 단자(SET〈12〉)에 H 레벨을 출력함으로써, 시프트 레지스터(21)의 12번째의 레지스터에 칼럼 액세스 신호의 H 레벨을 래치시킨다. 또한, 셋트 단자(SET〈12〉)의 H 레벨에 응답하여, 시프트 레지스터(22)의 12번째의 레지스터에는 독출·기록 선택 신호(25)가 래치되고, 시프트 레지스터(23)의 12번째의 레지스터에는 뱅크 어드레스(BA)가 래치되고, 시프트 레지스터(24)의 12번째의 레지스터에는 칼럼 어드레스(CA)가 래치된다. 뱅크 라이트가 연속하여 공급되는 경우도, 뱅크 라이트 커맨드의 패킷이 종료할 때마다, 시프트 레지스터의 12번째의 레지스터에 대응하는 제어 데이터가 래치된다.
그리고, 이들 시프트 레지스터는 클록(clk)의 에지에 동기하여 래치된 데이터를 차례로 오른쪽으로 시프트하기 때문에, 대기 시간 제어 회로(20)가 셋트한 대기 시간의 클록수(또는 틱수 다음) 다음에, 칼럼 제어 회로(4), 칼럼 액세스를 지시하는 내부 동작 커맨드 신호를 시프트 레지스터(21)의 우단의 레지스터로부터 수신한다. 칼럼 제어 회로(4)는 그 칼럼 액세스의 지시 신호에 응답하여, 동시에 다른 시프트 레지스터(22, 23, 24)로부터 수신하는 제어 데이터를 이용하여, 칼럼계 회로의 활성화를 개시한다.
상기한 바와 같이, 연속하여 공급되는 뱅크 라이트 모드에 대하여, 공급될 때에 대기 시간에 따른 위치의 레지스터(21)에 칼럼 액세스 신호를 저장함으로써, 칼럼계 내부 회로를 파이프라인 동작시키는 것이 가능하게 된다.
따라서, 대기 시간 제어 회로(20)는 커맨드를 갖는 요구·패킷을 공급받은 시점에서, 적절한 대기 시간에 대응하는 위치의 셋트 단자 신호를 출력하는 것만으로 충분하여, 제어가 간단하다. 더구나, 커맨드마다 또는 모드 레지스터로부터의 대기 시간 제어 신호(22)에 따라서 대기 시간을 다르게 한 경우는, 단지 셋트 단자의 위치를 변경하는 것만으로 충분하여, 이러한 변경에 유연하게 대응할 수 있다.
도 5에 있어서, 커맨드가 페이지 리드인 경우는, 칼럼 액세스의 대기 시간이 0T이기 때문에, 0번째의 셋트 단자(SET〈0〉)가 활성화(H 레벨)되어, 0번째의 레지스터에 데이터를래치한다. 커맨드가 뱅크 리드인 경우는, 대기 시간이 8T이기 때문에, 4번째의 셋트 단자(SET〈4〉)가 활성화된다. 더욱이, 페이지 라이트인 경우는, 대기 시간이 16T이기 때문에, 8번째의 셋트 단자(SET〈8〉)가 활성화된다.
도 6은 스케줄러 회로에 있어서의 시프트 레지스터의 예를 도시하는 회로도이다. 도 6의 아래쪽에 도시되는 바와 같이, 이 예에서는 시프트 레지스터는 마스터·슬레이브(slave)형의 플립플롭을 직렬 접속하여 구성된다. 마스터 플립플롭(30)은 클록(clk)이 L 레벨일 때에 입력이 접수되므로 출력이 변화하게 되고, 클록이 H 레벨이 되는 기간은 그 입력 정보를 유지한다. 또한, 슬레이브 플립플롭(31)은 클록(clk)이 H 레벨일 때에 입력을 접수하여 출력이 변화하고, 클록이 L 레벨이 되는 기간은 그 입력 정보를 유지한다. 따라서, 도 5에 도시된 스케줄러 회로의 시프트 레지스터는 외부 데이터의 입력은 모두 마스터 플립플롭(30)측의 입력으로부터 유입되고, 출력은 모두 슬레이브 플립플롭(31)측의 출력으로부터 출력한다. 도 6의 하부에 도시되는 바와 같이, 이러한 구성에서는, 대기 시간은 클록(clk)의 2틱(2T) 단위로 제어가능하게 된다.
도 6의 마스터 플립플롭(30)은 클록(clk)이 L 레벨일 때에 도통하는 P 채널 트랜지스터(37)와 N 채널 트랜지스터(38)로 이루어지는 입력 게이트와, 인버터(39, 40)로 이루어지는 래치 회로와, 인버터(41)를 구비한다. 또한, 마스터 플립플롭(30)의 입력측에는, NAND 게이트(34), NOR 게이트(35, 36)로 이루어지는 입력 회로가 설치되고, 셋트 신호(SET)에 의해 외부 데이터 단자(32)로부터의 데이터 또는 전단에서부터의 데이터 단자(33)로부터의 데이터중 어느 하나가 클록(clk)의 L 레벨 기간중에 마스터 플립플롭(30)에 래치된다.
한편, 슬레이브 플립플롭(31)은 클록(clk)이 H 레벨일 때에 도통하는 P 채널 트랜지스터(42)와 N 채널 트랜지스터(43)로 이루어지는 입력 게이트와, 인버터(44, 45)로 이루어지는 래치 회로와, 인버터(46)를 구비한다.
도 6의 시프트 레지스터(21)의 경우는, 외부 데이터 단자(32)는 전원(Vcc)에 접속되어, 항상 H 레벨이 공급된다. 또한, 초단의 레지스터의 전단 데이터 단자(33)는 접지에 접속되어 L 레벨이 공급된다.
[제2 실시예]
도 7은 제2 실시예의 스케줄러 회로를 도시한 도면이다. 도 5의 스케줄러 회로는 4조의 시프트 레지스터(21∼24)를 구비한다. 그러나, 클록(clk)의 에지에 동기하여 오른쪽으로 시프트 동작을 행하는 시프트 레지스터는 그 자체에서 많은 전류를 소비한다. 그래서, 제2 실시예의 스케줄러 회로에서는, 대기 시간의 관리를 하는 내부 동작 커맨드 신호용의 시프트 레지스터(21)를 제1 실시예와 같은 클록(clk)의 에지로 오른쪽으로 시프트 동작하는 시프트 레지스터 구성으로 하고, 뱅크 어드레스(BA), 칼럼 어드레스(CA) 및 독출·기록 선택 신호 등의 제어 데이터의 유지 회로는 클록에 의해 오른쪽으로 시프트 동작하지 않는 복수의 레지스터로 구성한다. 또한, 포인터 어드레스를 저장하여 오른쪽으로 시프트 동작하는 시프트 레지스터(50)가 더 장치된다.
즉, 뱅크 어드레스(BA(26))는 8개의 뱅크 어드레스 레지스터(BA-REG)에, 칼럼 어드레스(CA(27))는 8개의 칼럼 어드레스 레지스터(CA-REG)에, 그리고, 독출·기록 선택 신호(25)는 레지스터(RWS-REG)에 각각 저장된다. 각각의 레지스터는 각각의 비트 폭을 갖는다. 이들 8개의 레지스터는 입력 포인터 디코더(52)와 출력 포인터 디코더(53)로부터의 입력 포인터(pi0∼pi7)와 출력 포인터(po0∼po7)에 의해 선택된다. 단, 입력 포인터 디코더(52)와 출력 포인터 디코더(53)는 독립하여 포인터 어드레스를 공급받아, 양 포인터는 독립하여 제어된다.
카운터(51)는 패킷 해독 회로(1)로부터 뱅크 리드, 뱅크 라이트, 페이지 리드 및 페이지 라이트중 어느 하나의 액세스 커맨드를 판별하였을 때의 액세스 펄스에 응답하여, 카운터값을 사이클에서 증가(increment)시킨다. 그 카운터값은 포인터 어드레스(PA2:0)로서, 입력 포인터 디코더(52)에 공급된다.
최초는, 포인터 어드레스(PA)는 (000)이고, 그 상태에서 뱅크 리드, 뱅크 라이트, 페이지 리드 및 페이지 라이트중 어느 하나의 액세스 커맨드가 입력되면, 입력 포인터 디코더(52)는 포인터(pi0)를 활성화한다. 그것에 응답하여, 각각 0번째의 레지스터에 패킷내의 제어 데이터의 뱅크 어드레스(BA), 칼럼 어드레스(CA), 기록·독출 선택 신호(25)가 래치된다. 그것과 동시에, 포인터 어드레스(PA)가 대기 시간 제어 회로(20)로부터의 셋트 신호(SET)에 응답하여, 포인터 어드레스용의 시프트 레지스터(50)의 대기 시간에 대응한 위치의 레지스터에 래치된다. 칼럼 액세스용의 시프트 레지스터(21)의 대기 시간에 대응한 위치의 레지스터에 H 레벨이 래치되는 것은 제1 실시예와 동일하다. 그리고, 카운터(51)는 입력용 포인터 어드레스를 1개 카운트업 시킨다.
이어서 액세스 커맨드가 입력되면, 이번에는 포인터(pi1)가 활성화되고, 1번째의 레지스터에 패킷내의 각 제어 데이터가 래치된다. 이하, 차례로 입력용의 포인터 어드레스(PA2:0)가 카운트업하여, 후속의 요구·패킷의 제어 데이터가 각 레지스터에 저장된다.
시프트 레지스터(21, 50)는 클록(clk)의 에지에 동기하여 오른쪽으로 시프트 동작을 한다. 그리고, 대기 시간 제어 회로(20)가 셋트한 대기 시간에 대응하는 클록(clk)수 다음에, 시프트 레지스터(21)의 0번째의 레지스터가 칼럼 액세스 신호를 칼럼 제어 회로(4)에 출력하는 동시에, 포인터 어드레스용의 시프트 레지스터(50)의 0번째의 레지스터도 그것에 대응하는 3비트의 포인터 어드레스를 출력한다.
출력 포인터 디코더(53)는 이 포인터 어드레스를 공급받고, 대응하는 포인터(po0∼po7)를 활성화하며, 저장하고 있는 뱅크 어드레스(BA), 칼럼 어드레스(CA) 및 독출·기록 선택 신호를 각각 칼럼 제어 회로(4)에 출력한다. 칼럼 제어 회로(4)는 그들 제어 데이터를 이용하여 칼럼계 회로를 활성화하고, 동작을 개시시킨다.
제2 실시예에서는, 뱅크 어드레스(BA), 칼럼 어드레스(CA) 및 독출·기록 선택 신호 등의 제어 데이터를 저장하는 레지스터는 클록(clk)에 동기하여 오른쪽으로 시프트 동작을 하지 않기 때문에, 그 만큼 소비 전류를 억제할 수 있다. 다만, 포인터 어드레스에 대해서는, 시프트 레지스터(50)에 저장하여, 오른쪽으로 시프트 동작을 시킬 필요가 있다.
제2 실시예에 있어서도, 시프트 레지스터(21, 50)는 도 6에 도시한 마스터·슬레이브 플립플롭을 이용하여 구성할 수 있다.
[제3 및 제4 실시예]
도 8은 제3 및 제4 실시예를 설명하기 위한 분주 클록을 이용한 시프트 레지스터를 도시한 도면이다. 상측의 시프트 레지스터(60)는 도 6에 도시한 시프트 레지스터와 동일하다. 즉, 시프트 레지스터(60)는 마스터·슬레이브 플립플롭이고, 1개의 레지스터 단위가 되도록 구성되어, 외부 클록(CLK)과 동일한 200MHz의 클록의 하강 에지와 상승 에지가 동기하여 오른쪽으로 시프트한다. 단, 셋트 신호에 응답하여 취입되는 외부로부터의 제어 데이터는 클록의 하강 에지에 동기하여 마스터 플립플롭측를 제외하고는 유입되지 않는다. 따라서, 대기 시간의 제어 단위는 클록의 2틱(2T)이다.
시프트 레지스터(60)의 구성에서는, 클록의 양 에지에서 시프트 동작을 행하기 때문에, 소비 전류가 커진다. 더구나, 대기 시간의 제어는 2T 단위이다. 그래서, 도 8의 하측의 시프트 레지스터(62)와 같이, 외부 클록을 1/2로 분주한 100MHz로 하고, 시프트 레지스터는 마스터 플립플롭 및 슬레이브 플립플롭을 각각 1개의 레지스터 단위로 한다. 그에 따라, 회로 구성은 단순화되고, 오른쪽으로의 시프트 동작도 반으로 되어, 소비 전류를 대폭 억제할 수 있게 된다. 즉, 외부로부터의 제어 데이터는 셋트 신호에 응답하여 대응하는 플립플롭(M 또는 S)이 각각 래치가능하게 된다. 그리고, 구동 클록은 외부 클록을 1/2 분주하여 생성된다.
다만, 시프트 레지스터(62)의 구성에서는, 분주 클록의 상승 에지로부터 요구·패킷의 입력이 개시되는 경우와, 분주 클록의 하강 에지로부터 요구·패킷의 입력이 개시되는 경우에서는 대응할 수 없다.
즉, 도 4에서 도시한 바와 같이, 요구·패킷은 외부 클록(CLK)의 상승 에지로부터 개시된다. 그리고, 소정의 대기 시간후의 외부 클록(CLK)의 상승 에지에 동기하여, 내부의 칼럼계 회로의 활성화가 행하여진다. 따라서, 시프트 레지스터(60)의 구성의 경우는, 구동 클록이 외부 클록(CLK)과 동일한 주파수이기 때문에, 외부 클록(CLK)의 상승 에지에 동기하여, 최종단의 슬레이브 플립플롭으로부터 데이터가 출력된다.
한편, 시프트 레지스터(62)의 구성에서는, 구동 클록이 외부 클록을 1/2 분주하고 있다. 따라서, 분주 클록의 상승 에지로부터 요구·패킷의 입력이 개시되는 경우는, 분주 클록의 상승 에지에서 내부 동작을 개시할 필요가 있고, 분주 클록의 하강 에지로부터 요구·패킷의 입력이 개시되는 경우는, 분주 클록의 하강 에지에서 내부 동작을 개시할 필요가 있다. 그렇게 하기 위해서는, 시프트 레지스터(62)는 분주 클록의 상승 에지(홀수 사이클이라 칭한다)로부터 내부 동작을 개시하는 패킷 입력에 대해서는, 최종단의 슬레이브 플립플롭(S)의 출력 노드(a〈0〉)로부터 데이터를 출력하는 것이 필요하게 된다. 더욱이, 시프트 레지스터(62)는 분주 클록의 하강 에지(짝수 사이클이라 칭한다)로부터 내부 동작을 개시하는 패킷 입력에 대해서는, 최종단의 마스터 플립플롭(M)의 출력 노드(a〈1〉)로부터 데이터를 출력하는 것이 필요하게 된다.
도 9는 제3 실시예의 스케줄러 회로에 사용되는 시프트 레지스터를 도시한 도면이다. 제3 실시예의 스케줄러 회로는 도 5의 제1 실시예의 각 시프트 레지스터(21, 22, 23, 24)를 도 9에 도시한 홀수 사이클과 짝수 사이클에 대응가능한 시프트 레지스터로 치환한 구성으로 된다. 따라서, 도 9의 시프트 레지스터는 칼럼 액세스용, 독출·기록 선택 신호용, 뱅크 어드레스(BA)용, 칼럼 어드레스(CA)용의 시프트 레지스터로서 사용된다.
시프트 레지스터(70)는 분주 클록(sCCLKz)의 하강 에지에서 내부 회로의 동작 개시를 행하는 짝수 사이클용의 시프트 레지스터(72)와, 분주 클록(sCCLKz)의 상승 에지에서 내부 회로의 동작 개시를 행하는 홀수 사이클용의 시프트 레지스터(74)를 구비한다. 짝수 사이클용의 시프트 레지스터(72)는 초단이 슬레이브 플립플롭(S)에서 시작하고, 최종단이 마스터 플립플롭(M)에서 종료하는 시프트 레지스터로써, 분주된 구동 클록의 하강 에지에 동기하여, 어느 하나의 마스터 플립플롭(M)이 제어 데이터를 래치하고, 소정의 대기 시간후의 분주 클록의 하강 에지에 동기하여, 최종단의 마스터 플립플롭(M)이 노드(cn〈0〉)에 래치한 제어 데이터를 출력한다.
홀수 사이클의 시프트 레지스터(74)는 초단이 마스터 플립플롭(M)에서 시작되고, 최종단이 슬레이브 플립플롭(S)에서 종료하는 시프트 레지스터로써, 분주된 구동 클록의 상승 에지에 동기하여, 어느 하나의 슬레이브 플립플롭(S)이 제어 데이터를 래치하고, 소정의 대기 시간후의 분주 클록의 상승 에지에 동기하여, 최종단의 슬레이브 플립플롭(S)이 노드(cp〈0〉)에 래치한 제어 데이터를 출력한다.
대기 시간 제어 회로(20)로부터의 셋트 신호(SET)는 짝수 사이클용의 시프트 레지스터(72)에는, 도면중 상부에 도시되는 대로의 대응으로 공급되고, 홀수 사이클용의 시프트 레지스터(74)에는, 도면중 하부에 도시된 바와같은 대응으로 공급된다.
예를들어, 액세스 커맨드로서 페이지 라이트가 입력된 경우로 설명하면, 페이지 라이트의 대기 시간은 16틱(16T)이기 때문에, 대기 시간 제어 회로(20)는 셋트 신호(SET〈8〉)를 H 레벨로 활성화한다. 셋트 신호(SET〈8〉)는 짝수 사이클용의 시프트 레지스터(72)에 대해서는 마스터 플립플롭(M)에 공급되고, 홀수 사이클용의 시프트 레지스터(74)에 대해서는 슬레이브 플립플롭(S)에 공급된다. 따라서, 짝수 사이클의 경우는, 분주 클록의 하강 에지에 동기하여 셋트 신호(SET〈8〉)로 활성화된 마스터 플립플롭(M)에 페이지 라이트용의 칼럼 액세스 신호 등이 래치된다. 그리고, 16T의 대기 시간후의 분주 클록의 하강 에지에 동기하여 최종단의 마스터 플립플롭(M)으로부터 노드(cn〈0〉)에 오른쪽으로 시프트되어 온 칼럼 액세스 신호 등이 출력된다. 따라서, 분주 클록의 하강 에지로부터 칼럼계 회로의 활성화가 개시된다.
한편, 홀수 사이클의 경우는, 분주 클록의 상승 에지에 동기하여 셋트 신호(SET〈8〉)로 활성화된 슬레이브 플롭플롭(S)에 페이지 라이트용의 칼럼 액세스 신호 등이 래치된다. 그리고, 16T의 대기 시간후의 분주 클록의 상승 에지에 동기하여 최종단의 슬레이브 플립플롭(S)으로부터 노드(cp〈0〉)에 오른쪽으로 시프트되어 온 칼럼 액세스 신호 등이 출력된다. 따라서, 분주 클록의 상승 에지로부터 칼럼계 회로의 활성화가 개시된다.
이상 설명에서와 같이, 대기 시간 제어 회로(20)는 요구·패킷의 입력된 타이밍에 따른 타이밍으로 대기 시간에 대응하는 셋트 신호(SET)를 H 레벨로 하는 것만으로 충분하고, 그 타이밍이 분주 클록의 하강 에지인지, 또는 상승 에지인지에 따라서, 짝수 사이클용 시프트 레지스터(72)나 또는 홀수 사이클용 시프트 레지스터(74)나에 외부 데이터가 래치된다.
상기한 제3 실시예에서는, 시프트 레지스터를 짝수 사이클용과 홀수 사이클용으로 2계통 마련할 필요가 있다. 따라서, 회로 규모는 단순히 배가 되기 때문에, 도 8에서 도시한 회로 구성을 단순화하는 것이 매우 어렵게 된다. 그러나, 적어도 구동 클록은 1/2로 분주되어 있기 때문에, 그 만큼의 소비 전류의 억제는 가능하다.
도 10은 제4 실시예의 스케줄러 회로의 시프트 레지스터를 도시한 도면이다. 본 실시예에서는, 칼럼 액세스용의 시프트 레지스터(70)는 도 9에 도시한 시프트 레지스터와 동일한 구성으로써, 짝수 사이클용의 시프트 레지스터(72)와 홀수 사이클용의 시프트 레지스터(74)로 구성된다. 한편, 그 이외의 시프트 레지스터(76)는 초단 슬레이브 플립플롭에서부터 시작하여 최종단 슬레이브 플립플롭에서 종료하는 구성이다. 그리고, 짝수 사이클과 홀수 사이클에서 셋트 신호(SET)를 부여하는 위치를 어긋나도록 한다. 시프트 레지스터(76)는 독출·기록 선택 신호, 뱅크 어드레스(BA), 칼럼 어드레스(CA)의 제어 데이터가 저장되고, 분주 클록(cCCLKz)에 동기하여 오른쪽으로 시프트 동작한다.
따라서, 도 5에 도시된 스케줄러 회로의 시프트 레지스터(21)는 도 10에 있어서 시프트 레지스터(70)로 치환되고, 도 5의 시프트 레지스터(22, 23, 24)는 도 10의 시프트 레지스터(76)로 각각 치환된다.
그래서, 가령 커맨드가 페이지 라이트인 경우, 대기 시간 제어 회로(20)는 셋트 신호(SET〈9〉)를 H 레벨로 활성화한다. 분주 클록의 상승 에지에서 요구 패킷의 커맨드(CMD)가 입력된 경우는, 분주 클록의 상승 에지에 동기하여, 칼럼 액세스 신호(H 레벨)가 홀수 사이클용의 시프트 레지스터(74)의 슬레이브 플립플롭(S)에 래치되고, 또한, 독출·기록 선택 신호, 뱅크 어드레스, 칼럼 어드레스 등의 제어 데이터는 시프트 레지스터 셋트(78)의 슬레이브 플립플롭(S)에 래치된다.
그리고, 16틱의 대기 시간후에, 분주 클록의 상승에 동기하여, 시프트 레지스터(74)의 최종단의 슬레이브 플립플롭(S)의 출력 단자(cn〈0〉)으로부터 칼럼 액세스 신호가 출력되어, 칼럼 제어 회로(4)에 공급된다. 또한, AND 게이트(83)를 통해, 플립플롭(78)의 최종단의 슬레이브 플립플롭의 출력단(a〈0〉)으로부터의 제어 데이터도 칼럼 제어 회로(4)에 공급된다.
한편, 분주 클록의 하강 에지에서 요구 패킷의 커맨드(CMD)가 입력된 경우는, 분주 클록의 하강 에지에 동기하여, 칼럼 액세스 신호(H 레벨)가 짝수 사이클용의 시프트 레지스터(72)의 마스터 플립플롭(M)에 래치되고, 또한, 독출·기록 선택 신호, 뱅크 어드레스, 칼럼 어드레스 등의 제어 데이터는 시프트 레지스터 셋트(77)의 마스터 플립플롭(M)에 래치된다.
그리고, 16틱의 대기 시간후에, 분주 클록의 상승에 동기하여, 시프트 레지스터(72)의 최종단의 마스터 플립플롭(M)의 출력단(cp〈0〉)으로부터 칼럼 액세스 신호가 출력되고, 칼럼 제어 회로(4)에 공급된다. 또한, AND 게이트(82)를 통해, 플립플롭(77)의 최종단의 마스터 플립플롭의 출력(a〈1〉)으로부터의 제어 데이터도 칼럼 제어 회로(4)에 공급된다.
상기한 제4 실시예에서는, 칼럼 액세스용의 시프트 레지스터만 짝수용과 홀수용의 2계통의 시프트 레지스터를 마련하기 때문에, 제3 실시예보다도 회로 규모를 작게 할 수 있다.
제5 실시예로서, 도 7에 도시한 제2 실시예의 스케줄러 회로의 칼럼 액세스용의 시프트 레지스터(21)를 도 10과 같이 짝수 사이클용과 홀수 사이클용의 시프트 레지스터를 구비하는 시프트 레지스터(70)로 치환하고, 포인터 어드레스용의 시프트 레지스터(50)를 도 10의 시프트 레지스터(76)로 치환함으로써, 시프트 레지스터의 회로 규모를 최소한으로 억제할 수 있다. 더구나, 그 경우에 구동 클록은 분주 클록이 되기 때문에, 시프트 레지스터의 오른쪽으로 시프트 동작의 빈도가 반이 되어, 소비 전류도 억제할 수 있다.
이상의 실시예에서는, 내부 회로 동작으로서 칼럼계 회로의 활성화 동작을 예로 들어 설명하였다. 그러나, 이러한 칼럼계의 회로 활성화의 스케줄러 회로뿐만 아니라, 예컨대 오토 프리차지 동작에 있어서의 프리차지 회로의 활성화의 타이밍을 관리하는 스케줄러 회로로서 이용할 수도 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 싱크링크 DRAM과 같은 클록 동기형의 메모리 장치에 있어서, 커맨드를 갖는 패킷 신호를 수신하고 나서 소정의 대기 시간후에 내부 회로의 동작을 개시하는 경우에, 그 내부 동작의 개시까지의 대기 시간의 관리를 행하는 스케줄러 회로를 제공할 수 있다. 따라서, 메모리 컨트롤러는 단지 커맨드와 뱅크 어드레스, 로우 어드레스, 칼럼 어드레스 등의 필요한 제어 데이터를 한번에 공급하기 때문에, 메모리 컨트롤러의 제어특성을 향상시킬 수 있다.
또한, 본 발명의 스케줄러 회로는 내부 회로의 동작 개시의 타이밍 신호를 저장하는 시프트 레지스터를 구비하고, 대기 시간 제어 회로가 커맨드에 따라서 또는 초기 설정치에 따라서 최적의 대기 시간에 대응하는 위치의 레지스터에 내부 동작의 개시를 지시하는 내부 동작 커맨드 신호를 저장하는 것만으로, 대기 시간에 대응하는 클록의 틱수 다음에, 내부 동작 커맨드 신호를 피제어 회로에 공급할 수 있다. 그러나, 초기 설정치의 변경에 따른 대기 시간의 변경에 대해서는, 시프트 레지스터내의 저장되는 레지스터의 위치를 변경하는 것만으로 대응할 수 있어, 시스템 응답의 유연성을 높게 할 수 있다.
본 발명에 의하면, 뱅크 리드, 뱅크 라이트의 커맨드에 추가로, 페이지 리드, 페이지 라이트의 커맨드도 스캐줄 관리할 수 있기 때문에, 그들 모드를 이용함으로써, 뱅크 리드후에 다른 뱅크 어드레스와 페이지 리드의 커맨드를 갖는 요구·패킷을 부여하는 것만으로, 로우 어드레스의 다른 메모리의 데이터를 연속하여 독출할 수 있다. 또는, 뱅크 라이트후에 다른 뱅크 어드레스와 페이지 라이트의 커맨드를 갖는 요구·패킷을 부여하는 것만으로, 로우 어드레스의 다른 메모리에 데이터를 연속하여 기록할 수 있다.

Claims (14)

  1. 공급되는 커맨드 또는 초기값에 따른 대기 시간후에, 내부 회로의 동작을 지령하는 내부 동작 커맨드 신호를 생성하는 스케줄러 회로에 있어서,
    상기 내부 동작 커맨드 신호를 저장하고, 클록에 동기하여 시프트 동작하는 시프트 레지스터와,
    상기 시프트 레지스터의 상기 대기 시간에 대응하는 위치의 레지스터에 상기 내부 동작 커맨드 신호를 저장시키는 대기 시간 제어 회로를 구비하고,
    상기 대기 시간에 대응하는 클록수 다음에 상기 시프트 레지스터의 최종단으로부터 출력되는 내부 동작 커맨드 신호를 상기 내부 회로에 공급하는 것을 특징으로 하는 스케줄러 회로.
  2. 제1항에 있어서, 상기 내부 회로의 동작에 필요한 제어 데이터를 유지하는 제어 데이터 유지 회로를 더 구비하고, 상기 대기 시간에 대응하는 클록수 다음에 상기 제어 데이터가 상기 내부 회로에 공급되는 것을 특징으로 하는 스케줄러 회로.
  3. 제2항에 있어서, 상기 제어 데이터 유지 회로는 상기 제어 데이터를 저장하고 상기 클록에 동기하여 시프트 동작하는 제어 데이터용 시프트 레지스터를 구비하고, 상기 대기 시간 제어 회로에 의해 선택된 위치의 레지스터에 상기 제어 데이터가 저장되고, 상기 대기 시간에 대응하는 클록수 다음에, 상기 제어 데이터가 상기 제어 데이터용 시프트 레지스터의 최종단으로부터 출력되어, 상기 내부 회로에 공급되는 것을 특징으로 하는 스케줄러 회로.
  4. 제2항에 있어서, 상기 제어 데이터 유지 회로는 상기 제어 데이터를 순서대로 저장하는 복수의 제어 데이터 레지스터와, 상기 제어 데이터 레지스터의 저장되는 레지스터의 포인터 어드레스를 저장하고 상기 클록에 동기하여 시프트 동작하는 포인터 어드레스용 시프트 레지스터를 구비하고,
    상기 대기 시간 제어 회로에 의해 선택된 위치의 레지스터에 상기 포인터 어드레스가 저장되고, 상기 대기 시간에 대응하는 클록수 다음에, 상기 포인터 어드레스가 상기 포인터 어드레스용 시프트 레지스터의 최종단으로부터 출력되고, 해당 출력된 포인터 어드레스에 대응하는 상기 제어 데이터 레지스터내의 제어 데이터가 상기 내부 회로에 공급되는 것을 특징으로 하는 스케줄러 회로.
  5. 제1항에 있어서, 외부 클록을 분주한 분주 클록에 의해 상기 시프트 레지스터가 구동되고,
    상기 시프트 레지스터는 상기 분주 클록의 하강 에지에 동기하여, 최종단의 레지스터가 저장된 신호를 출력하는 짝수 사이클용 시프트 레지스터와,
    상기 분주 클록의 상승 에지에 동기하여, 최종단의 레지스터가 저장된 신호를 출력하는 홀수 사이클용 시프트 레지스터를 구비하고,
    상기 대기 시간 제어 회로는 상기 분주 클록의 하강 에지에 동기하여, 상기 내부 동작 커맨드 신호를 상기 짝수 사이클용 시프트 레지스터의 상기 대기 시간에 대응하는 위치의 레지스터에 저장시키고, 상기 분주 클록의 상승 에지에 동기하여, 상기 내부 동작 커맨드 신호를 상기 홀수 사이클용 시프트 레지스터의 상기 대기 시간에 대응하는 위치의 레지스터에 저장시키는 것을 특징으로 하는 스케줄러 회로.
  6. 제5항에 있어서, 상기 내부 회로의 동작에 필요한 제어 데이터를 유지하는 제어 데이터 유지 회로를 더 구비하고, 상기 대기 시간에 대응하는 클록수 다음에 상기 제어 데이터가 상기 내부 회로에 공급되는 것을 특징으로 하는 스케줄러 회로.
  7. 제6항에 있어서, 상기 제어 데이터 유지 회로는 저장된 상기 제어 데이터를 상기 분주 클록에 동기하여 시프트 동작하는 제어 데이터용 시프트 레지스터를 구비하고, 상기 대기 시간 제어 회로에 의해 선택된 위치의 레지스터에 상기 제어 데이터가 저장되고, 상기 대기 시간에 대응하는 분주 클록수 다음에, 상기 제어 데이터가 상기 제어 데이터용 시프트 레지스터의 최종단으로부터 출력되어, 상기 내부 회로에 공급되고;
    상기 제어 데이터용 시프트 레지스터는 상기 분주 클록의 하강 에지에 동기하여, 최종단의 레지스터가 저장된 제어 데이터를 출력하는 짝수 사이클용 시프트 레지스터와, 상기 분주 클록의 상승 에지에 동기하여, 최종단의 레지스터가 저장된 제어 데이터를 출력하는 홀수 사이클용 시프트 레지스터를 구비하고;
    상기 대기 시간 제어 회로는 상기 분주 클록의 하강 에지에 동기하여, 상기 제어 데이터를 상기 짝수 사이클용 시프트 레지스터의 상기 대기 시간에 대응하는 위치의 레지스터에 저장시키고, 상기 분주 클록의 상승 에지에 동기하여, 상기 제어 데이터를 상기 짝수 사이클용 시프트 레지스터의 상기 대기 시간에 대응하는 위치의 레지스터에 저장시키는 것을 특징으로 하는 스케줄러 회로.
  8. 제6항에 있어서, 상기 제어 데이터 유지 회로는 저장된 상기 제어 데이터를 상기 분주 클록에 동기하여 시프트 동작하는 제어 데이터용 시프트 레지스터를 구비하고, 상기 대기 시간 제어 회로에 의해 선택된 위치의 레지스터에 상기 제어 데이터가 저장되고, 상기 대기 시간에 대응하는 분주 클록수 다음에, 상기 제어 데이터가 상기 제어 데이터용 시프트 레지스터의 최종단으로부터 출력되어, 상기 내부 회로에 공급되고;
    상기 제어 데이터용 시프트 레지스터는 상기 분주 클록의 하강 에지에 동기하여 저장된 제어 데이터를 출력하는 짝수측 출력 단자와, 상기 분주 클록의 상승 에지에 동기하여, 저장된 제어 데이터를 출력하는 홀수측 출력 단자를 구비하는 것을 특징으로 하는 스케줄러 회로.
  9. 제1항 내지 제8항중 어느 하나의 스케줄러 회로를 구비하는 메모리 장치.
  10. 제9항에 있어서, 메모리 셀 어레이와, 상기 메모리 셀 어레이에 대응하는 칼럼계 회로를 더 구비하고;
    상기 내부 동작 커맨드 신호는 칼럼 액세스 신호이고, 상기 대기 시간은 커맨드 신호를 공급받고 나서 상기 칼럼계 회로가 동작 개시하기까지의 지연 시간이고, 상기 시프트 레지스터의 최종단으로부터 출력되는 칼럼 액세스 신호에 응답하여, 상기 칼럼계 회로가 동작 개시하는 것을 특징으로 하는 메모리 장치.
  11. 외부 클록에 동기하여 커맨드와 함께 로우(row) 어드레스와 칼럼 어드레스가 공급되는 메모리 장치에 있어서,
    메모리 셀 어레이와,
    상기 메모리 셀 어레이에 대응하고, 상기 칼럼 어드레스에 응답하여 동작하는 칼럼계 내부 회로와,
    상기 커맨드가 공급되고 나서 이 커맨드에 대응하는 대기 시간후에, 상기 칼럼계 내부 회로의 동작을 개시시키는 칼럼 액세스 신호를 상기 칼럼계 내부 회로에 공급하는 스케줄러 회로를 구비하는 메모리 장치.
  12. 제11항에 있어서, 내부 동작에 대한 초기값이 저장되는 모드 레지스터를 더 구비하고;
    상기 스케줄러 회로는 상기 초기값에 따라서 상기 대기 시간을 변경하는 것을 특징으로 하는 메모리 장치.
  13. 제11항 또는 제12항에 있어서, 상기 스케줄러 회로는 상기 칼럼 액세스 신호를 저장하고, 이 칼럼 액세스 신호를 클록에 동기하여 시프트 동작하는 시프트 레지스터와,
    상기 시프트 레지스터의 상기 대기 시간에 대응하는 위치의 레지스터에 상기 칼럼 액세스 신호를 저장시키는 대기 시간 제어 회로를 구비하고;
    상기 대기 시간에 대응하는 클록수 다음에 상기 시프트 레지스터의 최종단으로부터 출력되는 칼럼 액세스 신호를 상기 칼럼계 내부 회로에 공급하는 것을 특징으로 하는 메모리 장치.
  14. 외부 클록에 동기하여 커맨드, 뱅크 어드레스 및 칼럼 어드레스를 구비하는 요구·패킷 신호가 공급되는 메모리 장치에 있어서,
    각각 메모리 셀 어레이를 갖는 복수의 메모리 뱅크와,
    상기 메모리 뱅크 각각에 대응하고, 상기 칼럼 어드레스 및 뱅크 어드레스에 대응하여 동작하며, 상기 뱅크 어드레스에 대응하는 메모리 뱅크에의 액세스를 유효하게 하는 칼럼계 내부 회로와,
    상기 커맨드가 공급된 다음 이 커맨드에 대응하는 대기 시간후에, 상기 칼럼계 내부 회로의 동작을 개시시키는 칼럼 액세스 신호를 상기 뱅크 어드레스 및 칼럼 어드레스와 함께, 상기 칼럼계 내부 회로에 공급하는 스케줄러 회로를 구비하고;
    다른 상기 뱅크 어드레스를 갖는 요구·패킷 신호에 응답하여, 상기 뱅크 어드레스에 대응하는 다른 메모리 뱅크에의 액세스를 가능하게 하는 것을 특징으로 하는 메모리 장치.
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