TWI788193B - 用來於多分頻時鐘系統中進行分頻時鐘相位同步之方法、同步控制電路、同步控制子電路及電子裝置 - Google Patents

用來於多分頻時鐘系統中進行分頻時鐘相位同步之方法、同步控制電路、同步控制子電路及電子裝置 Download PDF

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Abstract

本發明提供一種用來於一多分頻時鐘系統中進行分頻時鐘相位同步之方法、相關的同步控制電路、同步控制子電路及電子裝置。該方法可包含：依據一來源時鐘進行分頻操作以產生一第一分頻時鐘及一第二分頻時鐘；依據該第二分頻時鐘對該第一分頻時鐘進行相位關係偵測以產生一相位關係偵測結果訊號；對一第一相位選擇結果輸出訊號及該相位關係偵測結果訊號進行一邏輯操作以產生一第二相位選擇結果輸出訊號；以及依據該第二相位選擇結果輸出訊號輸出該第二分頻時鐘以及該第二分頻時鐘的一反相訊號的其中之一，以供一實體層電路進一步使用。

Description

用來於多分頻時鐘系統中進行分頻時鐘相位同步之方法、同步控制電路、同步控制子電路及電子裝置
本發明係有關於分頻時鐘（divided/frequency-divided clock）的同步，尤指一種用來於一多分頻時鐘系統（multi-divided-clock system）中進行分頻時鐘相位同步之方法、相關的同步控制電路、相關的同步控制子電路以及相關的電子裝置
依據相關技術，一相同的時鐘可被一電子裝置中之多個電路使用，尤其，可分別於該多個電路中被轉換成多個分頻時鐘以供進一步使用。然而，可能發生某些問題。舉例來說，該多個分頻時鐘可能沒有彼此同步，這可能使該電子裝置故障或無法正常地操作。相關技術中提出了某些建議以嘗試解決這個問題，但可能導致額外的問題諸如某些副作用。因此，需要一種新穎的方法及相關架構，以在沒有副作用或較不可能帶來副作用之狀況下實現具有可靠的分頻時鐘同步控制之電子裝置。
本發明之一目的在於提供一種用來於一多分頻時鐘系統中進行分頻時鐘相位同步之方法、相關的同步控制電路、同步控制子電路以及相關的電子裝置，以解決上述問題。
本發明之至少一實施例提供一種用來於一多分頻時鐘系統中進行分頻時鐘相位同步之方法。該方法可包含：利用一第一同步控制子電路中的一第一分頻器（frequency divider）依據一來源時鐘進行一第一分頻操作以產生一第一分頻時鐘；利用一第二同步控制子電路中的一第二分頻器依據該來源時鐘進行一第二分頻操作以產生一第二分頻時鐘；利用該第一同步控制子電路輸出該第一分頻時鐘至該第二同步控制子電路；利用該第一同步控制子電路輸出一第一相位選擇結果輸出訊號至該第二同步控制子電路，其中該第一相位選擇結果輸出訊號所載有的邏輯值指出該第一同步控制子電路的一第一相位選擇結果；利用該第二同步控制子電路中的一相位關係偵測電路依據該第二分頻時鐘對該第一分頻時鐘進行相位關係偵測以產生一相位關係偵測結果訊號，其中該相位關係偵測結果訊號所載有的邏輯值指出該第二同步控制子電路的一相位關係偵測結果；利用該第二同步控制子電路中的一邏輯閘對該第一相位選擇結果輸出訊號及該相位關係偵測結果訊號進行一邏輯操作以產生一第二相位選擇結果輸出訊號，其中該第二相位選擇結果輸出訊號所載有的邏輯值指出該第二同步控制子電路的一第二相位選擇結果；以及利用該第二同步控制子電路依據該第二相位選擇結果輸出訊號輸出該第二分頻時鐘以及該第二分頻時鐘的一反相訊號的其中之一，以供具備（equipped with）該第二同步控制子電路的一實體層電路進一步使用。
依據某些實施例，本發明另提供一種依據上述之方法來操作的同步控制電路，其中該同步控制電路可包含多個同步控制子電路。舉例來說，該多個同步控制子電路可具備相同電路架構且彼此耦接，尤其，可用來同步該多個同步控制子電路之各自的分頻器所產生的分頻時鐘，其中該多個同步控制子電路包含該第一同步控制子電路及該第二同步控制子電路。
本發明之至少一實施例提供一種同步控制子電路，其中該同步控制子電路是一同步控制電路中的多個同步控制子電路的其中之一。該同步控制子電路可包含一分頻器、耦接至該分頻器的一相位關係偵測電路、耦接至該相位關係偵測電路的一邏輯閘、以及一同步分頻（synchronized divided）輸出時鐘引腳。舉例來說，該分頻器可用來依據一來源時鐘進行一分頻操作以產生一分頻時鐘；該相位關係偵測電路可用來依據該分頻時鐘對另一同步控制子電路所輸出的另一分頻時鐘進行相位關係偵測以產生一相位關係偵測結果訊號，其中該相位關係偵測結果訊號所載有的邏輯值指出該同步控制子電路的一相位關係偵測結果；該邏輯閘可用來對該另一同步控制子電路所輸出的一第一相位選擇結果輸出訊號及該相位關係偵測結果訊號進行一邏輯操作以產生一第二相位選擇結果輸出訊號，其中該第一相位選擇結果輸出訊號所載有的邏輯值指出該另一同步控制子電路的一第一相位選擇結果，且該第二相位選擇結果輸出訊號所載有的邏輯值指出該同步控制子電路的一第二相位選擇結果；以及透過該同步分頻輸出時鐘引腳，該同步控制子電路依據該第二相位選擇結果輸出訊號輸出該分頻時鐘以及該分頻時鐘的一反相訊號的其中之一，以供具備該同步控制子電路的一實體層電路進一步使用。
依據某些實施例，本發明另提供一種包含上述之同步控制子電路的電子裝置，其中該電子裝置可包含一記憶體以及耦接至該記憶體的多個實體層電路。舉例來說，該記憶體可用來為該電子裝置暫時地儲存資訊；以及該多個實體層電路可用來存取（access）該記憶體以執行該電子裝置的操作，其中該多個實體層電路的每一實體層電路包含該多個同步控制子電路中的一對應的同步控制子電路。
本發明的好處之一是，透過仔細設計之控制機制，本發明的方法能避免該電子裝置的多個子電路之各自的分頻時鐘的任何反相錯誤，且因此能確保該電子裝置在各種情況下均能正確地操作。另外，在分頻時鐘之間的歪斜（skew）大於參考時鐘的1T時期的情況下，本發明的方法能避免假鎖定（false lock）問題。相較於相關技術，本發明的方法能在沒有副作用或較不可能帶來副作用之狀況下實現具有強健的（robust）分頻時鐘同步控制之電子裝置。
第1圖為依據本發明一實施例的一種具備分頻時鐘同步控制功能之電子裝置100的示意圖。電子裝置100可包含一記憶體諸如一動態隨機存取記憶體（Dynamic Random Access Memory，簡稱DRAM）110以及多個實體層電路PHY(0)、PHY(1)、PHY(2)等。該記憶體諸如DRAM 110可用來為該電子裝置暫時地儲存資訊，而該多個實體層電路PHY(0)、PHY(1)、PHY(2)等可用來存取（access）該記憶體諸如DRAM 110以執行電子裝置100的操作。舉例來說： (1) 實體層電路PHY(0)可包含具備一分頻器DIV(0)的一同步控制子電路（synchronization control sub-circuit, SCSC），諸如一同步模組SM(0)，且包含一時鐘產生器CG(0)； (2) 實體層電路PHY(1)可包含具備一分頻器DIV(1)的一同步控制子電路，諸如一同步模組SM(1)，且包含一時鐘產生器CG(1)； (3) 實體層電路PHY(2)可包含具備一分頻器DIV(2)的一同步控制子電路，諸如一同步模組SM(2)，且包含一時鐘產生器CG(2)；依此類推； 其中該多個實體層電路PHY(0)、PHY(1)、PHY(2)等的每一實體層電路可包含電子裝置100的一同步控制電路的多個同步控制子電路中的一對應的同步控制子電路，但本發明不限於此。另外，時鐘產生器CG(0)、CG(1)、CG(2)等可分別依據同步模組SM(0)、SM(1)、SM(2)等所輸出的分頻時鐘產生額外的時鐘，以供實體層電路PHY(0)、PHY(1)、PHY(2)等進一步使用。
為了便於理解，假設符號「X」代表大於一的正整數。電子裝置100的該同步控制電路可包含X個同步控制子電路諸如X個同步模組{SM(0), …, SM(X - 1)}，並且電子裝置100的X個實體層電路{PHY(0), …, PHY(X - 1)}可分別包含具備X個分頻器{DIV(0), …, DIV(X - 1)}的該X個同步控制子電路，諸如X個同步模組{SM(0), …, SM(X - 1)}，且分別包含X個時鐘產生器{CG(0), …, CG(X - 1)}。尤其，該X個同步控制子電路諸如該X個同步模組{SM(0), …, SM(X - 1)}可具備相同電路架構，且該同步控制子電路是可配置的（configurable）以容許該X個同步控制子電路諸如該X個同步模組{SM(0), …, SM(X - 1)}彼此耦接以形成該同步控制電路，以供同步該X個同步控制子電路之各自的分頻器{DIV(0), …, DIV(X - 1)}所產生的分頻時鐘。舉例來說，在該同步控制電路中，該X個同步控制子電路中的任何兩個緊鄰的同步控制子電路，諸如該X個同步模組{SM(0), …, SM(X - 1)}中的任何兩個緊鄰的同步模組SM(x 0)及SM(x 0+ 1)，可以用類似實體層電路PHY(0)及PHY(1)的各自的同步控制子電路（例如，同步模組SM(0)及SM(1)）的方式、或類似實體層電路PHY(1)及PHY(2)的各自的同步控制子電路（例如，同步模組SM(1)及SM(2)）的方式進行訊號交換。
第2圖為依據本發明另一實施例的一種具備分頻時鐘同步控制功能之電子裝置200的示意圖。第2圖所示的電子裝置200可作為第1圖所示的電子裝置100的例子，尤其，於上述X個實體層電路{PHY(0), …, PHY(X - 1)}中，實體層電路PHY(0)可實施成一指令/地址（Command/Address；「地址」亦可稱為「位址」）實體層電路APHY，而後續的實體層電路諸如(X - 1)個實體層電路{PHY(1), PHY(2), …, PHY(X - 1)}可分別實施成數據（Data）實體層電路{DPHY(1), DPHY(2), …, DPHY(X - 1)}，但本發明不限於此。於某些實施例中，該X個實體層電路{PHY(0), …, PHY(X - 1)}的數量可以很小，例如，X = 3。在這個情況下，該(X - 1)個實體層電路{PHY(1), PHY(2), …, PHY(X - 1)}可代表(2 - 1)個實體層電路{PHY(1), PHY(2)}，其中實體層電路{PHY(1), PHY(2)}可分別實施成數據實體層電路{DPHY(1), DPHY(2)}。
第3圖依據本發明一實施例繪示一種用來於一多分頻時鐘系統中進行分頻時鐘相位同步之方法的一同步結果靜態化（staticizing）及自動配置控制方案。第3圖所示的同步模組300可作為該X個同步控制子電路諸如該X個同步模組{SM(0), …, SM(X - 1)}的例子，尤其，該X個同步控制子電路諸如該X個同步模組{SM(0), …, SM(X - 1)}可具備相同電路架構諸如同步模組300的電路架構。
同步模組300可包含一分頻器諸如一半頻型（divide-by-2）分頻器310（標示為「DIV ÷2」以求簡明）、多個延遲線電路320L及320R、多個相位關係偵測電路330L及330R以及一可配置的相位控制電路340。舉例來說，延遲線電路320L及320R中的每一延遲線電路可包含多個延遲單元諸如偶數個反相器（inverter），但本發明不限於此。另外，相位關係偵測電路330L及330R可藉由延遲電路（標示為「延遲」以求簡明）、D型正反器（D-type flip-flop）等方式來實施，其中相位關係偵測電路330L可包含一延遲電路331L及一D型正反器332L，而相位關係偵測電路330R可包含一延遲電路331R及一D型正反器332R。此外，可配置的相位控制電路340可包含多工器（multiplexer）電路341、342及345、一互斥或閘（XOR gate）343以及一反向器344。如第3圖所示，同步模組300可另包含多個端子諸如多個引腳（pin），而表1展示了該多個引腳的引腳名稱，連同這些引腳及／或其訊號的說明。 表1
引腳名稱 引腳及 ／或其訊號的說明
i_ref_clk 分頻器的輸入參考時鐘（input reference clock）
i_rstb 分頻器的低電平有效（active low）重設（reset）引腳
i_sync_pre_result 前一級的相位選擇結果
o_sync_result 目前級的相位選擇結果
i_sync_auto 用於自動同步的啟用（enable）訊號 1’b0 = 啟用 1’b1 = 停用（disable）
i_phase_sel 用於選擇by2_clk的相位之手動控制訊號 1’b0 = 同相（non-inverted） 1’b1 = 反相（inverted）
i_sync_source_sel 用於選擇同步源的控制訊號 1’b0 = 左側 1’b1 = 右側
by2_clk 同步分頻（synchronized divided）輸出時鐘
i_sync_left 來自左側模組的輸入外部分頻時鐘（input external divided clock）
i_sync_right 來自右側模組的輸入外部分頻時鐘
o_sync_left 往左側模組的輸出分頻時鐘（output divided clock）
o_sync_right 往右側模組的輸出分頻時鐘
為了便於理解，分別通過該多個引腳的訊號可具有以斜體字印刷的相同名稱，且相關操作可說明如下： (1) 輸入參考時鐘引腳i_ref_clk（其在同步模組SM(x 0)、SM(x 0+ 1)及SM(x 0+ 2)中可分別寫成i_ref_clk(x 0)、i_ref_clk(x 0+ 1)及i_ref_clk(x 0+ 2)），用來接收一輸入參考時鐘訊號 i_ref_clk（例如，第1圖所示的來源時鐘CLK SOURCE）以作為半頻型分頻器310的輸入參考時鐘，其中半頻型分頻器310可對輸入參考時鐘訊號 i_ref_clk進行一分頻操作以在其輸出端子產生一分頻時鐘，以供被輸入至延遲線電路320L及320R以及可配置的相位控制電路340； (2) 重設引腳i_rstb（其在同步模組SM(x 0)、SM(x 0+ 1)及SM(x 0+ 2)中可分別寫成i_rstb(x 0)、i_rstb(x 0+ 1)及i_rstb(x 0+ 2)），用來接收一重設訊號 i_rstb，以供重設半頻型分頻器310； (3) 前一級相位選擇結果輸入引腳i_sync_pre_result（其在同步模組SM(0)、SM(1)、SM(2)、SM(x 0)、SM(x 0+ 1)及SM(x 0+ 2)中可分別寫成i_sync_pre_result(0)、i_sync_pre_result(1)、i_sync_pre_result(2)、i_sync_pre_result(x 0)、i_sync_pre_result(x 0+ 1)及i_sync_pre_result(x 0+ 2)），用來接收一前一級相位選擇結果輸入訊號 i_sync_pre_result，諸如前一級的相位選擇結果輸入訊號，其中以第1圖所示的連接方式為例，如果目前級（亦即，同步模組300）代表同步模組SM(1)，則前一級可代表同步模組SM(0)，或者，如果目前級（亦即，同步模組300）代表同步模組SM(2)，則前一級可代表同步模組SM(1)，依此類推； (4) 目前級相位選擇結果輸出引腳o_sync_result（其在同步模組SM(0)、SM(1)、SM(2)、SM(x 0)、SM(x 0+ 1)及SM(x 0+ 2)中可分別寫成o_sync_result(0)、o_sync_result(1)、o_sync_result(2)、o_sync_result(x 0)、o_sync_result(x 0+ 1)及o_sync_result(x 0+ 2)），用來輸出一目前級相位選擇結果輸出訊號 o_sync_result，諸如目前級的相位選擇結果輸入訊號，其中以第1圖所示的連接方式為例，目前級（亦即，同步模組300）可代表同步模組SM(0)、SM(1)、SM(2)等中的任一同步模組； (5) 自動同步啟用引腳i_sync_auto，用來接收一自動同步啟用訊號 i_sync_auto，以藉由自動同步啟用訊號 i_sync_auto所載有的邏輯值來控制多工器電路342啟用或停用同步模組300的自動同步，其中這個邏輯值的多個候選邏輯值0和1（例如，1’b0和1’b1）可分別指出啟用自動同步和停用自動同步，尤其，以第1圖所示的連接方式為例，如果目前級（亦即，同步模組300）代表同步模組SM(0)，則這個邏輯值可被設定為候選邏輯值0以控制多工器電路342選擇來自相位選擇手動控制引腳i_phase_sel的輸入作為目前級相位關係偵測結果訊號current_rst，否則，這個邏輯值可被設定為候選邏輯值1以控制多工器電路342選擇來自多工器電路341的輸入作為目前級相位關係偵測結果訊號current_rst； (6) 相位選擇手動控制引腳i_phase_sel，用來接收一相位選擇手動控制訊號 i_phase_sel，以藉由相位選擇手動控制訊號 i_phase_sel所載有的邏輯值來手動控制（例如，強制設定）目前級相位關係偵測結果訊號current_rst的邏輯值，其中相位選擇手動控制訊號 i_phase_sel所載有的該邏輯值的多個候選邏輯值0和1（例如，1’b0和1’b1）可分別指出同相和反相，以控制多工器電路345選擇對應的輸入來控制同步分頻輸出時鐘引腳by2_clk所輸出的分頻時鐘的相位； (7) 同步源選擇控制引腳i_sync_source_sel，用來接收一同步源選擇控制訊號 i_sync_source_sel，以藉由同步源選擇控制訊號 i_sync_source_sel所載有的邏輯值來自動控制（例如，自動地設定）目前級相位關係偵測結果訊號current_rst的邏輯值等於數據輸出訊號Q L或數據輸出訊號Q R的邏輯值，其中同步源選擇控制訊號 i_sync_source_sel所載有的該邏輯值的多個候選邏輯值0和1（例如，1’b0和1’b1）可分別指出左側（例如，同步源是左側模組）和右側（例如，同步源是右側模組），以控制多工器電路341選擇對應的輸入（例如，數據輸出訊號Q L或Q R）作為目前級相位關係偵測結果訊號current_rst； (8) 同步分頻輸出時鐘引腳by2_clk（其在同步模組SM(0)、SM(1)、SM(2)、SM(x 0)、SM(x 0+ 1)及SM(x 0+ 2)中可分別寫成by2_clk(0)、by2_clk(1)、by2_clk(2)、by2_clk(x 0)、by2_clk(x 0+ 1)及by2_clk(x 0+ 2)），用來輸出多工器電路345所選擇的該對應的輸入，諸如半頻型分頻器310所產生的該分頻時鐘、或反相器344所產生的反相訊號，以作為一同步分頻輸出時鐘 by2_clk，其中反相器344可對半頻型分頻器310所產生的該分頻時鐘進行一反相操作以產生該反相訊號； (9) 左側分頻時鐘輸入引腳i_sync_left（其在同步模組SM(x 0)、SM(x 0+ 1)及SM(x 0+ 2)中可分別寫成i_sync_left(x 0)、i_sync_left(x 0+ 1)及i_sync_left(x 0+ 2)），用來接收來自左側模組的一左側分頻時鐘輸入訊號 i_sync_left以作為一外部時鐘CLK EXTERNAL_L，其中當前一級位於目前級的左側時，前一級可視為該左側模組； (10) 右側分頻時鐘輸入引腳i_sync_right（其在同步模組SM(0)、SM(1)、SM(2)、SM(x 0)、SM(x 0+ 1)及SM(x 0+ 2)中可分別寫成i_sync_right(0)、i_sync_right(1)、i_sync_right(2)、i_sync_right(x 0)、i_sync_right(x 0+ 1)及i_sync_right(x 0+ 2)），用來接收來自右側模組的一右側分頻時鐘輸入訊號 i_sync_right以作為一外部時鐘CLK EXTERNAL_R，其中當前一級位於目前級的右側時，前一級可視為該右側模組； (11) 左側分頻時鐘輸出引腳o_sync_left（其在同步模組SM(0)、SM(1)、SM(2)、SM(x 0)、SM(x 0+ 1)及SM(x 0+ 2)中可分別寫成o_sync_left(0)、o_sync_left(1)、o_sync_left(2)、o_sync_left(x 0)、o_sync_left(x 0+ 1)及o_sync_left(x 0+ 2)），用來輸出延遲線電路320L所產生的一本地時鐘CLK LOCAL_L以作為一左側分頻時鐘輸出訊號 o_sync_left，尤其，藉由左側分頻時鐘輸出引腳o_sync_left將左側分頻時鐘輸出訊號 o_sync_left輸出至左側模組，其中延遲線電路320L可延遲半頻型分頻器310所產生的該分頻時鐘以產生本地時鐘CLK LOCAL_L，以及當下一級位於目前級的左側時，下一級可視為該左側模組；以及 (12) 右側分頻時鐘輸出引腳o_sync_right（其在同步模組SM(x 0)、SM(x 0+ 1)及SM(x 0+ 2)中可分別寫成o_sync_right(x 0)、o_sync_right(x 0+ 1)及o_sync_right(x 0+ 2)），用來輸出延遲線電路320R所產生的本地時鐘CLK LOCAL_R以作為一右側分頻時鐘輸出訊號 o_sync_right，尤其，藉由右側分頻時鐘輸出引腳o_sync_right將右側分頻時鐘輸出訊號 o_sync_right輸出至右側模組，其中延遲線電路320R可延遲半頻型分頻器310所產生的該分頻時鐘以產生本地時鐘CLK LOCAL_R，以及當下一級位於目前級的右側時，下一級可視為該右側模組。
基於該同步結果靜態化及自動配置控制方案，電子裝置100（例如，其內的該同步控制電路）可利用具備相同電路架構（例如，同步模組300的電路架構）的該X個同步控制子電路，諸如該X個同步模組{SM(0), …, SM(X - 1)}，來自動同步該X個分頻器{DIV(0), …, DIV(X - 1)}的分頻時鐘相位。同步模組300可利用相位關係偵測電路330L及330R靜態化目前級（亦即，同步模組300）相對於前一級的一同步結果，尤其，使該同步結果成為一靜態訊號，藉此使數位時序收斂（timing closure in digital）變得容易。另外，電子裝置100（例如，其內的該同步控制電路）可為該X個分頻器{DIV(0), …, DIV(X - 1)} 免除同步的重設訊號（synchronized reset signal）之需求。由於電子裝置100（例如，其內的該同步控制電路）具備適用於各種不同的場景的可編程架構（programmable architecture），當有需要時，電子裝置100（例如，其內的該同步控制電路）可以被靈活地（flexibly）施以無限擴展。
以第2圖所示的連接方式為例，在此配置中，位於指令/地址實體層電路APHY中的同步模組SM(0)可視為一主（master）模組，而位於數據實體層電路DPHY(1)、DPHY(2)等中的同步模組SM(1)、SM(2)等可視為從（slave）模組，其中相位資訊可從同步模組SM(0)被傳播（propagate）到所有後續的同步模組SM(1)、SM(2)等。於是，數據實體層電路DPHY(1)、DPHY(2)等的操作被自動地同步到指令/地址實體層電路APHY的操作。在自動同步以後，同步模組SM(0)、SM(1)、SM(2)等的各自的同步分頻輸出時鐘 by2_clk(0)、 by2_clk(1)、 by2_clk(2)等會同相。
另以第1圖所示的連接方式為例，在此配置中，位於實體層電路PHY(0)中的同步模組SM(0)可視為該主模組，而位於實體層電路PHY(1)、PHY(2)等中的同步模組SM(1)、SM(2)等可視為該從模組，其中相位資訊可從同步模組SM(0)被傳播到所有後續的同步模組SM(1)、SM(2)等。於是，實體層電路PHY(1)、PHY(2)等的操作被自動地同步到實體層電路PHY(0)的操作。在自動同步以後，同步模組SM(0)、SM(1)、SM(2)等的各自的同步分頻輸出時鐘 by2_clk(0)、 by2_clk(1)、 by2_clk(2)等會同相。
由於在具有單一來源時鐘的一系統中，該單一來源時鐘的多個分頻時鐘中的所有分頻時鐘應當彼此同步，而沒有任何相位錯誤，以容許所有操作被正常進行（如原本的電路設計所要求），故基於該同步結果靜態化及自動配置控制方案來操作電子裝置100（例如，其內的該同步控制電路）可確保電子裝置100的所有功能的正確性。另外，當這個系統屬於較新的應用時，為用來產生該多個分頻時鐘的多個分頻器設計一同步重設訊號可能變得更加困難，例如，因為高頻及晶片上變化（on-chip variation, OCV）。基於該同步結果靜態化及自動配置控制方案來實施電子裝置100（例如，其內的該同步控制電路）能確保電子裝置100避免這樣的問題，尤其，能適合各種高頻應用。
針對同步源選擇控制訊號 i_sync_source_sel所載有的該邏輯值的該多個候選邏輯值0和1（例如，1’b0和1’b1）的相關細節可進一步說明如下。上述之同步源可代表上述前一級（例如，左側模組或右側模組）。當同步源選擇控制訊號 i_sync_source_sel被配置成載有候選邏輯值0以指出左側（例如，同步源是左側模組）來控制多工器電路341選擇對應的輸入（例如，數據輸出訊號Q L）作為目前級相位關係偵測結果訊號current_rst時，左側分頻時鐘輸入引腳i_sync_left可被配置成接收來自左側模組的左側分頻時鐘輸入訊號 i_sync_left以作為外部時鐘CLK EXTERNAL_L。另外，相位關係偵測電路330L可利用延遲電路331L延遲外部時鐘CLK EXTERNAL_L以產生延遲後的外部時鐘CLK EXTERNAL_L以作為數據輸入訊號D L，且利用D型正反器332L依據本地時鐘CLK LOCAL_L取樣外部時鐘CLK EXTERNAL_L以產生數據輸出訊號Q L以作為對應於相位關係偵測電路330L的一第一靜態化同步結果，以供可配置的相位控制電路340（例如，互斥或閘343）進行針對同步分頻輸出時鐘 by2_clk的相位控制。
當同步源選擇控制訊號 i_sync_source_sel被配置成載有候選邏輯值1以指出右側（例如，同步源是右側模組）來控制多工器電路341選擇對應的輸入（例如，數據輸出訊號Q R）作為目前級相位關係偵測結果訊號current_rst時，右側分頻時鐘輸入引腳i_sync_right可被配置成接收來自右側模組的右側分頻時鐘輸入訊號 i_sync_right以作為外部時鐘CLK EXTERNAL_R。另外，相位關係偵測電路330R可利用延遲電路331R延遲外部時鐘CLK EXTERNAL_R以產生延遲後的外部時鐘CLK EXTERNAL_R以作為數據輸入訊號D R，且利用D型正反器332R依據本地時鐘CLK LOCAL_R取樣外部時鐘CLK EXTERNAL_R以產生數據輸出訊號Q R以作為對應於相位關係偵測電路330R的一第二靜態化同步結果，以供可配置的相位控制電路340（例如，互斥或閘343）進行針對同步分頻輸出時鐘 by2_clk的相位控制。
第4圖依據本發明一實施例繪示第3圖所示的該同步結果靜態化及自動配置控制方案所涉及的同相偵測結果。針對相位關係偵測電路330L，外部時鐘CLK EXTERNAL_L/R、本地時鐘CLK LOCAL_L/R、數據輸入訊號D L/R及數據輸出訊號Q L/R可分別代表外部時鐘CLK EXTERNAL_L、本地時鐘CLK LOCAL_L、數據輸入訊號D L及數據輸出訊號Q L。針對相位關係偵測電路330R，外部時鐘CLK EXTERNAL_L/R、本地時鐘CLK LOCAL_L/R、數據輸入訊號D L/R及數據輸出訊號Q L/R可分別代表外部時鐘CLK EXTERNAL_R、本地時鐘CLK LOCAL_R、數據輸入訊號D R及數據輸出訊號Q R。
舉例來說，相位關係偵測電路330L可利用延遲電路331L延遲外部時鐘CLK EXTERNAL_L以產生數據輸入訊號D L，以使D型正反器332L正確地依據本地時鐘CLK LOCAL_L取樣外部時鐘CLK EXTERNAL_L以產生數據輸出訊號Q L、且避免在外部時鐘CLK EXTERNAL_L的任何狀態轉換邊緣進行任何取樣操作，以確保該第一靜態化同步結果的正確性。由於外部時鐘CLK EXTERNAL_L及本地時鐘CLK LOCAL_L之間的相位關係是同相（標示為「0°」以求簡明），故數據輸出訊號Q L可載有一第二預定邏輯值諸如候選邏輯值0（例如，1’b0，於第4圖可被繪示為一低電壓位準）以指出該第一靜態化同步結果代表該同相偵測結果。
再舉一例，相位關係偵測電路330R可利用延遲電路331R延遲外部時鐘CLK EXTERNAL_R以產生數據輸入訊號D R，以使D型正反器332R正確地依據本地時鐘CLK LOCAL_R取樣外部時鐘CLK EXTERNAL_R以產生數據輸出訊號Q R、且避免在外部時鐘CLK EXTERNAL_R的任何狀態轉換邊緣進行任何取樣操作，以確保該第二靜態化同步結果的正確性。由於外部時鐘CLK EXTERNAL_R及本地時鐘CLK LOCAL_R之間的相位關係是同相（標示為「0°」以求簡明），故數據輸出訊號Q R可載有該第二預定邏輯值諸如候選邏輯值0（例如，1’b0，於第4圖可被繪示為該低電壓位準）以指出該第二靜態化同步結果代表該同相偵測結果。為了簡明起見，於本實施例中類似的內容在此不重複贅述。
第5圖依據本發明一實施例繪示第3圖所示的該同步結果靜態化及自動配置控制方案所涉及的反相偵測結果。舉例來說，相位關係偵測電路330L可利用延遲電路331L延遲外部時鐘CLK EXTERNAL_L以產生數據輸入訊號D L，以使D型正反器332L正確地依據本地時鐘CLK LOCAL_L取樣外部時鐘CLK EXTERNAL_L以產生數據輸出訊號Q L、且避免在外部時鐘CLK EXTERNAL_L的任何狀態轉換邊緣進行任何取樣操作，以確保該第一靜態化同步結果的正確性。由於外部時鐘CLK EXTERNAL_L及本地時鐘CLK LOCAL_L之間的相位關係是反相（標示為「180°」以求簡明），故數據輸出訊號Q L可載有一第一預定邏輯值諸如候選邏輯值1（例如，1’b1，於第5圖可被繪示為一高電壓位準）以指出該第一靜態化同步結果代表該反相偵測結果。
再舉一例，相位關係偵測電路330R可利用延遲電路331R延遲外部時鐘CLK EXTERNAL_R以產生數據輸入訊號D R，以使D型正反器332R正確地依據本地時鐘CLK LOCAL_R取樣外部時鐘CLK EXTERNAL_R以產生數據輸出訊號Q R、且避免在外部時鐘CLK EXTERNAL_R的任何狀態轉換邊緣進行任何取樣操作，以確保該第二靜態化同步結果的正確性。由於外部時鐘CLK EXTERNAL_R及本地時鐘CLK LOCAL_R之間的相位關係是反相（標示為「180°」以求簡明），故數據輸出訊號Q R可載有該第一預定邏輯值諸如候選邏輯值1（例如，1’b1，於第5圖可被繪示為該高電壓位準）以指出該第二靜態化同步結果代表該反相偵測結果。為了簡明起見，於本實施例中類似的內容在此不重複贅述。
第6圖依據本發明一實施例繪示該方法的一第一可配置的（configurable）同步線控制方案。為了便於理解，該X個同步控制子電路中的第x個同步控制子電路可代表該X個同步模組{SM(0), …, SM(X - 1)}中的第x個同步模組SM(x)，諸如同步模組300，其中索引x可代表區間[0, (X - 1)]中的任何整數。舉例來說，當x = x 0時（例如，符號「x 0」可代表[0, (X - 2)]中的任何整數），第x個同步模組SM(x)諸如同步模組300可被繪示成第6圖的左半部所示的同步模組SM(x 0)。再舉一例，當x = (x 0+ 1)時，第x個同步模組SM(x)諸如同步模組300可被繪示成第6圖的右半部所示的同步模組SM(x 0+ 1)。另外，該X個同步控制子電路諸如該X個同步模組{SM(0), …, SM(X - 1)}可被配置成一同步線電路，以使該X個同步控制子電路中的第x 0個及第(x 0+ 1)個同步控制子電路，諸如第x 0個及第(x 0+ 1)個同步模組SM(x 0)及SM(x 0+ 1)，可以用第6圖所示的方式進行訊號交換，尤其，同步模組SM(x 0+ 1)的左側分頻時鐘輸入引腳i_sync_left(x 0+ 1)和前一級相位選擇結果輸入引腳i_sync_pre_result(x 0+ 1)可分別耦接至同步模組SM(x 0)的右側分頻時鐘輸出引腳o_sync_right(x 0)及目前級相位選擇結果輸出引腳o_sync_result(x 0)。為了簡明起見，於本實施例中類似的內容在此不重複贅述。
在第6圖所示的配置中，同步模組SM(x 0)及SM(x 0+ 1)可分別作為該X個同步控制子電路諸如該X個同步模組{SM(0), …, SM(X - 1)}中的前一級和目前級的例子，也可分別作為該X個同步控制子電路諸如該X個同步模組{SM(0), …, SM(X - 1)}中的目前級和下一級的例子，其中同步模組SM(x 0)及SM(x 0+ 1)可分別視為同步模組SM(x 0+ 1)的左側模組以及同步模組SM(x 0)的右側模組，但本發明不限於此。於某些實施例中，同步模組SM(x 0)及SM(x 0+ 1)的相對位置可予以變化、及／或相關連接（連同相關訊號交換）可予以變化。為了簡明起見，於這些實施例中類似的內容在此不重複贅述。
第7圖依據本發明一實施例繪示該方法的一第二可配置的同步線控制方案。依據本實施例，第6圖所示的同步模組SM(x 0)及SM(x 0+ 1)的各自的位置可被交換以使同步模組SM(x 0)及SM(x 0+ 1)分別變成位於第7圖的右半部和左半部，且同步模組SM(x 0)及SM(x 0+ 1)之間的連接可被重新配置，尤其，同步模組SM(x 0+ 1)的右側分頻時鐘輸入引腳i_sync_right(x 0+ 1)和前一級相位選擇結果輸入引腳i_sync_pre_result(x 0+ 1)可分別耦接至同步模組SM(x 0)的左側分頻時鐘輸出引腳o_sync_left(x 0)及目前級相位選擇結果輸出引腳o_sync_result(x 0)。另外，該X個同步控制子電路中的第x 0個及第(x 0+ 1)個同步控制子電路，諸如第x 0個及第(x 0+ 1)個同步模組SM(x 0)及SM(x 0+ 1)，可以用類似實體層電路PHY(0)及PHY(1)的各自的同步控制子電路（例如，同步模組SM(0)及SM(1)）的方式、或類似實體層電路PHY(1)及PHY(2)的各自的同步控制子電路（例如，同步模組SM(1)及SM(2)）的方式進行訊號交換。為了簡明起見，於本實施例中類似的內容在此不重複贅述。
第8圖依據本發明一實施例繪示該方法的一第三可配置的同步線控制方案。依據本實施例，該X個同步控制子電路諸如該X個同步模組{SM(0), …, SM(X - 1)}可被配置成具備樹狀結構的一樹狀同步線電路，其中同步模組SM(x 0)可視為該樹狀結構中的一節點，而同步模組SM(x 0+ 1)和SM(x 0+ 2)可視為從該節點開始的兩個分支，但本發明不限於此。於某些實施例中，同步模組SM(x 0)、SM(x 0+ 1)及SM(x 0+ 2)的相對位置可予以變化、及／或相關連接（連同相關訊號交換）可予以變化。
針對該第三可配置的同步線控制方案，請同時參考第7圖和第8圖以便於理解。假設符號「x 0」可代表[0, (X - 3)]中的任何整數。舉例來說： (1) 當x = x 0時，第x個同步模組SM(x)諸如同步模組300可被繪示成第8圖的左半部所示的同步模組SM(x 0)，亦可被繪示成第7圖的右半部所示的同步模組SM(x 0)； (2) 當x = (x 0+ 1)時，第x個同步模組SM(x)諸如同步模組300可被繪示成第7圖的左半部所示的同步模組SM(x 0+ 1)；以及 (3) 當x = (x 0+ 2)時，第x個同步模組SM(x)諸如同步模組300可被繪示成第8圖的右半部所示的同步模組SM(x 0+ 2)。 另外，該X個同步控制子電路中的第x 0個及第(x 0+ 1)個同步控制子電路，諸如第x 0個及第(x 0+ 1)個同步模組SM(x 0)及SM(x 0+ 1)，可以用第7圖所示的方式進行訊號交換，其中同步模組SM(x 0)的左側分頻時鐘輸出引腳o_sync_left(x 0)及目前級相位選擇結果輸出引腳o_sync_result(x 0)可分別耦接至同步模組SM(x 0+ 1)的右側分頻時鐘輸入引腳i_sync_right(x 0+ 1)和前一級相位選擇結果輸入引腳i_sync_pre_result(x 0+ 1)（分別標示為「往i_sync_right(x 0+ 1)」及「往i_sync_pre_result(x 0+ 1)」於第8圖中，以求簡明）。此外，該X個同步控制子電路中的第x 0個及第(x 0+ 2)個同步控制子電路，諸如第x 0個及第(x 0+ 2)個同步模組SM(x 0)及SM(x 0+ 2)，可以用第8圖所示的方式進行訊號交換，尤其，同步模組SM(x 0+ 2)的左側分頻時鐘輸入引腳i_sync_left(x 0+ 2)和前一級相位選擇結果輸入引腳i_sync_pre_result(x 0+ 2)可分別耦接至同步模組SM(x 0)的右側分頻時鐘輸出引腳o_sync_right(x 0)及目前級相位選擇結果輸出引腳o_sync_result(x 0)。為了簡明起見，於本實施例中類似的內容在此不重複贅述。
依據某些實施例，第6圖所示的同步模組SM(x 0)及SM(x 0+ 1)可被重新排列以分別變成位於第6圖的上半部和下半部、或被重新排列以分別變成位於第6圖的下半部和上下半部。另外，且同步模組SM(x 0)及SM(x 0+ 1)之間的連接可選擇性地被重新配置，其中是否需要重新配置可依據同步模組SM(x 0)及SM(x 0+ 1)、及／或一或多個其它同步模組的優化佈線來決定。舉例來說： (1) 當不需要重新配置時，同步模組SM(x 0+ 1)的左側分頻時鐘輸入引腳i_sync_left(x 0+ 1)和前一級相位選擇結果輸入引腳i_sync_pre_result(x 0+ 1)可分別耦接至同步模組SM(x 0)的右側分頻時鐘輸出引腳o_sync_right(x 0)及目前級相位選擇結果輸出引腳o_sync_result(x 0)；以及 (2) 當需要重新配置時，同步模組SM(x 0+ 1)的右側分頻時鐘輸入引腳i_sync_right(x 0+ 1)和前一級相位選擇結果輸入引腳i_sync_pre_result(x 0+ 1)可分別耦接至同步模組SM(x 0)的左側分頻時鐘輸出引腳o_sync_left(x 0)及目前級相位選擇結果輸出引腳o_sync_result(x 0)。 為了簡明起見，於這些實施例中類似的內容在此不重複贅述。 表2
實體層電路 PHY(0) PHY(1) PHY(2) PHY(3) PHY(4) PHY(5)
分頻器的輸出的相位 0 ° 180° 0° 0° 180° 180°
current_rst 1’b0 (固定的) 1’b1 1’b1 1’b0 1’b1 1’b1
o_sync_result 1’b0 (固定的) 1’b1 1’b0 1’b0 1’b1 1’b1
by2_clk的相位 0 ° 0 ° 0 ° 0 ° 0 ° 0 °
表2依據本發明一實施例繪示該X個實體層電路{PHY(0), …, PHY(X - 1)}（例如，實體層電路PHY(0)、PHY(1)、PHY(2)、PHY(3)、PHY(4)及PHY(5)）的該X個同步模組{SM(0), …, SM(X - 1)}的該X個分頻器{DIV(0), …, DIV(X - 1)}的各自的輸出（例如，分頻時鐘）的相位以及相關的訊號（例如，目前級相位關係偵測結果訊號current_rst、目前級相位選擇結果輸出訊號 o_sync_result以及同步分頻輸出時鐘 by2_clk）的邏輯值或相位。舉例來說，該X個同步控制子電路諸如該X個同步模組{SM(0), …, SM(X - 1)}可被配置成該同步線電路，而上述任何兩個緊鄰的同步模組SM(x 0)及SM(x 0+ 1)可以用第6圖或第7圖所示的方式進行訊號交換。
基於該同步結果靜態化及自動配置控制方案，不論該X個實體層電路{PHY(0), …, PHY(X - 1)}的分頻器{DIV(0), …, DIV(X - 1)}的這些輸出（例如，分頻時鐘）的相位的組合等於各種可能的組合中的哪一種組合，相位資訊可從同步模組SM(0)可被傳播到所有後續的同步模組SM(1)、SM(2)等，以容許實體層電路PHY(1)、PHY(2)等的操作被自動地同步到實體層電路PHY(0)的操作。在自動同步以後，同步模組SM(0)、SM(1)、SM(2)等的各自的同步分頻輸出時鐘 by2_clk(0)、 by2_clk(1)、 by2_clk(2)等會同相。為了簡明起見，於本實施例中類似的內容在此不重複贅述。 表3
實體層電路 PHY(0) PHY(1) PHY(2) PHY(3) PHY(4) PHY(5)
分頻器的輸出的相位 180 ° 180° 0° 0° 180° 180°
current_rst 1’b0 (固定的) 1’b0 1’b1 1’b0 1’b1 1’b0
o_sync_result 1’b0 (固定的) 1’b0 1’b1 1’b1 1’b0 1’b0
by2_clk的相位 180 ° 180 ° 180 ° 180 ° 180 ° 180 °
表3依據本發明另一實施例繪示該X個實體層電路{PHY(0), …, PHY(X - 1)}（例如，實體層電路PHY(0)、PHY(1)、PHY(2)、PHY(3)、PHY(4)及PHY(5)）的該X個同步模組{SM(0), …, SM(X - 1)}的該X個分頻器{DIV(0), …, DIV(X - 1)}的各自的輸出（例如，分頻時鐘）的相位以及相關的訊號（例如，目前級相位關係偵測結果訊號current_rst、目前級相位選擇結果輸出訊號 o_sync_result以及同步分頻輸出時鐘 by2_clk）的邏輯值或相位。舉例來說，該X個同步控制子電路諸如該X個同步模組{SM(0), …, SM(X - 1)}可被配置成該同步線電路，而上述任何兩個緊鄰的同步模組SM(x 0)及SM(x 0+ 1)可以用第6圖或第7圖所示的方式進行訊號交換。
基於該同步結果靜態化及自動配置控制方案，不論該X個實體層電路{PHY(0), …, PHY(X - 1)}的分頻器{DIV(0), …, DIV(X - 1)}的這些輸出（例如，分頻時鐘）的相位的組合等於各種可能的組合中的哪一種組合，相位資訊可從同步模組SM(0)可被傳播到所有後續的同步模組SM(1)、SM(2)等，以容許實體層電路PHY(1)、PHY(2)等的操作被自動地同步到實體層電路PHY(0)的操作。在自動同步以後，同步模組SM(0)、SM(1)、SM(2)等的各自的同步分頻輸出時鐘 by2_clk(0)、 by2_clk(1)、 by2_clk(2)等會同相。為了簡明起見，於本實施例中類似的內容在此不重複贅述。
第9圖依據本發明一實施例繪示該方法的一工作流程。該方法係可應用於（applicable to）電子裝置100及其內的該同步控制電路，尤其，係可應用於該X個同步控制子電路諸如該X個同步模組{SM(0), …, SM(X - 1)}（例如，第3圖所示的同步模組300）。在該X個同步控制子電路諸如該X個同步模組{SM(0), …, SM(X - 1)}中，一第一同步控制子電路及一第二同步控制子電路可分別代表同步模組SM(x 0)及SM(x 0+ 1)。
於步驟S11中，電子裝置100（例如，該同步控制電路）可利用該第一同步控制子電路（例如，同步模組SM(x 0)）中的一第一分頻器（例如，分頻器DIV(x 0)）依據來源時鐘CLK SOURCE進行一第一分頻操作以產生一第一分頻時鐘，諸如同步模組SM(x 0)中的半頻型分頻器310所產生的該分頻時鐘。
於步驟S12中，電子裝置100（例如，該同步控制電路）可利用該第二同步控制子電路（例如，同步模組SM(x 0+ 1)）中的一第二分頻器（例如，分頻器DIV(x 0+ 1)）依據來源時鐘CLK SOURCE進行一第二分頻操作以產生一第二分頻時鐘，諸如同步模組SM(x 0+ 1)中的半頻型分頻器310所產生的該分頻時鐘。
於步驟S13中，電子裝置100（例如，該同步控制電路）可利用該第一同步控制子電路諸如同步模組SM(x 0)輸出該第一分頻時鐘至該第二同步控制子電路諸如同步模組SM(x 0+ 1)，尤其，輸出該第一分頻時鐘的延遲版本，諸如同步模組SM(x 0)中的本地時鐘CLK LOCAL_L/R，至該第二同步控制子電路諸如同步模組SM(x 0+ 1)。舉例來說，電子裝置100（例如，該同步控制電路）可藉由同步模組SM(x 0)的左側分頻時鐘輸出引腳o_sync_left(x 0)輸出同步模組SM(x 0)中的本地時鐘CLK LOCAL_L至同步模組SM(x 0+ 1)。再舉一例，電子裝置100（例如，該同步控制電路）可藉由同步模組SM(x 0)的右側分頻時鐘輸出引腳o_sync_right(x 0)輸出同步模組SM(x 0)中的本地時鐘CLK LOCAL_R至同步模組SM(x 0+ 1)。
於步驟S14中，電子裝置100（例如，該同步控制電路）可利用該第一同步控制子電路諸如同步模組SM(x 0)輸出一第一相位選擇結果輸出訊號諸如目前級相位選擇結果輸出訊號 o_sync_result(x0)至該第二同步控制子電路諸如同步模組SM(x 0+ 1)，尤其，藉由同步模組SM(x 0)的目前級相位選擇結果輸出引腳o_sync_result(x 0)輸出目前級相位選擇結果輸出訊號 o_sync_result(x0)至同步模組SM(x 0+ 1)，以作為同步模組SM(x 0+ 1)的前一級相位選擇結果輸入引腳i_sync_pre_result(x 0+ 1)所接收的前一級相位選擇結果輸入訊號 i_sync_pre_result(x 0+ 1) ，其中該第一相位選擇結果輸出訊號所載有的邏輯值可指出該第一同步控制子電路（例如，同步模組SM(x 0)）的一第一相位選擇結果。
於步驟S15中，電子裝置100（例如，該同步控制電路）可利用該第二同步控制子電路中的一相位關係偵測電路，諸如同步模組SM(x 0+ 1)中的相位關係偵測電路330L或相位關係偵測電路330R，依據該第二分頻時鐘（例如，其延遲版本，諸如同步模組SM(x 0+ 1)中的本地時鐘CLK LOCAL_L/R）對該第一分頻時鐘（例如，其延遲版本，諸如同步模組SM(x 0)中的本地時鐘CLK LOCAL_L/R）進行相位關係偵測以產生一相位關係偵測結果訊號，諸如同步模組SM(x 0+ 1)中的目前級相位關係偵測結果訊號current_rst，其中該相位關係偵測結果訊號所載有的邏輯值可指出該第二同步控制子電路（例如，同步模組SM(x 0+ 1)）的一相位關係偵測結果。尤其，該相位關係偵測結果可代表該第一分頻時鐘相對於該第二分頻時鐘的一相位關係。
舉例來說，當同步模組SM(x 0+ 1)被配置成藉由左側分頻時鐘輸入引腳i_sync_left(x 0+ 1)接收該第一分頻時鐘（例如，同步模組SM(x 0)中的本地時鐘CLK LOCAL_L/R）以作為同步模組SM(x 0+ 1)的外部時鐘CLK EXTERNAL_L時，電子裝置100（例如，該同步控制電路）可利用同步模組SM(x 0+ 1)中的相位關係偵測電路330L依據同步模組SM(x 0+ 1)中的本地時鐘CLK LOCAL_L對外部時鐘CLK EXTERNAL_L進行該相位關係偵測以產生數據輸出訊號Q L，以供用來作為該相位關係偵測結果訊號，諸如同步模組SM(x 0+ 1)中的目前級相位關係偵測結果訊號current_rst。再舉一例，當同步模組SM(x 0+ 1)被配置成藉由右側分頻時鐘輸入引腳i_sync_right(x 0+ 1)接收該第一分頻時鐘（例如，同步模組SM(x 0)中的本地時鐘CLK LOCAL_L/R）以作為同步模組SM(x 0+ 1)的外部時鐘CLK EXTERNAL_R時，電子裝置100（例如，該同步控制電路）可利用同步模組SM(x 0+ 1)中的相位關係偵測電路330R依據同步模組SM(x 0+ 1)中的本地時鐘CLK LOCAL_R對外部時鐘CLK EXTERNAL_R進行該相位關係偵測以產生數據輸出訊號Q R，以供用來作為該相位關係偵測結果訊號，諸如同步模組SM(x 0+ 1)中的目前級相位關係偵測結果訊號current_rst。
於步驟S16中，電子裝置100（例如，該同步控制電路）可利用該第二同步控制子電路中的一邏輯閘，諸如同步模組SM(x 0+ 1)中的互斥或閘343，對該第一相位選擇結果輸出訊號（例如，同步模組SM(x 0)的目前級相位選擇結果輸出訊號 o_sync_result(x 0) ，亦即，同步模組SM(x 0+ 1)的前一級相位選擇結果輸入訊號 i_sync_pre_result(x 0+ 1) ）及該相位關係偵測結果訊號（例如，同步模組SM(x 0+ 1)中的目前級相位關係偵測結果訊號current_rst）進行一邏輯操作諸如一互斥或操作（XOR operation）以產生一第二相位選擇結果輸出訊號，諸如同步模組SM(x 0+ 1)的目前級相位選擇結果輸出訊號 o_sync_result(x 0 + 1 )，其中該第二相位選擇結果輸出訊號所載有的邏輯值可指出該第二同步控制子電路（例如，同步模組SM(x 0+ 1)）的一第二相位選擇結果。
於步驟S17中，電子裝置100（例如，該同步控制電路）可利用該第二同步控制子電路諸如同步模組SM(x 0+ 1)依據該第二相位選擇結果輸出訊號（例如，同步模組SM(x 0+ 1)將藉由目前級相位選擇結果輸出引腳o_sync_result(x 0+ 1)輸出的目前級相位選擇結果輸出訊號 o_sync_result(x 0 + 1 )）輸出該第二分頻時鐘（例如，同步模組SM(x 0+ 1)中的半頻型分頻器310所產生的該分頻時鐘）以及該第二分頻時鐘的一反相訊號（例如，同步模組SM(x 0+ 1)中的反相器344所產生的該反相訊號）的其中之一，以供具備該第二同步控制子電路的一實體層電路（例如，實體層電路PHY(x 0+ 1)）進一步使用。
依據本實施例，該第二同步控制子電路諸如同步模組SM(x 0+ 1)可利用其內的反相器344對該第二分頻時鐘進行一反相操作以產生該反相訊號，依據該第二相位選擇結果輸出訊號所載有的該邏輯值選擇該第二分頻時鐘以及該反相訊號的其中之一以作為一選擇的分頻時鐘，並且輸出該選擇的分頻時鐘，以供對應的實體層電路PHY(x 0+ 1)進一步使用。舉例來說： (1) 當該第二相位選擇結果輸出訊號所載有的該邏輯值等於該第一預定邏輯值諸如候選邏輯值1（例如，1’b1）時，該第二同步控制子電路諸如同步模組SM(x 0+ 1)可選擇該反相訊號以作為該選擇的分頻時鐘；以及 (2) 當該第二相位選擇結果輸出訊號所載有的該邏輯值等於該第二預定邏輯值諸如候選邏輯值0（例如，1’b0）時，該第二同步控制子電路諸如同步模組SM(x 0+ 1)可選擇該第二分頻時鐘以作為該選擇的分頻時鐘； 但本發明不限於此。於某些實施例中，如果該第二相位選擇結果輸出訊號所載有的該邏輯值等於該第一預定邏輯值諸如候選邏輯值1（例如，1’b1），則該第二同步控制子電路諸如同步模組SM(x 0+ 1)可選擇該反相訊號以作為該選擇的分頻時鐘，否則，該第二同步控制子電路諸如同步模組SM(x 0+ 1)可選擇該第二分頻時鐘以作為該選擇的分頻時鐘。為了簡明起見，於本實施例中類似的內容在此不重複贅述。
為了更好地理解，該方法可用第9圖所示之工作流程來說明，但本發明不限於此。依據某些實施例，一個或多個步驟可於第9圖所示之工作流程中增加、刪除或修改。
依據某些實施例，上列實施例中的左側及右側可分別被取代為一第一側及一第二側，諸如某一電路（例如，同步模組SM(x)）的多個預定側（例如，上側、下側、左側及右側）中的任何兩側，且相關元件（例如，左側模組及右側模組）以及對應的引腳／訊號中的用語「左側」及「右側」可分別被取代為「第一側」及「第二側」。為了簡明起見，於這些實施例中類似的內容在此不重複贅述。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100,200:電子裝置 110:動態隨機存取記憶體（DRAM） 300,SM(0)~SM(2),SM(x 0)~SM(x 0+ 2):同步模組 310:半頻型分頻器 320L,320R:延遲線電路 330L,330R:相位關係偵測電路 331L,321R:延遲電路 332L,322R:D型正反器 340:可配置的相位控制電路 341,342,345:多工器電路 343:互斥或閘 344:反向器 APHY:指令/地址實體層電路 CG(0)~CG(2):時鐘產生器 DIV(0)~DIV(2):分頻器 DPHY(1),DPHY(2):數據實體層電路 PHY(0)~ PHY(2):實體層電路 i_ref_clk,i_ref_clk(x 0)~i_ref_clk(x 0+ 2):輸入參考時鐘引腳 i_rstb,i_rstb(x 0)~i_rstb(x 0+ 2):重設引腳 i_sync_pre_result,i_sync_pre_result(0)~i_sync_pre_result(2),i_sync_pre_result(x 0)~i_sync_pre_result(x 0+ 2):前一級相位選擇結果輸入引腳 o_sync_result,o_sync_result(0)~o_sync_result(2),o_sync_result(x 0)~o_sync_result(x 0+ 2):目前級相位選擇結果輸出引腳 i_sync_auto:自動同步啟用引腳 i_phase_sel:相位選擇手動控制引腳 i_sync_source_sel:同步源選擇控制引腳 by2_clk,by2_clk(0)~by2_clk(2),by2_clk(x 0)~by2_clk(x 0+ 2):同步分頻輸出時鐘引腳 i_sync_left,i_sync_left(x 0)~i_sync_left(x 0+ 2):左側分頻時鐘輸入引腳 i_sync_right,i_sync_right(0)~i_sync_right(2),i_sync_right(x 0)~i_sync_right(x 0+ 2):右側分頻時鐘輸入引腳 o_sync_left,o_sync_left(0)~o_sync_left(2),o_sync_left(x 0)~o_sync_left(x 0+ 2):左側分頻時鐘輸出引腳 o_sync_right,o_sync_right(x 0)~o_sync_right(x 0+ 2):右側分頻時鐘輸出引腳 CLK SOURCE:來源時鐘 CLK EXTERNAL_L,CLK EXTERNAL_R,CLK EXTERNAL_L/R:外部時鐘 CLK LOCAL_L,CLK LOCAL_R,CLK LOCAL_L/R:本地時鐘 D L,D R,D L/R:數據輸入訊號 Q L,Q R,Q L/R:數據輸出訊號 current_rst:目前級相位關係偵測結果訊號
第1圖為依據本發明一實施例的一種具備分頻時鐘同步控制功能之電子裝置的示意圖。 第2圖為依據本發明另一實施例的一種具備分頻時鐘同步控制功能之電子裝置的示意圖。 第3圖依據本發明一實施例繪示一種用來於一多分頻時鐘系統中進行分頻時鐘相位同步之方法的一同步結果靜態化（staticizing）及自動配置控制方案。 第4圖依據本發明一實施例繪示第3圖所示的該同步結果靜態化及自動配置控制方案所涉及的同相偵測結果。 第5圖依據本發明一實施例繪示第3圖所示的該同步結果靜態化及自動配置控制方案所涉及的反相偵測結果。 第6圖依據本發明一實施例繪示該方法的一第一可配置的（configurable）同步線控制方案。 第7圖依據本發明一實施例繪示該方法的一第二可配置的同步線控制方案。 第8圖依據本發明一實施例繪示該方法的一第三可配置的同步線控制方案。 第9圖依據本發明一實施例繪示該方法的一工作流程。
100:電子裝置
110:動態隨機存取記憶體(DRAM)
PHY(0)~PHY(2):實體層電路
SM(0)~SM(2):同步模組
DIV(0)~DIV(2):分頻器
CG(0)~CG(2):時鐘產生器
CLKSOURCE:來源時鐘
by2_clk(0)~by2_clk(2):同步分頻輸出時鐘引腳
i_sync_right(0)~i_sync_right(2):右側分頻時鐘輸入引腳
o_sync_left(0)~o_sync_left(2):左側分頻時鐘輸出引腳
i_sync_pre_result(0)~i_sync_pre_result(2):前一級相位選擇結果輸入引腳
o_sync_result(0)~o_sync_result(2):目前級相位選擇結果輸出引腳

Claims (20)

  1. 一種用來於一多分頻時鐘系統（multi-divided-clock system）中進行分頻時鐘相位同步之方法，該方法包含： 利用一第一同步控制子電路中的一第一分頻器（frequency divider）依據一來源時鐘進行一第一分頻操作以產生一第一分頻時鐘； 利用一第二同步控制子電路中的一第二分頻器依據該來源時鐘進行一第二分頻操作以產生一第二分頻時鐘； 利用該第一同步控制子電路輸出該第一分頻時鐘至該第二同步控制子電路； 利用該第一同步控制子電路輸出一第一相位選擇結果輸出訊號至該第二同步控制子電路，其中該第一相位選擇結果輸出訊號所載有的邏輯值指出該第一同步控制子電路的一第一相位選擇結果； 利用該第二同步控制子電路中的一相位關係偵測電路依據該第二分頻時鐘對該第一分頻時鐘進行相位關係偵測以產生一相位關係偵測結果訊號，其中該相位關係偵測結果訊號所載有的邏輯值指出該第二同步控制子電路的一相位關係偵測結果； 利用該第二同步控制子電路中的一邏輯閘對該第一相位選擇結果輸出訊號及該相位關係偵測結果訊號進行一邏輯操作以產生一第二相位選擇結果輸出訊號，其中該第二相位選擇結果輸出訊號所載有的邏輯值指出該第二同步控制子電路的一第二相位選擇結果；以及 利用該第二同步控制子電路依據該第二相位選擇結果輸出訊號輸出該第二分頻時鐘以及該第二分頻時鐘的一反相訊號的其中之一，以供具備（equipped with）該第二同步控制子電路的一實體層電路進一步使用。
  2. 如申請專利範圍第1項所述之方法，其中該相位關係偵測結果代表該第一分頻時鐘相對於該第二分頻時鐘的一相位關係。
  3. 如申請專利範圍第1項所述之方法，其中該第二同步控制子電路中的該邏輯閘代表一互斥或閘（XOR gate），且該邏輯操作代表一互斥或操作（XOR operation）。
  4. 如申請專利範圍第1項所述之方法，其中利用該第二同步控制子電路依據該第二相位選擇結果輸出訊號輸出該第二分頻時鐘以及該第二分頻時鐘的該反相訊號的其中之一以供具備該第二同步控制子電路的該實體層電路進一步使用的步驟另包含： 利用該第二同步控制子電路中之一反相器（inverter）對該第二分頻時鐘進行一反相操作以產生該反相訊號； 依據該第二相位選擇結果輸出訊號所載有的該邏輯值選擇該第二分頻時鐘以及該反相訊號的其中之一以作為一選擇的分頻時鐘；以及 利用該第二同步控制子電路輸出該選擇的分頻時鐘，以供具備該第二同步控制子電路的該實體層電路進一步使用。
  5. 如申請專利範圍第4項所述之方法，其中依據該第二相位選擇結果輸出訊號所載有的該邏輯值選擇該第二分頻時鐘以及該反相訊號的其中之一以作為該選擇的分頻時鐘的步驟另包含： 當該第二相位選擇結果輸出訊號所載有的該邏輯值等於一第一預定邏輯值時，選擇該反相訊號以作為該選擇的分頻時鐘。
  6. 如申請專利範圍第5項所述之方法，其中依據該第二相位選擇結果輸出訊號所載有的該邏輯值選擇該第二分頻時鐘以及該反相訊號的其中之一以作為該選擇的分頻時鐘的步驟另包含： 當該第二相位選擇結果輸出訊號所載有的該邏輯值等於一第二預定邏輯值時，選擇該第二分頻時鐘以作為該選擇的分頻時鐘。
  7. 如申請專利範圍第4項所述之方法，其中依據該第二相位選擇結果輸出訊號所載有的該邏輯值選擇該第二分頻時鐘以及該反相訊號的其中之一以作為該選擇的分頻時鐘的步驟另包含： 如果該第二相位選擇結果輸出訊號所載有的該邏輯值等於一第一預定邏輯值，則選擇該反相訊號以作為該選擇的分頻時鐘，否則，選擇該第二分頻時鐘以作為該選擇的分頻時鐘。
  8. 如申請專利範圍第1項所述之方法，其中具備相同電路架構的多個同步控制子電路包含該第一同步控制子電路及該第二同步控制子電路；以及該方法另包含： 利用該多個同步控制子電路彼此耦接以形成一同步控制電路，以供同步該多個同步控制子電路之各自的分頻器所產生的分頻時鐘。
  9. 如申請專利範圍第8項所述之方法，其中在該同步控制電路中，該多個同步控制子電路中的任何兩個緊鄰的同步控制子電路以類似該第一同步控制子電路及該第二同步控制子電路的方式進行訊號交換。
  10. 一種依據如申請專利範圍第1項所述之方法來操作的同步控制電路，其中該同步控制電路包含： 多個同步控制子電路，具備相同電路架構且彼此耦接，用來同步該多個同步控制子電路之各自的分頻器所產生的分頻時鐘，其中該多個同步控制子電路包含該第一同步控制子電路及該第二同步控制子電路。
  11. 一種同步控制子電路，該同步控制子電路是一同步控制電路中的多個同步控制子電路的其中之一，該同步控制子電路包含： 一分頻器（frequency divider），用來依據一來源時鐘進行一分頻操作以產生一分頻時鐘； 一相位關係偵測電路，耦接至該分頻器，用來依據該分頻時鐘對另一同步控制子電路所輸出的另一分頻時鐘進行相位關係偵測以產生一相位關係偵測結果訊號，其中該相位關係偵測結果訊號所載有的邏輯值指出該同步控制子電路的一相位關係偵測結果； 一邏輯閘，耦接至該相位關係偵測電路，用來對該另一同步控制子電路所輸出的一第一相位選擇結果輸出訊號及該相位關係偵測結果訊號進行一邏輯操作以產生一第二相位選擇結果輸出訊號，其中該第一相位選擇結果輸出訊號所載有的邏輯值指出該另一同步控制子電路的一第一相位選擇結果，且該第二相位選擇結果輸出訊號所載有的邏輯值指出該同步控制子電路的一第二相位選擇結果；以及 一同步分頻（synchronized divided）輸出時鐘引腳，其中透過該同步分頻輸出時鐘引腳，該同步控制子電路依據該第二相位選擇結果輸出訊號輸出該分頻時鐘以及該分頻時鐘的一反相訊號的其中之一，以供具備（equipped with）該同步控制子電路的一實體層電路進一步使用。
  12. 如申請專利範圍第11項所述之同步控制子電路，其中該相位關係偵測結果代表該另一分頻時鐘相對於該分頻時鐘的一相位關係。
  13. 如申請專利範圍第11項所述之同步控制子電路，其中該邏輯閘代表一互斥或閘（XOR gate），且該邏輯操作代表一互斥或操作（XOR operation）。
  14. 如申請專利範圍第11項所述之同步控制子電路，其另包含： 一反相器（inverter），用來對該分頻時鐘進行一反相操作以產生該反相訊號；以及 一多工器（multiplexer）電路，耦接至該邏輯閘、該分頻器及該反相器，用來依據該第二相位選擇結果輸出訊號所載有的該邏輯值選擇該分頻時鐘以及該反相訊號的其中之一以作為一選擇的分頻時鐘； 其中該同步控制子電路輸出該選擇的分頻時鐘，以供具備該同步控制子電路的該實體層電路進一步使用。
  15. 如申請專利範圍第14項所述之同步控制子電路，其中當該第二相位選擇結果輸出訊號所載有的該邏輯值等於一第一預定邏輯值時，該多工器電路選擇該反相訊號以作為該選擇的分頻時鐘。
  16. 如申請專利範圍第15項所述之同步控制子電路，其中當該第二相位選擇結果輸出訊號所載有的該邏輯值等於一第二預定邏輯值時，該多工器電路選擇該分頻時鐘以作為該選擇的分頻時鐘。
  17. 如申請專利範圍第14項所述之同步控制子電路，其中如果該第二相位選擇結果輸出訊號所載有的該邏輯值等於一第一預定邏輯值，則該多工器電路選擇該反相訊號以作為該選擇的分頻時鐘，否則，該多工器電路選擇該分頻時鐘以作為該選擇的分頻時鐘。
  18. 如申請專利範圍第11項所述之同步控制子電路，其中該多個同步控制子電路具備相同電路架構；以及該同步控制子電路是可配置的（configurable）以容許該多個同步控制子電路彼此耦接以形成該同步控制電路，以供同步該多個同步控制子電路之各自的分頻器所產生的分頻時鐘。
  19. 如申請專利範圍第18項所述之同步控制子電路，其中在該同步控制電路中，該多個同步控制子電路中的任何兩個緊鄰的同步控制子電路以類似該另一同步控制子電路及該同步控制子電路的方式進行訊號交換。
  20. 一種包含如申請專利範圍第11項所述之同步控制子電路的電子裝置，其中該電子裝置包含： 一記憶體，用來為該電子裝置暫時地儲存資訊；以及 多個實體層電路，耦接至該記憶體，用來存取（access）該記憶體以執行該電子裝置的操作，其中該多個實體層電路的每一實體層電路包含該多個同步控制子電路中的一對應的同步控制子電路。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0572026B1 (en) * 1992-05-29 1998-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device
US6067632A (en) * 1998-01-06 2000-05-23 Fujitsu Limited Clock-synchronized memory device and the scheduler thereof
US9460791B1 (en) * 2015-12-08 2016-10-04 Inphi Corporation Data clock synchronization in hybrid memory modules
US20160329085A1 (en) * 2015-05-06 2016-11-10 Realtek Semiconductor Corporation Memory system and memory physical layer interface circuit
TW201814700A (zh) * 2016-10-07 2018-04-16 三星電子股份有限公司 記憶體系統、記憶體裝置及其執行的時脈同步方法
WO2019076715A1 (en) * 2017-10-20 2019-04-25 Graphcore Limited SYNCHRONIZATION IN MULTI-CHIP AND MULTI-PAVING PROCESSING ARRANGEMENT

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8374075B2 (en) * 2006-06-27 2013-02-12 John W. Bogdan Phase and frequency recovery techniques
KR101286238B1 (ko) * 2007-08-01 2013-07-15 삼성전자주식회사 데이터 병렬화 수신기
US8035435B1 (en) * 2009-09-25 2011-10-11 The Boeing Company Divided clock synchronization
DE102013101933A1 (de) * 2013-02-27 2014-08-28 Technische Universität Dresden Verfahren und Anordnung zur Erzeugung eines Taktsignals mittels eines Phasenregelkreises

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0572026B1 (en) * 1992-05-29 1998-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device
US6067632A (en) * 1998-01-06 2000-05-23 Fujitsu Limited Clock-synchronized memory device and the scheduler thereof
US20160329085A1 (en) * 2015-05-06 2016-11-10 Realtek Semiconductor Corporation Memory system and memory physical layer interface circuit
US9460791B1 (en) * 2015-12-08 2016-10-04 Inphi Corporation Data clock synchronization in hybrid memory modules
TW201814700A (zh) * 2016-10-07 2018-04-16 三星電子股份有限公司 記憶體系統、記憶體裝置及其執行的時脈同步方法
WO2019076715A1 (en) * 2017-10-20 2019-04-25 Graphcore Limited SYNCHRONIZATION IN MULTI-CHIP AND MULTI-PAVING PROCESSING ARRANGEMENT

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
網路文獻 Texas Instruments Incorporated Application Report SNAA294 "Multi-Clock Synchronization" Texas Instruments Incorporated 2019年12月31日公開文件 https://www.ti.com/lit/an/snaa294/snaa294.pdf?ts=1668036237449&ref_url=https%253A%252F%252Fwww.google.com%252F *

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