JP3380564B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3380564B2 JP3380564B2 JP17007891A JP17007891A JP3380564B2 JP 3380564 B2 JP3380564 B2 JP 3380564B2 JP 17007891 A JP17007891 A JP 17007891A JP 17007891 A JP17007891 A JP 17007891A JP 3380564 B2 JP3380564 B2 JP 3380564B2
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- Japan
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- latch
- clock
- signal
- cycle
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- Expired - Lifetime
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
特にシリアル入力機能を有した例えばデュアルポートＲ
ＡＭ等の半導体記憶装置に関する。
システムに用いられる、例えばデュアルポートＲＡＭに
おいては、表示データの高速動作が要求されている。例
えば、現状では１ＭビットデュアルポートＲＡＭにおけ
るシリアル側サイクルタイム（ｔｓｃｃ）は最大２５ｎ
ｓ〜３０ｎｓで動作させる必要がある。
ル出力では、メモリセルからの読み出しを前のサイクル
で行ない後のサイクルでデータバスに出力するパイプラ
イン動作で、実際に内部では２サイクルで１ビットのア
クセスを行ない、見かけ上１サイクルでシリアル出力し
てサイクルタイムを短縮させていた。
べきデータが実際に書き込みサイクルで保持されている
必要があり、前のサイクルで書き込みを行なうことがで
きない。このため、サイクルタイムが短くなると、メモ
リセルへの書き込みを行なっている期間に、入力データ
の取り込みを行なうことが必要となり、入力データのラ
ッチを解除する。その場合、入力データを取り込めない
か、誤データの書き込みがなされ、実際にはこの時間で
サイクルタイムが決定してしまう事となっていた。
では、シリアル出力時のような高速化が不可能であると
いう問題があった。
が高速である半導体記憶装置を提供することを目的とす
る。
に、請求項１に記載の発明は、シリアル入出力端子から
のシリアルデータをラッチする第１ラッチと第２ラッチ
とを直列に備え、シリアルクロックと転送モード判定信
号とを用いて前記第１ラッチと前記第２ラッチとを制御
するパイプライン動作を行なうシリアル入力機能を備え
る半導体記憶装置であって、シリアル入力動作時にシリ
アルクロックサイクルで２サイクル以上の時間で前記パ
イプライン動作を完了するシリアル書き込み手段を有
し、前記シリアル書き込み手段は、ｍ個のシリアルデー
タを入力する際に、１番目からｍ番目のデータは書き込
みサイクル中にシリアルクロックに同期して前記第１ラ
ッチへのラッチを行ない、１番目からｍ−１番目のデー
タは書き込みサイクル中にシリアルクロックに同期して
前記第２ラッチへのラッチを行ない、ｍ番目のシリアル
データは書き込みサイクル終了後に前記転送モード判定
信号に同期して前記第２ラッチへのラッチを行なうこと
を特徴として構成する。請求項２に記載の発明は、請求
項１に記載の発明の構成に加え、前記第１ラッチを制御
する第１活性化信号発生回路と、前記第１活性化信号発
生回路による第１活性化信号の発生から１サイクル遅れ
て前記第２ラッチを制御する第２活性化信号を発生させ
る第２活性化信号発生回路と、を有することを特徴とし
て構成する。請求項３に記載の発明は、請求項１又は２
に記載の発明の構成に加え、前記シリアル書き込み手段
は、前記第２ラッチへのラッチと前記第２ラッチのデー
タを入力する書き込みバッファとを同時に制御する制御
手段を有することを特徴として構成する。請求項４に記
載の発明は、請求項２に記載の構成に加え、前記第２活
性化信号発生回路は、前記シリアルクロックに同期して
クロック信号を発生させる第１クロック信号発生回路と
第２クロック信号発生回路とを有し、前記第１クロック
信号発生回路から発生するクロック信号を用いた前記第
２活性化信号の生成と、前記第２クロック信号発生回路
から発生するクロック信号を用いた前記第２活性化信号
の生成とを、１サイクルごとに交互に行なうことを特徴
として構成する。
ムチャートの如く、シリアル書き込み手段１は、シリア
ル入力動作時に、シリアルクロックＳＣに対して、１サ
イクル目で入力データのラッチを行ない、次のサイクル
でメモリセルへのデータ書き込みを実施する。また、ｍ
＋１個のシリアルデータを入力する際には、書き込みサ
イクル中の０番目（シリアルアドレスｎ）からｍ−１番
目のデータは、シリアルクロックＳＣに同期して上述の
第１ラッチと第２ラッチへのラッチ及びＳＡＭセルへの
書き込みを行ない、書き込みサイクル終了後のｍ番目の
データは、シリアルクロックＳＣに同期してラッチを行
なうが、次のシリアルクロックＳＣが存在しないため、
転送モード判定信号ＲＡＳに同期して第２ラッチへのラ
ッチを行なうようにしている。
チサイクルとメモリセルへの書き込みサイクルが完全に
分離するようになるため、内部でのシリアル動作はｔｓ
ｃｃ（シリアル側サイクルタイム）×２時間で完了すれ
ば良い事になり、サイクルタイムが短くなっても、入力
データのラッチとメモリセルへの書き込みの関係での不
都合は存在しなくなる。
ライン動作によるサイクルタイムの短縮ができ、シリア
ル入力のサイクルタイムの高速化が可能となる。
説明する。図１に本発明の実施例に係る半導体記憶装置
のシリアル書き込み回路の構成図を示す。
１ラッチ１１、第２ラッチ１２、第１ラッチ用クロック
発生回路１３、第３クロック発生回路１４、第４クロッ
ク発生回路１５、第２ラッチ用クロック発生回路１６、
及びＳＡＭ書き込みバッファ１７から構成されている。
ここで、シリアル入出力端子Serial I/Oからの入力デー
タをラッチする第１ラッチ１１及び第２ラッチ１２は、
それぞれ第１ラッチ用クロック発生回路１３及び第２ラ
ッチ用クロック発生回路１６により生成される活性化信
号ＬＡＴ１Ｚ及びＬＡＴ２Ｚを受けてラッチ動作を行な
う。このように、ラッチを２系統持つことにより、入力
データのラッチとＳＡＭセルへの書き込みを同時に行な
える構成となっている。
の各部の信号のタイムチャートを示す。同図に示すよう
に、第１ラッチ用クロック発生回路１３により生成され
る活性化信号ＬＡＴ１Ｚは、シリアルクロックＳＣに対
して同一サイクル中に発生するが、第２ラッチ用クロッ
ク発生回路１６により生成される活性化信号ＬＡＴ２Ｚ
は、シリアルクロックＳＣに対して次のサイクル中に発
生するようになっている。これにより本実施例のシリア
ル書き込み回路１では、入力データのラッチとＳＡＭセ
ルへの書き込みを２サイクルのシリアルクロックＳＣで
制御することを可能としている。
ついて述べる。活性化信号ＬＡＴ２Ｚは、先ず第３クロ
ック発生回路１４でシリアルクロックＳＣを受けて第３
クロックφ３を生成し、また第４クロック発生回路１５
で第４クロックφ４を生成し、これら第３クロックφ３
及び第４クロックφ４を受けて第２ラッチ用クロック発
生回路１６により生成される。第３クロックφ３及び第
４クロックφ４は、シリアルクロックＳＣに対して何れ
か一方が立ち上がり（または立ち下がり）、次のシリア
ルクロックに対して”Ｈ”レベルであれば”Ｌ”レベル
に（”Ｌ”レベルであれば”Ｈ”レベルに）変化する。
即ち、第３クロックφ３及び第４クロックφ４は、ＳＣ
サイクルで交互に動作する。
４の立ち下がりで、活性化信号ＬＡＴ２Ｚを第２ラッチ
用クロック発生回路１６により発生させることにより、
活性化信号ＬＡＴ１Ｚより１サイクル遅れた活性化信号
ＬＡＴ２Ｚを得ることが可能となる。また、第３クロッ
クφ３及び第４クロックφ４は、書き込み転送サイクル
においても立ち下がる構成にすることで、シリアルクロ
ックＳＣが入力されなくても活性化信号ＬＡＴ２Ｚの発
生を可能とした。尚、本来、最終のシリアルクロックＳ
Ｃでデータラッチするが、そのデータの書き込みを行な
うクロックが通常時と異なるため、転送モード判定信号
ＲＡＳを利用することとした。
入力データのラッチサイクルとメモリセルへの書き込み
サイクルを完全に分離し、内部でのシリアル動作はｔｓ
ｃｃ（シリアル側サイクルタイム）×２時間で完了すれ
ば良い事になり、サイクルタイムが短くなっても、入力
データのラッチとメモリセルへの書き込みの関係での不
都合は存在せず、シリアル入力においても、パイプライ
ン動作によるサイクルタイムの短縮ができ、シリアル入
力のサイクルタイムの高速化を実現しうる半導体記憶装
置を提供することができる。
ル書き込み回路の構成図である。
ある。
タイムチャートである。
Claims (4)
- 【請求項１】 シリアル入出力端子からのシリアルデー
タをラッチする第１ラッチと第２ラッチとを直列に備
え、 シリアルクロックと転送モード判定信号とを用いて前記
第１ラッチと前記第２ラッチとを制御するパイプライン
動作を行なうシリアル入力機能を備える半導体記憶装置
であって、 シリアル入力動作時にシリアルクロックサイクルで２サ
イクル以上の時間で前記パイプライン動作を完了するシ
リアル書き込み手段を有し、 前記シリアル書き込み手段は、ｍ個のシリアルデータを
入力する際に、１番目からｍ番目のデータは書き込みサ
イクル中にシリアルクロックに同期して前記第１ラッチ
へのラッチを行ない、 １番目からｍ−１番目のデータは書き込みサイクル中に
シリアルクロックに同期して前記第２ラッチへのラッチ
を行ない、ｍ番目のシリアルデータは書き込みサイクル
終了後に前記転送モード判定信号に同期して前記第２ラ
ッチへのラッチを行なうことを特徴とする半導体記憶装
置。 - 【請求項２】 前記第１ラッチを制御する第１活性化信
号発生回路と、前記第１活性化信号発生回路による第１
活性化信号の発生から１サイクル遅れて前記第２ラッチ
を制御する第２活性化信号を発生させる第２活性化信号
発生回路と、 を有することを特徴とする請求項１に記載の半導体製造
装置。 - 【請求項３】 前記シリアル書き込み手段は、前記第２
ラッチへのラッチと前記第２ラッチのデータを入力する
書き込みバッファとを同時に制御する制御手段を有する
ことを特徴とする請求項１又は２に記載の半導体記憶装
置。 - 【請求項４】 前記第２活性化信号発生回路は、前記シ
リアルクロックに同期してクロック信号を発生させる第
１クロック信号発生回路と第２クロック信号発生回路と
を有し、 前記第１クロック信号発生回路から発生するクロック信
号を用いた前記第２活性化信号の生成と、前記第２クロ
ック信号発生回路から発生するクロック信号を用いた前
記第２活性化信号の生成とを、１サイクルごとに交互に
行なうことを特徴とする請求項２に記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17007891A JP3380564B2 (ja) | 1991-07-10 | 1991-07-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17007891A JP3380564B2 (ja) | 1991-07-10 | 1991-07-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0520872A JPH0520872A (ja) | 1993-01-29 |
| JP3380564B2 true JP3380564B2 (ja) | 2003-02-24 |
Family
ID=15898238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17007891A Expired - Lifetime JP3380564B2 (ja) | 1991-07-10 | 1991-07-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3380564B2 (ja) |
-
1991
- 1991-07-10 JP JP17007891A patent/JP3380564B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0520872A (ja) | 1993-01-29 |
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