JPS6184768A - バス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はバス制御方式に関し、更に詳細には、共通バス
に少なくとも２つのメインプロセッサ装置を含む複数の
プロセッサ装置とダイナミックＲＡＭ素子よりなる共通
メモリ装置とを接続してなるシステムにおける共通バス
使用権制御に関する。

（従来の技術） 第３図は従来のシステムの構成例である。Ｉ’ｉＭ図の
システムは、データバス、アドレスノヘス、制御線を含
む共通バスｌに、２つのメインプロセッサ装置２．３と
複数のＩ１０プロセッサ装置６．７・・・ｎと、これら
のプロセッサ装置の共通バス使用権を制御するバス制御
装置４とダイナミックＲＡＭ素子よりなる共通メモリ装
置５が接続されて構成されている。各々のプロセッサ装
置は非同期に動作している。

メインプロセッサ装置２の内部構成例を第４図に示す。

同図において、２０はプロセッサ、２１はダイナミック
ＲＡＭ素子よりなるローカルメモリ、２２はローカルメ
モリ２１をリフレッシュするためのリフレッシュ制御部
、２３は共通バスｌとのインタフェースをなす共通パス
インタフェニス部であり、これらの各要素がローカルバ
ス２４により相互に接続されている。また、共通バスイ
ンタフェース部２３は共通バス１に対するバス取得要求
等のためのバス制御回路を含んでいる。なお、第４図に
示した構成は、本発明に関係する部分のみ示してあり、
他の部分は説明の簡潔化のために省略しである。

メインプロセッサ装置３及びＩ１０プロセッサ装置６，
７・・・ｎの構成については、本発明に関係する部分に
ついては、メインプロセッサ装置３で述べた構成と同じ
になっている。

第３図及び第４図に基づき従来のバス制御方式の動作を
説明する。

従来、上述のごときシステムにおいては、各プロセッサ
装置とも平等に共通バス使用権を与えるように巡回優先
権方式により共通バス使用の優先権制御を行なってきた
。ここで巡回優先権方式とは、最高位の優先権を与えら
れて現在共通バスを使用しているプロセッサ装置は共通
バス使用終了とともに最下位の優先権となり、前回まで
次高位の優先権を保持していたプロセッサ装置が最高位
となり共通バス使用権を得るという方式である。

この方式による第３図のシステムにおける優先権の遷移
を第５図に示す。

しかしながら、通常の場合、メインプロセッサ装置２，
３は他のＩ１０プロセッサ装置６．７・・・ｎに比較し
て多くの処理をこなす必要があり、このため従来は以下
に述べるような工夫によりメインプロセッサ装置のため
のバス使用時間を多くとるようにしてきた。

上記工夫とは、片方のメインプロセッサ装置２（または
３）の共通バス使用中に他方のメインプロセッサ装置３
（または？）においてバス使用要求が発生した場合は、
優先権に関係なく当該メインプロセッサ装置が共通バス
使用権を取得できるようにすることである。すなわち、
メインプロセッサ装置におけるバス使用要求があるうち
はメインプロセッサ装置２，３が交互に連続して共通バ
ス使用権を取得できるようにし、これらが共通バスを離
す（放棄する）タイミングを両メインプロセッサ装置２
．３のバス使用要求がなくなった時または自装置にある
ローカルメモリをリフレッシュする時とする方法である
。

（発明が解決しようとする問題点） しかし、従来行なわれてきた上記方式においては、メイ
ンプロセッサ装置同志が非同期で動作していたため、各
々のメインプロセッサ装置におけるローカルメモリのリ
フレッシュのタイミングの位相関係が定まったものとな
らず、以下の如き欠点があった。

ｌ）メインプロセッサ装置同志が交互に共通バス。

を使用している時間が必要以上に長くなり、他のＩ１０
プロセッサ装置の共通バス使用効率が著しく低下する。

２）上述のローカルメモリのリフレッシュタイミングの
位相関係によっては、メインプロセッサ装置同志の共通
バス交互使用時間が極端に短くなり、上記方式の目的で
あるメインプロセッサ装置の処理能力の向上、が図れな
い場合が多々あった。

以下上記従来方式の欠点１）項及び２）項について第６
図を参照して更に詳細に説明する。

第６図において、■はメインプロセッサ装置２のバス使
用要求信号で、■はメインプロセッサ装置２のローカル
メモリリフレッシュ要求信号である。■はメインプロセ
ッサ装置３のバス使用要求信号で、■はメインプロセッ
サ装置３のローカルメモリリフレッシュ要求信号である
。■はＩ１０プロセッサ装置６のバス使用要求信号で、
■は現在共通バス使用権を取得し使用しているプロセッ
サ装置を表わす。

まず、１）項の場合について説明する。

例えば、今■の時点でメインプロセッサ装置２がバス使
用権を取得し、該メインプロセッサ装置２がバス使用中
である■の時点でメインプロセッサ装置３のバス使用要
求が発生したとする。このとき◎の時点でメインプロセ
ッサ装置２のバス使用要求がなくなると、メインプロセ
ッサ装置３がバス使用権を収得する。そしてメインプロ
セッサ装置３が・バス使用中であるＯの時点でメインプ
ロセッサ装置２のバス使用要求が発生し■の時点でメイ
ンプロセッサ装置３のバス使用要求がなくなると、バス
使用権は再度メインプロセッサ装置２に移る。以下この
ような状態が繰返され、メインプロセッサ装置２及び３
によるバス交互使用が、メインプロセッサ装置３のロー
カルメモリのリフレッシュ要求が発生するまでの長い間
Ｔ１統〈ことになる。従って、この間他のＩ１０プロセ
ッサ装置は共通バス１を使用できず、両メインプロセッ
サ装置が必要以上に長く共通バス１を独占するようにな
る。

次に２）項の場合について説明する。

これは、例えば◎の時点でメインプロセッサ２がバス使
用権を取得する場合である。この場合、第６図から明ら
かなようにメインプロセッサ装置３のリフレッシュ信号
発生時点からメインプロセッサ装置２のリフレッシュ信
号発生時点までの時間Ｔ２が非常に短いため、メインプ
ロセッサ装置同志による共通バス交互使用ができず、上
記方式の目的であるメインプロセッサ装置の処理能力の
向上を図ることができない。

（問題点を解決するための手段） 上記従来技術の問題点を解決するために、本発明では、
共通バスに少なくとも２つのメインプロセッサ装置を含
む複数のプロセッサ装置と共通メモリ装置とを接続して
なり、メインプロセッサ装置についてのみ共通バスの交
互使用を可としたシステムにおいて、メインプロセッサ
装置の共通バス交互使用を放棄する契機であるローカル
メモリのリフレッシュタイミングをそれぞれのメインプ
ロセッサ装置間で同期化するとともにこれらのリフレッ
シュタイミングの位相を予め定められた位相関係となる
ように互いにズラすようにした。

（作用） 本発明によれば、以上のようにバス制御方式を構成した
ので、それぞれのメインプロセッサ装置内のローカルメ
モリのリフレッシュ要求信号の同期化及びこれらのリフ
レッシュ要求信号が所定の位相関係を保つことにより、
各メインプロセッサ装置の共通バス使用時間は不要に長
くあるいは極端に短くなることなく平均的な時間が割り
当てられ、メインプロセッサ装置の処理能力が向上する
ように共通バス使用権が制御される。

（実施例） 以下、ローカルメモリをそれぞれ有する２つのメインプ
ロセッサ装置と複数のＩ１０プロセッサ装置とダイナミ
ックＲＡＭ素子よりなる共通メモリとを共通バスに接続
して構成されるシステムにおけるメインプロセッサ装置
のリフレッシュ制御部（第４図参照）に本発明の一実施
例を適用した場合について詳細に説明する。

第１図は本発明の一実施例の回路図である。同図におい
て、２５は同期用発振信号を発生する発振器、　２ｆｉ
、　２８はそれぞれ２つの入力信号のうちいずれか１つ
を選択するセレクタ、２７はカウンタ、２９はパルス切
出し回路、３０は発振器２５の出力を他方のメインプロ
セッサ装置へ出力する出力端子、３１は他方のメインプ
ロセッサ装置よりの発振器出力信号を入力する入力端子
、３２はインバータである。また３３はプロセッサ識別
信号、３４はリフレッシュ要求信号である。

以上の構成を有する本実施例の回路は、上記システムに
おける両方のメインプロセッサ装置にそれぞれ含まれて
いるものとする。

次に動作について説明する。先ず２つのメインプロセッ
サ装置のうちの同期用発振信号供給側と被供給側とをプ
ロセッサ識別信号３３により決定する。すなわち一方の
メインプロセッサ装置に入力するプロセッサ識別信号３
３が論理“ｌ”である場合、該メインプロセッサ装置は
同期用発振信号供給側となる。そして該メインプロセッ
サ装置においては、出力端子３０より他方（被供給側）
のメインプロセッサ装置に発振器２５からの発振信号が
出力されるとともにセレクタ２６に当該プロセッサ識別
信号３３が供給される。このときプロセッサ識別信号３
３は論理“ｌ　ＩＳであるのでセレクタ２６は該プロセ
ッサ識別信号３３をセレクトし、その出力をカウンタ２
７に入力し、リフレッシュ要求タイミングにカウントダ
ウンする。カウンタ２７の出力は一郡がそのままの極性
でセレクタ２８に供給され、残りはインバータ３２によ
り逆極性とな、リセレクタ２Ｂに供給される。ここでブ
ロセー２す識別信号３３のが論理“１′′であるため、
セレクタ２８はカウンタ２７の出力のうちそのままの極
性のものをセレクトし、該セレクトされた信号はパルス
切出し回路２３によりパルス状のリフレッシュ要求信号
３４となる。

一方、同期用発振信号被供給側のメインプロセッサ装置
では、プロセッサ識別信号３３が論理“０”となり、セ
レクタ２６において選択される信号は入力端子３１から
の供給側のメインプロセッサ装置による発振信号となる
。セレクタ２８の出力はカウンタ２７に入力され、カウ
ンタ２７の出力の一部はそのままで極性でセレクタ２８
に供給され、残りはインバータ３２により逆極性となり
セレクタ２８に供給される。ここでプロセッサ識別信号
３３の論理が゛°０パであるので、セレクタ２８におい
てセレクトされる信号はカウンタ２７の出力の逆極性の
ものとなり、該セレクトされた信号はパルス切出し回路
２９によりパルス状のリフレッシュ要求信号３４となる
。このリフレッシュ要求信号３４となる。このリフレッ
シュ要求信号は供給側のリフレッシュ要求信号に対して
１８０°位相がズしたものとなる。

第２図は第１図の回路のタイムチャートであり、（Ａ）
は発振器２５の出力、（Ｂ）はカウンタ２７の出力、（
Ｃ）はインバータ３２により逆極性となったカウンタ出
力である。また（Ｄ）、（Ｅ）はそれぞれ発振信号供給
側と被供給側のメインプロセッサ装置のローカルメモリ
リフレッシュ要求信号である。

なお、第１図におけるプロセッサ識別信号は、各メイン
プロセッサ装置毎に設定できれば良く、ショート線、ス
イッチ等従来技術における論理“１°゛及び“０′°の
発生部よりの出力信号であって良く、該信号の発生方法
は本発明に何ら影響を与えるものでない為説明を省略す
る。

以上本発明の一実施例につき説明してきたが、本実施例
では、２つのメインプロセッサ装置ノ共通バスの交互使
用を可とするシステムにおいて。

共通バス交互使用を放棄する契機である各メインプロセ
ッサ装置内のローカルメモリのリフレッシュタイミング
を２つのメインプロセッサ装置の間で同期をとるととも
に位相を１８０°ズラすようにした。従って、本実施例
によれば上記システムにおいてメインプロセッサ装置同
志による共通バスの交互使用が不要に長くなったり、他
のＩ１０プロセッサ装置における共通バスの使用効率が
低下したりすることが防止でき、メインプロセッサ装置
の処理能力の向上が可能となる利点がある。

（発明の効果） 以上説明したように１本発明によれば、各メインプロセ
ッサ装置内にあるローカルメモリのリフレッシュタイミ
ングを同期化し、位相をズラすようにしたので、以下の
効果を奏する。

１）メインプロセッサ装置同志による共通バス交互使用
が不要に長くなって他のＩ１０プロセッサ装置における
共通バス使用効果が著しく低下した従来技術の不都合が
解消される。

２）メインプロセッサ装置同志による共通バス交互使用
が非常に短い時間しか確保できず、またメインプロセッ
サ装置同志による共通バス交互使用を可能としたにもか
かわらずメインプロセッサ装置の処理能力の向上が図れ
なかった従来技術の不都合が解消される。

３）メインプロセッサ装置同志による共通バス交互使用
が不要に長くなったり、極端に短くなることはなく平均
的な時間が割り当てられるのでシステム設計が容易とな
る。

【図面の簡単な説明】

第１図は本発明の実施例の回路図、第２図は第１図の回
路のタイムチャート、第３図はシステム構成例を示す図
、第４図はメインプロセッサ装置の内部構成例を示す図
、第５図は優先権の遷移図、第６図は従来のバス制御方
式におけるタイムチャートである。 ｌは共通バス、２，３はメインプロセッサ装置、４はバ
ス制御装置、５は共通メモＩハ　６゜７・・・ｎはＩ１
０プロセッサ装置、２０はプロセッサ、２１はローカル
メモリ、２２はリフレッシュ制御部、２３は共通バスイ
ンタフェース部、２４はローカル／ヘス、２５は発振器
、２Ｅｌ、　２８はセレクタ、２７はカウンタ、２９は
パルス切出し回路、３０は発振信号出力端子、３１は発
振信号入力端子、３２はインバータ、３３はプロセッサ
識別信号、３４はリフレッシュ要求信号である。

Claims (1)

【特許請求の範囲】
1. 　ローカルメモリをそれぞれ有する少なくとも２つのメ
   インプロセッサ装置を含む複数のプロセッサ装置と共通
   メモリ装置とを共通バスに接続してなるシステムにおい
   て、前記メインプロセッサ装置による共通バス交互使用
   を放棄するタイミングに用いる前記各メインプロセッサ
   装置内のローカルメモリのリフレッシュ要求信号をそれ
   ぞれのメインプロセッサ装置の間で同期させるとともに
   これらのリフレッシュ要求信号の間に所定の位相関係を
   持たせて共通バス使用権を制御するようにしたことを特
   徴とするバス制御方式。