JPS6325381B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、処理速度の異なる複数のプロセツサ
が共有バスに接続され、共有バスに接続された共
有メモリをそれぞれアクセスできるようになつて
いるデータ処理システムに関する。

従来、この種のデータ処理システムでは、それ
ぞれのプロセツサが、共有バスを時間で分割して
共有し、各プロセツサは同一のマシンサイクルで
動作するようになつている。

メモリと各プロセツサ間のデータ転送は、それ
ぞれ１マシンサイクルを使用して行なわれる。

第１図は、従来の同期式共通バスの使用を説明
するためのタイムチヤートである。

このタイムチヤートでは、３つのプロセツサ
Ａ，Ｂ，Ｃが共通バスに接続され、共通のクロツ
クを使用して、バス占有要求、転送、その他のオ
ペレーシヨンを行う様子を示している。プロセツ
サＡ，Ｂ，Ｃの動作において、Ａ１，Ｂ１，Ｃ１
はそれぞれのプロセツサがバス占有要求状態を出
していることを示し、Ａ２，Ｂ２，Ｃ２は転送状
態、Ａ３，Ｂ３，Ｃ３は他のオペレーシヨンをし
ていることを示している。クロツクの立上り時か
ら、次の立上りまでが１マシンサイクルで、その
間に、各プロセツサは１つの定められたオペレー
シヨンを実行し、又、共有バスの使用を認められ
たプロセツサは共有バスを１マシンサイクル占有
してメモリとプロセツサ間の転送を実行する。第
１図でその動作を説明すると、まずプロセツサＢ
が共有バスの占有要求信号を第１に出力し（Ｂ
１）、次のマシンサイクルで共有バスの使用が許
可され、データの転送を行なつている（Ｂ２）。
同時に複数台のプロセツサから要求が出された場
合は、その内の一つずつが順次選択されていくよ
うに制御される。

以上の方式では、各プロセツサと共有バスとは
同一のマシンサイクルとする必要が生じるが、各
プロセツサが機能分担された専用プロセツサで構
成される場合は不都合が生じる。すなわち、専用
プロセツサであるため、各プロセツサの１マシン
サイクルで実行するオペレーシヨンは異なり、あ
るプロセツサは論理の比較的簡単なオペレーシヨ
ンでよいのに対し、他のプロセツサは複雑なオペ
レーシヨンを必要とする場合が生じる。このため
１オペレーシヨンを実行できる速度に差異が生じ
るが、各プロセツサは同一のマシンサイクルとす
る必要があるため、一番複雑なオペレーシヨンを
実行するプロセツサが実行可能なマシンサイクル
に合せるか、又は複雑なオペレーシヨンを２マシ
ンサイクルで実行するように制御する必要が生じ
る。

こうした対応策では、各プロセツサが、それぞ
れの処理性能の最高速度で実行させることが不可
能であるという欠点を有する。

一方、共有バスを非同期にして、各プロセツサ
を独立なマシンサイクルで動作させ、高速化を図
ることも考えられるが、各プロセツサから共有バ
スをアクセスする頻度が数マシンサイクルに１回
という大きな値となるため、共有バスアクセス時
の同期化を行う際のオーバーヘツドが無視でき
ず、かえつて性能を落とす原因となる。

本発明は上記の欠点に鑑み発明されたもので、
その目的は、処理速度の異なるプロセツサが、そ
れぞれの速度にあつて動作可能で、かつ共有バス
占有時の非同期→同期化処理を行う必要が発生し
ないデータ処理システムを提供することにある。

本発明の特徴は、高速のマスタクロツク発生手
段およびマスタクロツク発生手段の出力であるマ
スタクロツクによつて共有バスの選択制御を行う
選択制御手段を設け、各プロセツサは該マスタク
ロツク発生手段からのマスタクロツクを分周して
それぞれの処理速度に適したマシンサイクルを作
成してマシンサイクルに同期させて共有バス占有
要求信号を出力するようにし、選択制御手段は、
少なくとも１つのプロセツサが占有要求信号を出
力した際にセツトされるフリツプフロツプを有
し、フリツプフロツプの出力とマスタクロツクに
より、共有バス転送中は新たな選択動作を禁止す
るようにしていることである。

以下本発明を図面を参照して説明する。

第２図は、本発明の一実施例を示すデータ処理
システムの概略構成図である。

第２図において、２１は共有バス、２２は共有
バス２１に接続された共有メモリ、２３，２４，
２５は共有バス２１に接続されたプロセツサ、２
６は、共有バス２１の制御を行う選択制御回路、
２７は選択許可制御線、２８はマスタクロツクで
ある。

プロセツサ２３，２４は、本実施例の場合、同
一の処理速度のプロセツサで、一般のプログラム
を実行する。プロセツサ２５は、Ｉ／Ｏを制御す
るためのプロセツサで、プロセツサ２３，２４と
は構造が異なつており、処理速度が異なるもので
ある。

各プロセツサ２３〜２５は、共通のマスタクロ
ツク２８でタイミングの制御が行われている。タ
イミングに関する詳細な説明は、第４図、第５図
を用いて後で説明するが、ここでは転送手順の概
要についてのみ説明する。

定められたタイミングで、共有バス占有要求が
出力されると、選択制御回路２６は、すべてのプ
ロセツサ、及びメモリ２２からの占有要求信号を
受けて、共有バスの選択を行い、複数個の要求が
ある場合でも、一つの選択許可信号を制御線２７
により対応するプロセツサ、又はメモリに送出す
る。選択許可信号をうけたプロセツサ、又はメモ
リは、共有バスを占有し、送り先を指示してデー
タ転送を実施する。

たとえば、メモリからデータを読み出したい場
合は、プロセツサがまず共有バスを占有して、ア
ドレスを送出し、メモリが読み出しを終えた後、
メモリが共有バスを占有して、読み出したデータ
をプロセツサへ送出する。

以上の手順については、従来例と同様である
が、本発明では、選択制御、及びデータ転送のタ
イミングが異なる。それを以下で説明する。

前記したように、プロセツサ２３の処理速度
と、プロセツサ２５の処理速度とは、演算クリテ
イカルパスの段数の相異、使用する素子のスピー
ドの相異等により差異が生じる。その処理性能の
各演算処理による分布を示すと、第３図Ａ，Ｂ、
のようになる。

第３図Ａはプロセツサ２３の処理速度（実行速
度）分布、第３図Ｂはプロセツサ２５の処理速度
（実行速度）分布である。

第３図Ａ，Ｂの分布より、各プロセツサのマシ
ンサイクルとしては、上記全ての演算を実行でき
るサイクルタイムを選択して、プロセツサ２３で
は150nsプロセツサ２５では225nsが適当である。

上記マシンサイクルタイムを分周して作成でき
るマスタクロツクとしては、75ns周期のものを供
給すればよいことがわかる。

75nsマスタクロツク２８を使用して、プロセツ
サ２３では、マスタクロツクを２個カウントする
ことにより、150nsのマシンサイクルを作り出し、
プロセツサ２５では、３個カウントするハードウ
エアを付加して、225nsのマシンサイクルを作り
出すことができる。

次に第４図、第５図を用いて各プロセツサ、共
有バスのタイミング制御について説明する。第４
図は第２図の要部について詳細な実施例を示し、
第５図はその動作説明用のタイムチヤートであ
る。

マスタクロツク２８は、13.3MHzの発振器５１
により出力され、共通のクロツクとして、選択制
御回路２６、プロセツサ２３、プロセツサ２５で
使用される。

プロセツサ２３では、たとえばフリツプフロツ
プからなる分周回路５２によりマスタクロツクが
半分の周波数となり、プロセツサ内部を制御する
タイミング６１，６２となる。タイミング６１は
プロセツサ２３のマシンサイクルの後半分で
“１”状態となるタイミングで、タイミング６２
は反対に前半サイクルで“１”状態となるタイミ
ングである。

またプロセツサ２５では、分周回路５３によ
り、マスタクロツクを1/3の周波数として、プロ
セツサ内部を制御するタイミング６３，６４を出
力する。信号６３は、マシンサイクルの後1/3で
“１”状態となるタイミングで、信号６４は、前
１／３で“１”状態となるタイミング信号である。

以上のタイミング信号と各プロセツサにおける
メモリ要求信号６５，６６、及び制御線２７の中
の選択許可信号６７，６８により、共有バス要求
信号６９，７０が、セツトリセツトタイプのフリ
ツプフロツプ５４，５５で制御される。

説明を簡単にするため、第５図ではマスタクロ
ツクの各サイクルを、最初からT1、T2…T11サ
イクルと呼ぶことにする。

プロセツサ２３は、T1、T2あるいはT3、T4
というように、２つのマスタクロツクを合わせ
て、マシンサイクルとするため、その制御タイミ
ング６１は、タイミングT1では“０”状態、T2
では“１”状態となる。また、プロセツサ２５で
は、T1、T2、T3、あるいは、T4、T5、T6とい
うように、３つのマスタクロツクを合わせて、マ
シンサイクルとするため、制御タイミング６３は
T1、T2では“０”状態、T3で“１”状態とな
る。

プロセツサ２３は、T3、T4のマシンサイクル
時に、メモリ要求信号６５が出力され、タイミン
グ制御信号６１、すなわちタイミングT4の始め
で、フリツプフロツプ５４にセツトされ、共有バ
ス要求信号６９が出力される。すなわち、要求信
号６９は、マスタクロツク２８に同期して出力さ
れることになる。

信号６９は、選択制御回路２６に送出され、
T5の始めで、選択許可信号用レジスタ５６にセ
ツトされる。セツトされた内容は、選択許可信号
６７となつて、プロセツサ２３へ送られ、プロセ
ツサ２３とメモリ間のデータ転送が行われる。選
択許可信号６７は、T5の間SELINH信号７１が
出力されていることで、レジスタ５６へのクロツ
クが入らないことから、T6でも連続して出力さ
れる。これより、プロセツサ２３とメモリ間のデ
ータ転送は、150nsで実施すればよく、これは、
バスのパリテイチエツク、バツクボード上の遅れ
等を考慮すると、適切な値といえる。

一方、信号６７により、タイミングT5の開始
時にフリツプフロツプ５４がリセツトされ、要求
信号６９が出力されなくなる。これにより、共有
バスの占有が終了した時、他プロセツサからの要
求がうけつけられる。

プロセツサ２５からの要求については、マシン
サイクルタイムが225nsであるため、動作にいく
ぶんの差異が生じる。マシンサイクルT4、T5、
T6の周期で出力されたメモリ要求66は、タイミ
ング６３により、T6の開始時に、共有バス要求
信号７０として、選択制御回路２６に送られる。
この時、プロセツサ２３からの要求は出ていない
ため、T7の開始時に、選択レジスタ５６がセツ
トされ、選択許可信号６８が出力される。本信号
により、要求信号７０がリセツトされる。

一方、T7時にSELINH信号７１が出力される
ため、T8まで、信号６８はホールドされている。

以上のように、マスタクロツクとしてマシンサ
イクルよりもはやいクロツクを送出し、各プロセ
ツサはマスタクロツクをそれぞれ分周して必要な
マシンサイクルを作成している。マスタクロツク
に同期させて共有バス要求信号を出力し、共有バ
ス転送中は選択制御回路の新たな選択動作を禁止
する信号を付加することにより、マシンサイクル
の異なるプロセツサを、同期した共有バスに接続
することが可能になる。

又、マスタクロツク２８の分周回路５２，５３
をさらに複雑にして、プロセツサが実行するオペ
レーシヨンにより、マシンサイクルを可変にでき
るようにすれば、同じプロセツサにおいても、実
行するオペレーシヨンにより、マシンサイクルを
可変とすることも可能である。

このように、本発明によれば、同期した共通バ
スに接続されるプロセツサのマシンサイクルを可
変にすることができるので、各オペレーシヨンに
あつた処理速度で、各プロセツサを動作させるこ
とができる。

【図面の簡単な説明】

第１図は従来の同期式共通バスを説明するタイ
ムチヤート図、第２図は、本発明の一実施例を示
すデータ処理システムの概略構成図、第３図は本
発明の説明のために用いる２種のプロセツサの処
理性能を示した図、第４図は、第２図の要部につ
いての詳細な実施例を示すブロツク図、第５図
は、第４図の動作説明用のタイムチヤートであ
る。 ２２……メモリ、２３，２４，２５……プロセ
ツサ、２１……共通バス、２６……選択制御回
路、２７……選択許可制御線、２８……マスタク
ロツク、５２，５３……分周回路。

Claims (1)

【特許請求の範囲】
1. １ 処理速度の異なる複数のプロセツサが、共有
   バスに接続され、該共有バスに接続された共有メ
   モリをそれぞれアクセスできるようになつている
   データ処理システムにおいて、高速のマスタクロ
   ツク発生手段および該マスタクロツク発生手段の
   出力であるマスタクロツクによつて共有バスの選
   択制御を行う選択制御手段を設け、各プロセツサ
   は該マスタクロツク発生手段からのマスタクロツ
   クを分周してそれぞれの処理速度に適したマシン
   サイクルを作成してマスタクロツクに同期させて
   共有バス占有要求信号を出力するようにし、該選
   択制御手段は、少なくとも１つのプロセツサが占
   有要求信号を出力した際にセツトされるフリツプ
   フロツプを有し、該フリツプフロツプの出力とマ
   スタクロツクにより、共有バス転送中は新たな選
   択動作を禁止するようにしたことを特徴とするデ
   ータ処理システム。