JPH0271355A - リクエスト調停回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第５図、第６図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａ）一実施例の構成の説明（第２図）（ｂ）　　一実
施例の動作の説明（第３図、第４図）（Ｃ）他の実施例
の説明 発明の効果 〔概要〕 複数のマスタからのリクエストを調停して、セレフト信
号を発生するリクエスト調停回路に関し。

調停動作において、−のマスタのアクセス速度を向上す
ることを目的とし。

複数のマスタからのリクエストを調停してセレクト信号
を発生するリクエスト調停回路において。

一方の該マスタのリクエストに対し、第１のゲート回路
と第１の保持用フリップフロップとを直列に設ケ、他方
の該マスタのリクエストに対し、同期用フリップフロッ
プと、第２のゲート回路と。

第２の保持用フリ２ノブフロツプとを直列に設け。

該第１の保持用フリップフロップの出力を該第２のゲー
ト回路の入力とし、該第２のゲート回路又は該第２の保
持用フリップフロップの出力を該第１のゲート回路の入
力とし、該３つの７リツプフロツプの動作クロックを該
一方のマスタのクロックとした。

〔産業上の利用分野〕 本発明は、複数のマスタからのリクエストを調停して、
セレクト信号を発生するリクエスト調停回路に関する。

共通バスや共有メモリ等を複数のマスタが使用するシス
テムにおいては、各マスタの使用要求（リクエスト）が
競合することがある。

このようなリクエストの競合に対し、優先順位の高い−
のリクエストに対し、使用許可を与えるため、調停回路
が用いられている。

この調停回路において、マスタの調停動作を高速に行う
ことが望まれている。

〔従来の技術〕

第５図及び第６図は従来技術の説明図である。

第５図（５）に示すように、メモリ２を、リフレッシュ
回路３ａと３つのＭＰＵ（マイクロ−プロセッサ）３ｂ
、３ｃ、３ｄで共有するシステムでは。

リクエストの調停を行うため、調停回路１が設けられる
。

この調停回路１として、従来第５図の）に示すように、
各マスタ３ａ〜３ｄからのリフニス）ＲＥＱＯ〜ＲＥＱ
３をクロック＊ＲＥＧＳＴに同期するための同期レジス
タＲＥＧと、同期レジスタＲＥＧのリクエストを保持す
るフリップフロップＦＦと、７リツプフロツプＦＦのリ
クエストを優先順位に従って調停するプライオリティエ
ンコーダＥＮＣとデコーダＤＥＣで構成されたものがあ
る。

このような従来技術の調停回路１の動作は、第６図に示
すように２例えばリフニス）　ＲＥＱＯが発生した場合
、他のリクエストが発生していなければ、レジスタＲＥ
Ｇでクロックに同期され、ＲＥＱＦＯ６となり、フリッ
プフロップＦＦで保持され、ＲＢＱＦＯＩとなって調停
によりセレクト信号５ＥＬＥＣＴＯが得られるものであ
った。

〔発明が解決しようとする課題〕

このように、従来技術では、同期のために１クロツク、
保持のために１クロツクの２クロツク分調停動作に必要
であった。

ところで、共有メモリ等を利用するシステムでは２例え
ばメインのＭＰＵのプログラムが共有メモリに格納され
ている場合には、メインＭＰＵのアクセスタイムを早く
したいとの要求がある。

このような場合、従来技術では、全てのマスタは、調停
に２クロック分要し、アクセスタイムを早くすることが
できないという問題が生じていた。

従って２本発明は、調停動作において、−のマスタのア
クセス速度を向上することのできるリクエスト調停回路
を提供することを目的とする。

〔課題を解決するだめの手段〕

第１図は本発明の原理図である。

本発明は、第１図に示すように、複数のマスタ３ａ、３
ｂからのリクエストを調停してセレクト信号を発生する
リクエスト調停回路において。

方の該マスタ３ｂのリクエストに対し、第１のゲート回
路１０と第１の保持用フリップフロップ１０）とを直列
に設け、他方の該マスタ３ａのリクエストに対し、同期
用フリップフロップ１２と。

第２のゲート回路１３と、第２の保持用フリップフロッ
プ１４とを直列に設け、該第１の保持用フリップフロッ
プ１１の出力を該第２のゲート回路１３の入力とし、該
第２のゲート回路１３又は該第２の保持用フリップフロ
ップ１４の出力を該第１のゲート回路１０の入力とし、
該３つのフリップフロップ１１．１２．１４の動作クロ
ックを該一方のマスタ３ｂのクロックとしたものである
。

〔作用〕

本発明は、アクセス速度を早くしたいマスタ３ｂのクロ
ックを動作クロックとしているので、調停動作において
、マスタ３ｂのリクエストに対し同期動作が必要となく
なる。

このため、マスタ３ｂのリフニス）　ＲＥＱＩに対し、
同期段を省くことができ、第１図（Ｂ）のように調停が
保持段の１クロック分で済むようにし。

アクセスタイムを早めたものである。

他のマスタは、クロックが異なるので、第１図（ｑのよ
うに従来と同様２クロック分要する。

〔実施例〕

（ａ）　　一実施例の構成の説明 第２図は本発明の一実施例構成図であり、第５図（５）
に示したリフレッシュ回路３ａと、３つのＭＰＵ３　ｂ
〜３ｄの４つのマスタの調停回路を示したものである。

図中、第１図で示したものと同一のものは同一の記号で
示してあり、Ｉａは第１の調停回路であシ、リフレッシ
ュ回路３ａのリフレッシュリクエストＲＢＦＲＱと、Ｍ
ＰＵ３ｂのリクエストＭＩＲＱとをＭＰＵ３ｂのクロッ
クＭＩ　ＣＬを用いて調停するもの、１ｂは第２の調停
回路であり２ＭＰＵ３ＣのリクエストＭ２　ＲＱと、Ｍ
ＰＵ３ｄのリクエストＭ３　ＲＱとをＭＰＵ３ｂのクロ
ックＭＩＣＬを用いて調停するもの、１ｃは第３の調停
回路であり、第１及び第２の調停回路１ａ、ｌｂのリク
エスト＊Ｍ１・ＲＦ　ＲＱ、　Ｍ２−　Ｍ３　’Ｒ，Ｑ
を調停するものである。

１５はＮＯＲゲートであり、アンドゲート１３の出力Ｒ
ＢＦＱＦと、ＭＰＵ３ｂ、３ｃの使用許可を示す許可信
号Ｍ２・Ｍ３ＡＫとのオア（ＯＲ）をとり１反転してア
ンドゲート１０に入力するもの、１６はＮＯＲゲートで
あり、保持用ＦＦ１１のセレクト出力Ｍｌ　８Ｌと許可
信号Ｍ２・Ｍ３ＡＫとのオアをとり反転して、アンドゲ
ート１３の禁止条件として入力するものである。

１７はＮＯＲゲートであり、保持用ＦＦ’ｌｌのセレク
ト出力Ｍｌ　８Ｌと保持用ＦＦ１４のセレクト出力ＲＦ
ｓＬのオアをとり反転して、リクエスト＊Ｍ１・ＲＦＲ
Ｑとして第３の調停回路１ｃに出力するものである。

２０はアンドゲートであり、ＭＰＵ３ｂのリフニス）Ｍ
２ＲＱｌ後述する反転回路の出力を条件としてゲートす
るもの、２１は保持用ＦＦ（フリップフロップ）であり
、ＭＰＵ３ａのクロックＭＩＣＬで動作し、アンドゲー
ト２０からのリフニス）ＭＺＲＱを保持し、セレクト信
号Ｍ２ＳＬを出力するものである。

２２は同期用ＦＦであり、クロックＭＩ　ＣＬに同期し
て、ＭＰＵ３ｃからのリフニス）Ｍ３ＲＱを保持するも
の、２３はアンドゲートであシ、後述する反転回路の出
力を条件として同期用ＦＦ２２のリフニス）Ｍ３ＲＱを
ゲートするもの、２４は保持用ＦＦであり、クロックＭ
Ｉ　ＣＬで動作し。

アンドゲート２３からのリクエストＭ３ＲＱを保持し、
セレクト信号Ｍ３ＳＬを出力するものである。

２５．２６は反転回路であり、各々アンドゲート２３の
リクエストＭ３ＲＱ、保持用ＦＦ２１のセレクト信号Ｍ
２ＳＬを反転してアンドゲート２０．２３に入力するも
のであり、２７はオアゲートであシ２保持用ＦＦ２１．
２４のセレクト出力Ｍ２ＳＬ、Ｍ３ＳＬのオアをとるも
のである。

２８は反転回路であり、クロックＭＩ　ＣＬを反転する
もの、２９は遅延用ＦＦであり、クロックＭＩ　ＣＬの
反転クロックで動作し、オアゲート２７の出力をクロッ
クの半周期遅らせて、リクエストＭ２・Ｍ３　ＲＱとし
て出力するものである。

３０はＮＡＮＤゲートであり、第１．第２の調停回路１
ａ、Ｉｂのリクエスト＊Ｍ１−ＲＦＲＱ。

Ｍ２・Ｍ３ＲＱのアンドをとり２反転するもの。

３１はＮＡＮＤゲートであり、第２の調停回路１ｂのリ
クエストＭ２・Ｍ３ＲＱと後述するＮＡＮＤゲートの出
力のアンドをとり２反転するもの。

３２はＮＡＮＤゲートであり、ＮＡＮＤゲート３０．３
１の出力のアンドをとり１反転するものである。

３３はアンドゲートであり、リフニス）Ｍ２ψＭ３　Ｒ
ＱとＮＡＮＤゲート３２の出力とのアンドをとり、許可
信号Ｍ２・Ｍ３ＡＫを発生するもの。

３４は反転回路であり、ＮＡＮＤゲート３２の出力を反
転して許可信号Ｍ１・Ｒ，Ｆ　Ａ　Ｋを発生するもので
ある。

この実施例では、４つのマスタ３ａ〜３ｄのリクエスト
の調停を行う例を示し、マスタ３ａ、３ｂの調停を行う
第１の調停回路１ａに、マスタ３ｃ、３ｄの調停を行う
第２の調停回路１ｂ、と両調停回路１ａ、１ｂの出力の
調停を行う第３の調停回路ＩＣを設けたものである。

そして、マスタ３Ｃは、マスタ３ｂと同一のクロックで
動作するものとしであるため、第２の調停回路１ｂのリ
フニス）Ｍ２　ＲＱに対し、同期ＦＦを設けていない。

又、第３の調停回路１ｃは、ラッチタイプの調停回路で
構成し、クロックによる遅れをなくしている。

更に、第３の調停回路１ｃのラッチ動作を安定化するた
め、同時に第１．第２の調停回路１ａ。

１ｂからリクエストが発生しないように、第２の調停回
路１ｂに遅延用ＦＦ２９を設け、リクエストＭ２・Ｍ３
　ＲＱの出力をクロックの半周期分ずらしている。

３つの調停回路１ａ、ｌｂ、ＩＣは、基本的に最も早い
リクエストを選択するようになっているが、ＭＰＵ３ｂ
、３ｃのリクエストに対し同期段がな（、ＭＰＵ３Ｃ，
３ｄのリクエストは半周期遅らされるので、優先順位は
、ＭＰＵ３　ｂ　、ＭＰＵ３Ｃ，す７　Ｖ　ッシｚ回路
３ａ、ＭＰＵａｄｃＤ順となっている。

（ｂ）　　一実施例の動作の説明 第３図及び第４図は本発明の一実施例動作説明図である
。

最も速くアクセスさせたいＭＰＵ３ｂのメモリアクセス
タイムチャートは、第３図（２）のように。

全体で８サイクル要し、クロックＭＩ　ＣＬの１サイク
ル目でメモリアドレスが発生し、３サイクル目でアドレ
スの有効を示すアドレスストローブ＊Ａｓが上がり、４
サイクル目でのメモリへのＲＡＳ（ロー・アドレスφス
トロ−７’）、　　５サイクル目でＣＡ８　（カラム・
アドレスストローブ）が上がる。

従って、アドレスストローブ＊ＡＳの発生後のクロック
ＭＩ　ＣＬの最初の立上りで調停すれば。

最も速くアクセスできる〇 これを行うには、調停回路をリクエストと同期している
ＭＰＵ３ｂのクロックＭＩ　ＣＩ、で動作させればよい
。

第３図（Ｂ）は、ＭＰＵ３ｂのリクエストＭＩＲＱＫ対
し、他からリクエストが上がっていない状態でのタイム
チャートを示している。

使用許可信号Ｍ２・Ｍ３ＡＫ及びリフレッシュリフニス
）　ＲＥＦＲＱが上っていないと、ＮＯＲゲート１５の
出力は“ハイ”となシ、アンドゲート１０を開いて、リ
フニス）ＭＩ　ＲＱ（アンド出力Ｍ１ｉＮ）を保持用）
”Ｆｉｌに保持せしめ、セレクト信号ＭＩＳＬＯを発生
する。

これによって、ＮＯＲゲート１６を介し、アンドゲート
１３は禁止され、以降のリフレッシュリクエストＲＥＦ
ＲＱは、リセットがかかるまで。

保持されない。

セレクト信号Ｍ１８ＬＯは、ＮＯＲゲート１７を介し、
リクエスト出力＊Ｍ１・ＲＦ’ＲＱを”口１とし、第３
の調停回路ＩＣに入る。

第３の調停回路１ｃでは、第２の調停回路１ｂのリクエ
スト出力Ｍ２・Ｍ３ＲＱが”ロー″（リクエストを発生
していない状態）であると、　ＮＡＮＤゲート３０の出
力は“ハイ”　ＮＡＮＤゲート３１の出力は゛ハイ”と
なり、ＮＡＮＤゲート３２の出力を゛ロー″に保つ。

これによって２反転回路３４を介し、　　ハイ”の許可
信号Ｍ１・ＲＦＡＫが得られ、前述のセレクト信号ＭＩ
ＳＬとともにＭＰＵ３ｂへ与えられ。

ＭＰＵ３ｂはメモリの使用権を最も速く、約１クロツク
で使用権が得られる。

当然他のリクエストが受は付けられていれば。

アンドゲート１０は開かず、他のリクエストの処理後に
、保持用ＦＦＩＩに保持される。

又、リフレッシュリクエストＲＥＦＲＱについても同様
の動作であり、使用許可信号Ｍ２・Ｍ３ＡＫと、ＭＰＵ
３ｂのセレクト信号ＭＩＳＬとが上がっていない条件で
アンドゲート１３が開き。

保持用ＦＦ１４にリフニス）ＲＥＦＲＱが保持され、セ
レクト信号ＲＦＳＬを発生する。

以降、第３の調停回路ＩＣでの動作は、ＭＰＵ３ｂのセ
レクト信号ＭＩ　ＳＬと全く同一である。

この場合、タイムチャートは、リフレッシュリクエスト
ＲＥＦＲＱが同期Ｆ’Ｆ１２に保持される分、第３図（
Ｂ）に比し、１クロック多く要する。

次に、ＭＰＵ３Ｃのリフニス）Ｍ２ＲＱについては、第
４図（５）に示すように、ＭＰＵ３ｂと同一のクロック
で動いているので、１クロツクでセレクト信号Ｍ２８Ｌ
が得られるが、第３の調停回路１Ｃに同一タイミングで
リクエストが入力しないよう半周期遅延ＦＦ２９で遅ら
されて、リクエスト出力Ｍ２・Ｍ３　ＲＱが発生する。

第３の調停回路ＩＣでは、第１の調停回路１ａのリクエ
スト出力＊Ｍ１・ＲＦＲＱが“ハイ”であると、ＮＡＮ
Ｄゲート３０の出力は゛ローＮＡＮＤゲート３１の出力
は゛ハイ′となって。

ＮＡＮＤゲート３２の出力を“ハイ”とし、アンドゲー
ト３３より許可信号Ｍ２・Ｍ３ＡＫを発生し、許可信号
Ｍ１・ＲＦＡＫを“ロー”に落とす。

この時、リクエスト出力＊Ｍ１・ＲＦＲＱが“ロー”の
まま（未だ前の使用権を放棄していない）だと、ＮＡＮ
Ｄゲート３０の出力は１ハイ５となるので、ＮＡＮＤゲ
ート３２の出力が“ローを保ち、アンドゲート３３から
許可信号Ｍ２・Ｍ３ＡＫが発生しない。

このため、８停回路ＩＣは２通常は許可信号Ｍ１・ＲＦ
ＡＫを“ハイ”とし、リクエストＭ２・Ｍ３　ＲＱの到
来で、リクエスト＊Ｍ１・ＲＦ’ＲＱの“ハイ”の条件
で、許可信号Ｍ１・ＲＦＡＫを”ロー”に変える。いわ
ゆるラッチタイプの調停回路である。

更に、ＭＰＵ３ｄのリフニス）Ｍ３ＲＱについては、第
４図（Ｂ）に示すように、リフニス）Ｍ２ＲＱと同一の
タイミングで発生したとすると、１クロツク目で同期Ｆ
Ｆ２２に保持され、Ｍ３ＲＱＳとなり、２クロツク目で
保持ＦＦ２４に保持され。

セレクト信号Ｍ３８Ｌを発生する。

そして、遅延用ＦＦ２９で半周期遅延され、リクエスト
出力Ｍ２・Ｍ３ＲＱとなり、以降の調停回路ＩＣの動作
は、リフニス）Ｍ２ＲＱと同一である０ このようにして、最も速くアクセスしたいＭＰＵ３ｂの
クロックＭＩ　ＣＬを同期クロックに用いているので、
ＭＰＵ３ｂのリフニス）ＭＩＲＱは同期を要せずに調停
ができる。

このため、同期段を設けなくてもよいから、それだけア
クセスタイムが速くなる。

又、この実施例では、４つのマスタ３ａ〜３ｄを対象と
し、第３の調停回路ＩＣを、クロックを用いないラッチ
タイプとしたため、クロックによる遅延を生じることも
ない。

更に、調停回路ＩＣをラッチにしたため生じる同一タイ
ミングでのリクエスト発生の防止を、クロックＭＩＣＬ
の反転で遅延ＦＦ２９を動作させ。

一方のリクエストを半周期遅らせることによって行ない
２位相が一致しないようにしている。

（Ｃ）　　他の実施例の説明 上述の実施例では、マスタ（ＭＰＵ）３Ｃもマスタ（Ｍ
ＰＵ）３ｂと同一のクロックで動作するものとしたが、
他のクロックで動作してもよく。

その場合、ＭＰＵ３ｂのリフニス）Ｍ２ＲＱに対し同期
ＦＦを１段余分に設ければよい。

又、４つのマスタを例に説明したが、２つのマスタであ
っても、３つのマスタ、それ以上のマスタであってもよ
い。

更に、リフレッシュ回路とＭＰＵとの組合せで説明した
が、ＭＰＵ同志の組合せ等信の組合せであってもよく、
対象もメモリアクセスに限られない０ 以上本発明を実施例により説明したが１本発明は本発明
の主旨に従い種々の変形が可能であシ。

本発明からこれらを排除するものではない。

〔発明の効果〕

以上説明した様に２本発明によれば、複数のマスタのリ
クエストの調停において、−のマスタのクロックを用い
て調停するので、−のマスタのアクセスタイムを早くす
ることができるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の原理図。 第２図は本発明の一実施例構成図。 第３図及び第４図は本発明の一実施例動作説明図。 第５図及び第６図は従来技術の説明図である。 図中＋　　１．ｌａ、ｌｂ、ｌｃ、−・調停回路。 ２・・・メモリ。 ３ａ、３ｂ、３ｃ、３ｄ・・−ｖｘり。 １０．１３・・・アンドゲート。 １１．１４・・・保持用フリップフロップ。 １２・・・同期用フリップフロップ。 特杵出願人　富士通株式会社

Claims (1)

【特許請求の範囲】
1. （１）複数のマスタ（３ａ、３ｂ）からのリクエストを
   調停してセレクト信号を発生するリクエスト調停回路に
   おいて、 一方の該マスタ（３ｂ）のリクエストに対し、第１のゲ
   ート回路（１０）と第１の保持用フリップフロップ（１
   １）とを直列に設け、 他方の該マスタ（３ａ）のリクエストに対し、同期用フ
   リップフロップ（１２）と、第２のゲート回路（１３）
   と、第２の保持用フリップフロップ（１４）とを直列に
   設け、 該第１の保持用フリップフロップ（１１）の出力を該第
   ２のゲート回路（１３）の入力とし、該第２のゲート回
   路（１３）、又は該第２の保持用フリップフロップ（１
   ４）の出力を該第１のゲート回路（１０）の入力とし、
   該３つのフリップフロップ（１１、１２、１４）の動作
   クロックを該一方のマスタ（３ｂ）のクロックとしたこ
   とを 特徴とするリクエスト調停回路。