JPH01211060A - アクセス制御権調停回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、複数のアクセス部から同時に共通のシステム
・リソース〈例えばメモリ）にアクセス要求が発生した
際に、いずれか１個のアクセス部にアクセス制御権を与
えるアクセス制御権調停回路に間するものである。

〈従来の技術〉 第５図に示すようなデータ処理装置１００においては、
複数のアクセス部１１，１２．・・・、ＩＮが共通シス
テム・リソースとして例えばメモリ２０を共有する場合
がある。このとき、複数のアクセス部からアクセス要求
信号（ＲＦ、　Ｑ　）が同時に発生した場合、いずれか
１個のアクセス部にアクセス副ｖｌ権信号（ＡＣＫ）を
与えるアクセス制御ａ調停回路３ｏが必要とされる。

従来のアクセス制御ａ調停回路は、第６図に示すように
、久方レジスタ３１、出方レジスタ３２、判定回路３３
よりなり、入力レジスタ３１及び出力レジスタ３２に同
期クロックＣＫが与えられて動作している。

判定口ｆＩＰ１３３は、アクセス部からのアクセス要求
信号（ＲＥＱＩ〜ＲＥＱＮ）を入力レジスタ３１より入
力して予め定めた優先順位に従って、出力レジスタ３２
を介していずれか１個のアクセス部にアクセス制御権信
号（ＡＣＫＩ〜ＡＣＫＮ）を与える論理演算を行うもの
であり、その具体的な回路構成を第７図に示す。

即ち判定回路３３は、アンド・アレイ、オア・アレイ等
の各格子点における結線状態をユーザがプログラムする
ことにより、任意のｍ入力ｎ出力論理関数を実現できる
素子（例えばシダネティックス社製８２３１５３に代表
されるようなＰＬＡ；Ｐｒｏｇｒａｎｎａｂｌｅ　Ｌｏ
ｇｉｃ　　Ａｒｒａｙ）で構成される。

第６図及び第７図の例は、アクセス部が３個設置され（
Ｎ＝３）、その各々のアクセス要求信号ＲＥＱＩ、ＲＥ
Ｑ２．ＲＥＱ３が２個以上同時に“Ｈ”レベルになった
場合に、番号が小さいものほど優先順位が高くなるよう
に設定している。そして、最も優先順位が高いと判定さ
れたアクセス要求信号ＲＥＱｉに対してアクセス制御権
信号λＣＫｉがアクティブ（Ｉ２”レベル）とされ、該
当アクセス部１１に与えられる。

さて、第７図に示した従来のアクセス制御権利ｔｎ回路
の動作を第８図のタイムチャートを用いて詳しく説明す
る。

この例においては、同期クロックＣＫに従って動作が進
行し、アクセス部１２．１３から同時にアクセス要求が
発生し、その後アクセス部１１がらアクセス要求が発生
するものとする。

はじめに、クロック■のサイクルでアクセス部１２．１
３はアクセス要求信号ＲＥＱ２”）ビレベル、ＲＥＱ３
“トＩ″レベルを出力したとする。

これらの信号ＲＥＱ２″Ｈ″及びＲＦ、Ｑ３“トビはク
ロック■の立ち上がりタイミングで入力レジスタ３１に
取り込まれ、入力レジスタ３１の出力は　Ｌ　　ＲＥ　
　Ｑ　　ｌ　　　“　Ｌ”　　　、　　　ＬＲＥＱ２　
　　”Ｈ″　　、ＬＲＥＱ３“１−１″となる。

これにより、アンド回路Ａｌ　１．Ａ３１が閉じ、アン
ド回路Ａ２１が開き、ノア回路０２の出力下ＡＣＫ２が
Ｌ”レベルとなる。尚、クロック■のサイクルでアクセ
ス部１１からアクセス要求が発生し、アクセス要求信号
ＲＦ、Ｑｌが“Ｈ”となるが、この信号はこの時点では
入力レジスタ３１には取り込まれない。

ノア回路０２の判定出力ＰＡＣＫ２“Ｌ”は、クロック
■の立ち上がりで出力レジスタ３２に取り込まれ、アク
セス制御権信号ＡＣＫ２が“Ｌ”（アクデイプ）となる
、これにより、アクセス部１２は共通システム・リソー
スのアクセスを開始する。また、同時に信号ＲＥＱＩ　
Ｈ″は入力レジスタ３１に取り込まれ、その出力ＬＲＢ
ＱＩは“）■”となる。

一方、信号ＡＣＫ２“Ｌ″はフィードバックされてアン
ド回路Ａｌｌ、Ａ２１．Ａ３１、反転回路Ｉ２２に入力
され、アンド回路Ａｌｌ、Ａ３１は閉じたままであり、
アンド回路Ａ２１が閉じ、今度はアンド回路Ａ２２が開
いてノア回路０２の出力ＰＡＣＫ２を“し”に維持し、
引き続き信号ｒてｘ７”Ｌ”でアクセス部１１からアク
セス要求があってもアクセスＭ１２はアクセスを続行す
る。

アクセス部１２は共通システム・リソースのアクセスを
終了すると、アクセス要求信号ＲＥＱ２を“し”レベル
とする。（クロック■）信号ＲＥＱ２“Ｌ”はクロック
■の立ち上がりで入力レジスタ３１に取り込まれ、入力
レジスタ３１出力Ｌ　ＲＥＱ　２　ｃ＊“Ｌ”となる。

これにより、アンド回路Ａ２２は閉じ、ノア回路０２出
力厘ＣＫ２は“Ｈ″となる。そして、タロツク■の立ち
上がりで信号ＰＡＣＫ２“Ｈ”が出力レジスタ３２に取
り込まれ、アクセス制御権信号ＡＣＫ２は“Ｈ”　（イ
ンアクティブ）となる。

信号ＡＣＫ２がｌ（”となると、入力レジスタ３１出力
Ｌ　ＲＥ　Ｑ　１“Ｈ”　、ＬＲＥＱ３“ト■”により
、アンド回路Ａｌｌは開き、アンド回路Ａ３１は閉じた
ままとなる。これによりノア回路０１の出力ＰＡＣＫＩ
が“Ｌ”レベルとなる。

信号ＰＡＣＫ１“■、”はクロック■の立ち上がりで出
力レジスタ３２に取り込まれ、アクセス制御権信号ＡＣ
ＫＩは“Ｉ−”レベルとなり、アクセス部１１は共通シ
ステム・リソースにアクセスを開始する。

以下、同様の手順を繰り返してアクセス部１１゜１３は
判定回路３３に予め定められた優先順位に従って共通シ
ステム・リソースにアクセスを行う。

即ち、現在のアクセス制＃権信号ＡＣＫＩ−ＡＣＫＮの
値は、同期クロックＣＫに同期して入力された現在のア
クセス要求信号ＲＥＱＩ〜ＲＥＱＮの値（入力レジスタ
３１の内容）と、１つ前のサイクルのアクセス制ｍ権信
号ＡＣＫＩ〜ＡＣＫＮの値（出力レジスタ３２の内容）
との論理演算により決定される。

尚、上述の例ではアクセス部の番号が小さいものほど優
先順位が高くなるように設定したが、この優先順位は種
々考えられる。

〈発明が解決しようとする課題〉 しかしながら、以上説明した従来のアクセス制御ａ調停
回路は、アクセス要求信号ＲＥＱＩ〜ＲＥＱＮ及びアク
セス制御権信号ＡＣＫＩ〜ＡＣＫＮを同期クロックＣＫ
に同期して入出力しているため、次に記すような問題を
含んでいた。

第８図のタイムチャートにみられるように、アクセス要
求信号ＲＥＱＩ〜ＲＥＱＮがクロック■で発生しても、
これらの信号を入力レジスタに取り込むのは次のクロッ
ク■の立ち上がりであり、それから優先順位が判定回路
で判定されるなめ、最悪２クロック分の判定遅れ時間Ｔ
１が発生していた。

また、１個のアクセス部のアクセスがタロツク■で終了
してから、次のアクセス部にアクセス制御権を譲渡する
には、タロツク■で現在のアクセス制御権信号をインア
クティブにし、クロック■のサイクルで判定がなされ、
タロツク■で次回アクセスするアクセス部に対するアク
セス制御権信号をアクティブとするなめ、最悪３クロッ
ク分の譲渡遅れ時間Ｔ２が発生していた。

このように、共通システム・リソースにアクセスする際
、アクセス前後に余分な時間Ｔ１．Ｔ２が必要となり、
この分アクセス制御権調停に要する時間が長くなるとい
う問題があった。

通常、同期クロックＣＫとしてはデータ処理装置内のシ
ステム・クロックをそのまま利用することが多く、同期
クロックＣＫの周期はハードウェア構成上システム・ク
ロックの最小周期より長くなるのが普通である。

例えば、同期クロックＣＫのサイクルを１００ｎｓ、実
際にアクセスに要する時間を平均１５０ｎｓとすると、
実際のアクセス前後にその２〜３倍近い無駄な時間が発
生することになり、システムのパフォーマンスに悪影響
を及ばずことになる。

このような問題を解消するためには、同期クロックＣＫ
の周期を短くすることが考えられるが、アクセス制御権
調停回路のために専用の同期クロック発生回路を設ける
ことはハードウェア量及びコスト的に好ましくない。

本発明は、以上のような課題を解決するためになされた
ものであり、簡単な構成で高速にアクセス制御権調停が
行えるアクセス制御１調停回路を実現することを目的と
する。

く課題を解決するための手段〉 以上の課題を解決した本発明のアクセス制ｍ１１調停回
路は、同期クロックＣＫを取り入れることなく調停動作
ができるようしたものであり、その構成を第１図に示す
。

この図において、３４は複数のアクセス部からのアクセ
ス要求信号ＲＥＱ１〜Ｒ，ＥＱＮを一旦うブチするラッ
チ回路、３３はラッチされたアクセス要求信号ＲＥＱＩ
〜ＲＦ、ＱＮを予め定められた優先順位に従っていずれ
かのアクセス部に対してアクセス制御権信号ＡＣＫＩ〜
ＡＣＫＮをアクティブとする判定手段、３５はアクセス
制御権信号ＡＣＫＩ　〜ＴｒＸＸと７クセス要求ｆＳ号
ＲＥＱＩ〜ＲＥＱＮとを取り入れてラッチ回路３４ヘラ
ツチ・イネーブル信号ＬＥを発生ずるイネーブル信号発
生回路、３６はラッチ・イネーブル信号Ｌ　Ｅを遅延さ
せて判定回路３３に判定開始信号ＤＬＥを出力する遅延
回路である。

尚、判定回路３３及びイネーブル信号発生回路３５は論
理構成がプログラマブルな１個のＩＣ（前述のＰＬＡ）
で構成する。

く作用〉 複数の非同期なアクセス要求信号ＲＥＱ１〜ＲＥＱＮの
内少なくとも１個の信号がアクティブになると、イネー
ブル信号発生回路３５のラッチ・イネーブル信号ＬＦ、
により、全てのアクセス要求信号ＲＥＱＩ〜ＲＥＱＮが
ラッチ回路３４にラッチされる。

遅延回路３６による一定時間経過後、ラッチ回路３４の
内容を判定回路３３内で予め定められた優先順位に従っ
て最優先のアクセス制御権信号ＡＣＫｉがアクティブと
なる。該当アクセス部はアクセスを開始し、一方、ラッ
チ回路３４の出力はラッチ・イネーブル信号ＬＥにより
アクセス要求信号ＲＥＱ１〜ＲＥＱＮの状態に追従する
。

該当アクセス部がアクセス終了となった時点でそのとき
のアクセス要求信号ＲＥＱＩ〜ＲＥＱＮの状態がラッチ
回路３４にラッチされ、判定回路３３にて判定動作が開
始される。

以上の動作を繰り返すため、アクセス要求信号ＲＥＱＩ
〜ＲＥ、ＱＮ、アクセス制御権信号ＡＣＫ１〜ＡＣＫＮ
を入出力する際に、従来の回路のように同期クロックを
必要としない。

〈実施例〉 第２図に本発明を実施したアクセス制御権調停回路の具
体的な回路例を表わす。

この図において、本発明回路は、優先順位を決定する判
定回路３３と、ラッチ回路３４と、ラッチ・イネーブル
信号ＬＥを出力するイネーブル信号発生回路３５と、遅
延回路３６より構成される。

尚、判定回路３３及びイネーブル信号発生回路３５はｍ
入力ｎ出力の論理演算可能な１個のプログラマブル素子
（Ｐ　Ｌ　Ａ　）で構成される。

ラッチ回路３４はアクセス要求信号ＲＥＱ１〜ＲＥＱＮ
を入力し、−旦保持する回路である。このラッチ回路３
４の出力ＬＲＥＱＩ、ＬＲＥＱ２゜ＬＲＥＱ３は、イネ
ーブル信号発生回路３５からのラッチ・イネーブル信号
ＬＥにより制御される。

即ち、ラッチ・イネーブル信号ＬＥが“Ｈ”レベルの時
スルー状態で入力がそのｉｔ出力に現われ、ラッチ・イ
ネーブル信号Ｌ　Ｂが“■−”レベルの時ラッチ状態で
入力が変化しても出力はその直前状態を保持する。尚、
入力の取り込みはラッチ・イネーブル信号Ｌ　Ｂの“Ｈ
″レベルら“Ｌ”レベルの立ち下がり時に行われる。

判定回路３３は、アンド回路Ａｌ　ｌ、Ａ１２゜Ａ２１
．Ａ２２．Ａ３１．Ａ３２、反転回路ＩＩ。

Ｔ２．１１１．Ｉ２２．Ｉ３３、ノア回路０１゜０２．
０３より構成され、ラッチ回路３４の出力Ｌ　ＲＥ　Ｑ
　１〜ＬＲＥＱ３の優先順位の判定を行い、アクセス制
御権信号ＡＣＫＩ〜ＡＣＫ３を出力する論理が組まれて
いる。

この例にあっては、アクセス要求が３個（Ｎ＝３）の場
合の実施例を示し、番号の小さいものほど１優先順位を
高く設定しである。

イネーブル信号発生回Ｆ４３５は、アンド回路Ａ４１、
Ａ４２．Ａ４３、ノア回路０４より構成され、ラッチ回
路３４の出力ＬＲＥＱ１〜ＬＲＥＱ３及び判定回路３３
の判定結果（アクセス制御権信号ＡＣＫＩ〜Ａ　ＣＫ　
Ｎ　）を入力してラッチ・イネーブル信号ＬＥを出力す
る。

遅延回路３６は、ラッチ・イネーブル信号ＬＥを一定時
間（ラッチ回路３４の整定時間）遅延させた遅延信号Ｄ
ＬＥを出力する。遅延回路３６の出力信号ＤＬＥは反転
回路■０を介して優先順位判定開始信号として判定回路
３３に与えられる。

さて、以上のように構成された本発明のアクセス制ｏｌ
ｌａ調停回路の動作を第２図の回路構成図及び第３図の
タイムチャートを用いて詳しく説明する。

ここで、アクセス要求信号ＲＥＱ２．ＲＦ、Ｑ３が同時
に発生し、その後アクセス要求信号ＲＥＱ１が発生した
場合を例に挙げて説明する。

はじめに、アクセス部１２．１３（図示せず）はそれぞ
れアクセス要求信号ＲＥＱ２．ＲＥＱ３を“Ｈ″レベル
し、共通システム・リソースにアクセスを要求する。

初期状態にあってはラッチ・イネーブル信号Ｉ７Ｅは“
Ｈ”レベルでラッチ回路３４はスルー状態であり、信号
ＲＥＱＩ　“Ｌ”、信号ＲＥＱ２“１ビ、信号Ｒ，Ｅ　
Ｑ　３“トビは、そのままラッチ回路３４の出力側にそ
れぞれ信号ＬＲＥＱ１　“Ｌ”、信号ＬＲＥＱ２’Ｈ”
、信号１．　ＲＥ　Ｑ　３“Ｈ″として現われる。

これにより、反転回路１１出力“Ｈ″１反転反転回路量
２出力”となり、アンド回路Ａｌｌ、ＡＩ２．Ａ３１は
閉じたままである。

また初期状態では、アクセス制御権信号ＡＣＫ１〜ＡＣ
Ｋ３は“Ｈ”であり、信号ＬＲＥＱ２“Ｈ″、信号Ｌ　
ＲＥ　Ｑ　３“Ｈ”により、アンド回路Ａ４２またはＡ
４３の内早く開いた方によってノア回路ｏ４の出力は“
Ｌ”となる。この“１−”レベル信号はラッチ・イネー
ブル信号ＬＥである。

ラッチ・イネーブル信号ＬＢ″Ｌ”により、ラッチ回路
３４はラッチ状態となり、その直前の入力状態、即ちＲ
ＥＱＩ　’Ｌ”、ＲＦ、Ｑ“１ピ、ＲＰ、Ｑ３“Ｈ”を
ラッチし、その出力はＬＲＥＱｌ“し”、ＬＲＥＱ２“
Ｈ”　、ＬＲＢＱ３“Ｈ”となる。この状態でアクセス
部１１からアクセス要求が発生しアクセス要求信号ＲＥ
Ｑ１が“Ｈ”レベルとなっても、ラッチ回路３４はラッ
チ状態でこの値を取り込まない。

さて、ラッチ・イネーブル信号Ｌ　Ｈ″Ｌ”となり、ラ
ッチ回路３４のラッチ整定時間に相当する一定時間経過
後、遅延回路３６の出力Ｄ　Ｉ、　Ｈ″Ｉ７”が出力さ
れ、この“ｌ−ＴＩ出力は反転回路■０を介して“トＩ
”レベルに反転して判定回路３３に対するストローブ信
号（判定開始信号）となる。

これにより、アンド回路Ａ２１のみが開き、ノア回路０
２の出力即ちアクセス制御権信号ＡＣＫ２が“Ｌ”レベ
ルとなる。このとき、アクセス制御権信号ＡＣＫ１．Ａ
ＣＫ３は°“Ｈ”レベルである。そして、アクセス部１
２はアクセス制御権信号ＡＣＫ２“Ｌ”を検知して共通
システム・リソースにアクセスを開始する。

一方、信号ＡＣＫ２“Ｌ”はフィードバックされてアン
ド回路Ａ１１．Ａ３１、反転回路Ｉ２２に入力され、ア
ンド回路Ａｌｌ、Ａ３１は閉じたままとなり、アンド回
路Ａ２２は開き、ノア回路０２の出力（ＡＣＫ２）は引
き続き“Ｈ″を維持する。

同時に、信号ＡＣＫ２“Ｌ″レベルよりアンド回路Ａ４
２．Ａ４３が閉じ、ノア回路０４の全ての入力が“Ｌ”
レベルとなりその出力ＬＥは“）■”レベルとなる。こ
れにより、ラッチ回路３４はスルー状態となり、新たな
アクセス要求信号ＲＥＱＩ　”Ｈ”　、ＲＥＱ２”　　
”Ｈ”　、ＲＥＱ３“ト■”　（アクセス部１１からの
アクセス要求有り）が入力され、その出力は！、ＲＥＱ
Ｉ　“Ｈ”、ＬＲＥＱ２“ト■”、ＬＲＥＱ３　Ｈ″と
なる。

ここで、信号ＬＲＢＱ１″Ｈ”により、反転回路１１の
出力が“Ｉ−”となり、アンド回路Ａ２１は閉じ、その
出力は“Ｌ”となるが、この時点でアンド回路Ａ２２が
既に開いていてその出力は“ト■”となっており、アク
セス制御権信号ＡＣＫ７はそのまま“Ｌ”レベルを維持
し、アクセス部１２のアクセスには影響を及ぼさない。

さて、アクセス部１２は、共通システム・リソースへの
アクセスが完了す゛ると、アクセス要求信号ＲＢＱ２を
“Ｌルベルとする。

この時点でラッチ・イネーブル信号ＬＥ“トＩ”であり
、アクセス要求信号ＲＥＱ２はそのままラッチ回路３４
の出力側に現われ、信号１．　ＲＥ　Ｑ　２“Ｌ”によ
りアンド回路Ａ２２は閉じ、アクセス制御権信号ＡＣＫ
２は“Ｈ”レベルとなる。

信号ＴててＴ”Ｈ”となると、信号ＬＲＦ、Ｑ　１″Ｈ
”、ＬＲＥＱ２″Ｌ”　、　ＬＲＥＱ３“Ｈ”であるか
ら、アンド回路Ａ４１またはＡ４３の内いずれか早く開
いた方の出力により、ノア回路０４の出力Ｌ　Ｅが“し
”、ラッチ回路３４はラッチ状態となり、その直前の値
（ＲＥＱＩ“）ｉ”、ＲＥＱ２“Ｌ”　、ＲＥＱ３“）
Ｈ″）がラッチされる。

そして、遅延回路３６による一定時間経過後、判定回路
３３にて論理演算が行なわれ、アクセス部１１にアクセ
ス制御権信号ＡＣＫ１が与えられる。

以下、同様の動作を繰り返して共通システム・リソース
にアクセスが行われる。

以上の説明では、アクセス要求の優先順位の判定法とし
て第４図（ａ）の表に示すように、アクセス要求信号Ｒ
ＥＱＩ、ＲＥＱ２．ＲＥＱ３の内番号の小さいものほど
優先順位が高くなるように判定回路の論理をプログラム
したが、これに限ることなく、この他に例えば第４図（
ｂ）に示すような優先順位に従うように判定回路の論理
をプログラムしても良い。

このように、アクセス部１２にアクセス要求ＲＥＱ２“
ト■゛′が発生してからアクセス制御権信号ＡＣＫ２が
出力されるまでの時間Ｔ３と、アクセス部１２のアクセ
スが終了してから次のサイクルのアクセス部１１に対す
るアクセス制御権信号ＡＣＫＩが発生ずるまでの時間′
Ｉ゛４はこのアクセス制御権調停回路内の要素のみに依
存し、外部から与えられる同期クロックに依存しない。

〈発明の効果〉 以上説明したように、本発明のアクセス制９１１権調停
回路によれば、アクセス部からのアクセス要求信号の少
なくとも１個がアクティブとなった時点で全てのアクセ
ス要求信号をラッチ回路にラッチし、予め定められた優
先順位の判定に従って、ラッチ出力の内股も優先順位の
高いアクセス要求信号に対応するアクセス制御権信号の
みをアクティブとし、ラッチ回路の出力を新たなアクセ
ス要求信号に追従させたので、同期クロックを必要とせ
ず、簡単な構成でアクセス制御権の調停を高速に行うこ
とができる。

【図面の簡単な説明】

第１図は本発明を実施したアクセス制御権調停回路を表
わすブロック図、第２図は本発明のアクセス制御権調停
回路の具体的な回路例、第３図は本発明のアクセス制御
権調停回路の動作を表わすタイムチャート、第４図（ａ
）、（ｈ）はアクセス部の優先順位の例を表わす表、第
５図は一般的なデータ処理装置のブロック図、第６図は
従来のアクセス制御権調停回路を表わすブロック図、第
７図は従来のアクセス制御権調停回路の具体的な回路図
、第８図は第７図に示す従来の回路の動作を示すタイム
チャートである。 １００；データ処理装置、 １１．１２．・・・、ＩＮ；アクセス部、２０：メモリ
、３０；アクセス制御ａ調停回路、３１：入力レジスタ
、　３２；出力レジスタ、３３：判定回路、　　　３４
：ラッチ回路、３５；イネーブル信号発生回路、 ３６　：３！？延回路、 Ａｌｌ、Ａ１２．Ａ２１．Ａ２２．Ａ３１゜Ａ３２．Ａ
４１．Ａ４２．Ａ４３．アンド回路、０１．０２．０３
．０４　；ノア回路、ＩＯ，ＩＩ、１２゜ Ｉｌｌ、Ｉ２２．Ｉ３３．反転回路。 第４図 （Ｇ） （ｂ）

Claims (1)

【特許請求の範囲】
1. （１）複数のアクセス部から同時に共通システム・リソ
   ースにアクセス要求が発生した際にいずれかのアクセス
   部にアクセス制御権を与えるアクセス制御権調停回路に
   おいて、複数のアクセス部から発生するアクセス要求信
   号を一旦ラッチするラッチ手段と、このラッチされたア
   クセス要求信号を予め定められた優先順位に従っていず
   れかのアクセス部に対してアクセス制御権信号をアクテ
   ィブとする判定手段と、前記アクセス制御権信号と前記
   アクセス要求信号とを取り入れて前記ラッチ手段へラッ
   チ・イネーブル信号を発生するイネーブル信号発生手段
   と、このラッチ・イネーブル信号を遅延させて前記判定
   手段に判定開始信号を出力する遅延手段とから構成され
   ることを特徴とするアクセス制御権調停回路。