JPS59186059A - 競合回避回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は競合回避回路、特に二つ以上のアクセス元か
ら同一のアクセス対象に対するアクセス状態が同時に発
生した場合の競合を回避するものに関する。

〔背景技術〕

例えば互いに独立して非同期に動作する二つ以上のデー
タ処理システムをリンクさせたシステム、あるいはマル
チＣＰ　Ｕ　（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ
Ｕｎｉｔ）　　構成のシステムなどにおいては、同一の
記憶装置あるいはバスなどが複数のデジタル回路からア
クセスされる。また、単独のシステムでも、Ｄ　ＲＡＭ
　（Ｄｉｎａｍｉｃ　ＲＡＭ　）：＋７トローラや二つ
以上の入カチートなどを有する場合は、同一のアクセス
対象が二つ以上のデジタル回路によってアクセスされる
。このように、同一のアクセス対象に二つ以上のデジタ
ル回路がアクセスする場合には、各デジタル回路にて発
生したアクセス状態が互いに競合しないように、何らか
の競合回避対策を施さなければならない。

そこで例えば、第１図に示すように、二つのデジタル回
路からそれぞれにアクセス信号ＡＩ、Ａ２が発せられた
場合に、いずれか一方のアクセス信号だけを有効にする
ことにより競合を回避することが行われる。同図におい
て、ＡＡＩ、ＡＡ２はアクセス対象に与えられるアクセ
ス信号を示すが、そのうちの一方のアクセス信号ＡＡＩ
だけが有効になっている。

第２図は、その競合を回避するための回路の一例を示す
。同図に示す回路は、先ず、２つの論理ゲートＧｌ、Ｇ
２を使用する。一方のチー）Ｇｌは他方のチー）Ｇ２の
論理出力（ＡＡ２）によってその論理入力が禁止される
。また、他方のチー）Ｇ２は一方のゲートＧ１の論理出
力（ＡＡＩ　）によってその論理入力が禁止される。つ
まり、各チー）Ｇｌ　、Ｇ２の論理入力が互いに排他的
に禁止されるようになっている。これにより、例えば第
１図に示すように、２つのアクセス信号ＡＩ。

Ａ２のうち、時間的に早く発生された一方のアクセス信
号Ａ１だけが有効となる。そして、その一方のチー）Ｇ
ｌの論理出力がアクセス信号ＡＡＩとしてアクセス対象
へ与えられる。時開的に遅れて発生された他方のアクセ
ス信号Ａ２は、他方のチー）Ｇｌの論理入力が一方のチ
ー）Ｇｌの論理出力（ＡＡＩ）によって先に禁止されて
しまったため、無効とされる。このため、他方のチー）
Ｇ２からはアクセス信号ＡＡ２が出力されない。

しかしながら、上述した競合回避回路では、二つ以上の
アクセス元からのアクセス信号ＡＩ、Ａ２をその時間的
な発生順序によって振分けている。

このため、例えば第３図に示すように、二つのアクセス
信号ＡＩ　、Ａ２が全く同時に発生された場合の動作が
定まらないという問題が生じる。例えば第２図に示した
回路において、二つのアクセス信号ＡＩ　、Ａ２が同時
に能動レベル″′Ｈ”になると、２つのゲートＧ１．Ｇ
２が無安定マルチバイブレークを構成して暴走発振する
か、あるいは各チー）Ｇｌ　、Ｇ２の出力状態力げ■４
”、Ｌ”　のいずれの論理レベルにも應さない中間レベ
ルになってしまうなどの不安定状態を招く。いずれにせ
よ、二つ以上のアクセス元にてアクセス状態が同時に発
生した場合の動作は保障されていない。しかし、二つ以
上のアクセス元にて同時にアクセス状態が生じる可能性
はけっして皆無とは言えない。特へ二つ以上のアクセス
元のデジタル回路が互いに非同期で動作するシステムの
場合は、上述した時間的な競合状態は少なからぬ確立で
もって必ず生じる。

上述したような時間的競合を整理するものとしては、例
えば第４図に示すようなものがある。同図に示すものは
、先ず、各アクセス元からのアクセス信号ＡＩ　、Ａ２
をそれぞれチー）Ｇｌ、Ｇ２およびラッチ回路Ｌｌ、Ｌ
２を介してアクセス対象に与えるようにする。これとと
もに、データの処理動作を行なう制御システム１０を設
ける。この制御システム１０の処理結果でもって上記ゲ
ートＧｌ　、Ｇ２の動作を制御するのである。制御シス
テム１０はアービタなどとも呼ばれ、それ自身が一種の
データ処理システムを構成する。そして、各アクセス信
号Ａｍ、−Ａ２の発生元などと制御信号群Ｓのやりとり
を行なうことにより、どのアクセス信号を有効にするか
の判断を行なう。その判断は予め作られたプロトコルに
従って行われる。

従って、その構成は大幅に複雑かつ大損りなものとなら
ざるを得なくなっている。また、競合回避のための判断
を行なう制御信号群の処理に時間がかかるという問題も
ある。

〔発明の目的〕

この発明は、以上のような問題な爲みてなされたもので
、その目的とするところは、簡単なハードウェア的な構
成だけでもって、時間的に競合する二つ以上のアクセス
状態の競合を確実に回避することができ、またその競合
回避のための処理をきわめて短時間に行なえるようにし
、これにより例えば互いに完全に非同期で動作する二つ
以上のデジタル回路から同一のアクセス対象へのアクセ
スも簡単に行なえるようにした競合回避回路を提供する
ことにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、互いに非同期的に動作する二つ以上のアクセ
ス元から同一のアクセス対象に対するアクセス状態が同
時に発生した場合の競合を回避する回路において、互い
に位相の異なる二つ以上のクロック信号を発生する多相
クロック発生手段と、各アクセス元ごとに設けられ、か
つ各アクセス元から個々に発生されるアクセス状態によ
ってセット入力が与えられる保持回路と、保持回路のセ
ット入力を互いに排他的に禁止する論理回路とを備える
とともに、上記二つ以上のクロック信号の相互の位相差
が上記保持回路のセット入力を排他的忙禁止するために
要する動作時間よりも大きくなるようにし、さらに各保
持回路のセット動作を上記クロック信号と互いに他の上
記保持回路状態とによって制御することによりそれぞれ
のセット動作タイミングを互いに異ならせるようにし、
これによりセットされた保持回路にセット入力を与えた
アクセス元のアクセス状態だけを有効にするようにし、
これＫより簡単なハードウェア的な構成だけでもって、
時間的に競合する二つ以上のアクセス状態の競合を確実
に回避できるようにし、またその競合回避のための処理
もきわめて短時間に行えるようにし、例えば互いに完全
に非同期で動作する二つ以上のデジタル回路から同一の
アクセス対象へのアクセスも簡単に行なえるようにする
という目的を達成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同一あるいは相当する部分は同一符
号で示す。

第５図は、この発明による競合回避回路の一実施例を示
す。同図に示す回路は、二つのアクセス元にてそれぞれ
に発生されるアクセス状態の競合を回避するように構成
されている。この場合、各アクセス元のデジタル回路は
互いに完全に非同期で動作するものとする。この競合回
避回路を構成するのは、論理チー）Ｇｌ、Ｇ２、保持回
路としてのラッチ回路Ｌｌ、Ｌ２、および多相クロック
発生手段１２だげである。

第５図において、各アクセス元からのアクセス信号ＡＩ
、Ａ２はそれぞれ論理チー）Ｇｌ、Ｇ２を経てラッチ回
路ＬＩＩＬ２０セット入力すなわちラッチ入力（Ｄ）に
導かれる。このとき、一方の論理チー）Ｇｌには他方の
ラッチ回路Ｌ２０セット出力すなわちラッチ出力（Ｑ）
の負論理が入力され、また他方の論理ゲートＧ２には一
方のランチ回路Ｌ１のラッチ出力（Ｑ）の負論理が入力
される。これにより、各ラッチ回路Ｌｌ　、Ｌ２のラッ
チ入力（Ｄ）は、上記論理ゲートＧ１゜Ｇ２によって構
成される論理回路によって、互いに排他的に禁止される
ようになっている。各ラッチ回路Ｌｌ、Ｌ２のいずれか
一方のラッチ出力（Ｑ）はアクセス信号ＡＡＩあるいは
ＡＡ２として同一のアクセス対象へ与えられるようにな
っている。

クロック発生手段１２は、基準クロック信号φ０に基づ
いて互いに位相の異なる二つのクロック信号φ１．φ２
を発生する。このために必要なのはインバータ１１だゆ
である。各クロック信号φ１゜φ２は上記ラッチ回路Ｌ
ｌ、Ｌ２の各クロック入力（Ｃ）に振分けられて与えら
れる。各ラッチ回路Ｌｌ、Ｌ２は上記クロック信号φ１
．φ２の立上り時に入力信号をラッチするようにそれぞ
れ動作する。これにより、各ラッチ回路Ｌｌ、Ｌ２のラ
ッチ動作タイミングが互いに異ならせられている。各ク
ロック信号φ１．φ２の周期は十分に短く設定する。た
だし、各クロック信号φ１．φ２の相互の位相差が、上
記ラッチ回路Ｌｌ　、Ｌ２のラッチ入力を排他的に禁止
するために要する動作時間よりも大きくなるようにする
。

次に１上述した回路の動作を第６図を参照しながら説明
する。第６図は第５図に示した回路の各部のポリ作状１
専の一例を示したものである。先ず、一方のアクセス元
からのアクセス信号Ａ１が一方のゲートＧ１を介して入
力されるラッチ回路Ｌ１は、一方のクロック信号φ１の
立上りごとにラッチ動作を行なって、その入力（Ｄ）の
状態をラッチする。同様に、他方のアクセス元からのア
クセス信号Ａ２が他方のチー）Ｇ２を介して入力される
ランチ回路Ｌ２は、他方のクロック信号φ２の立上りご
とにラッチ動作を行なって、その入力（Ｄ）の状態をラ
ッチする。ここで、仮に二つのアクセス元から全く同時
にアクセス信号Ａｌ、Ａ２が発せられたとする。すると
、その二つのアクセス信号Ａ］、、Ａ２が発ぜられてか
ら最初に立上った一方のクロック信号φ１によってラッ
チ動作を行なった一方のラッチ回路Ｌ　１にアクセス信
号Ａ１がランチされる。一方のラッチ回路Ｌ１がアクセ
ス信号Ａ１をラッチすると、そのラッチ出力が有効なア
クセス信号ＡＡＩとしてアクセス対象へ与えられる。こ
れとともに、その一方のラッチ回路Ｌ１のラッチ出力に
よって他方のアクセス信号Ａ２０入力が禁止される。こ
のため、このあとに引き続いて他方のクロックφ２が立
上っても、他方のラッチ回路Ｌ２はアクセス信号Ａ２を
２ツチしない。反対に、他方のクロックφ２が最初に立
上ったときは、他方のアクセス信号Ａ２がラッチ回路Ｌ
２によってラッチされ、これによりそのラッチ回路Ｌ２
のラッチ出力が有効なアクセス信号ＡＡ２としてアクセ
ス対象へ与えられる。これとともに、一方のアクセス信
号Ａ１の入力が禁止される。このようにして、必ずいず
れか一つだけのアクセス元からのアクセス信号Ａ１ある
いはＡ２だけが有効になる。そして、これによりアクセ
ス状態の競合が回避される。

なお、有効になったアクセス信号の解除は、アクセス元
からのアクセス信号が解除されてから最初のクロック信
号の立上りのときに解除される。

以上のようにして、簡単なハードウェア的な構成だけで
もって、時間的に競合する二つのアクセス状態による競
合を確実に回避することができる。

また、その競合回避のだめのり１作は、上記二つのクロ
ック信号φ１．φ２のｎいの位相差時間内で行なうこと
ができる。この位相差は、上述したように、二つのラッ
チ回路Ｌｌ、Ｌ２のラッチ入力を排他的に禁止するため
に要する動作時間よりも太きければよい。この動作時間
は、上記論理チー）Ｇｌ、Ｇ２の信号伝達時間などに依
存するものであるから、非常に短い時間である。

第７図はアクセス元が３つの場合の実施例を示す。この
場合も、各アクセス元ごとにそれぞれ保持回路としての
ランチ回路Ｌｂ、、Ｌ２．Ｌ３を設け、また各ラッチ回
路Ｌｌ、Ｌ２．Ｌ３に個々に入力されるアクセス信号Ａ
１．Ａ２．Ａ３を互いに排他的に禁止する論理チー）Ｇ
ｌ、Ｇ２．Ｇ３゜Ｇｌｌ、Ｇ１２．Ｇ１３と、互いに位
相の異なる３つのクロック信号φ１．φ２．φ３の発生
手段とを設けることにより、上述したのと同様の競合回
避機能を有する回路が構成される。この場合、チー）Ｇ
ｌ　、Ｇ２　、Ｇ３には論理積ゲートが、またゲートＧ
ｌｌ、Ｇ１２．Ｇ１３には論理和ゲートが使用されてい
る。第８図は、第７図に示した回路の各部における動作
状態の一例を示す。

〔効果〕

以上のように、この発明による競合回避回路では、簡単
なハードウェア的な構成だけでもって、時間的に競合す
る二つ以上のアクセス状態の競合を確実に回避すること
ができ、またその競合回避のための処理をきわめて短時
間に行なうことができ、これにより例えば互いに完全に
非同期で動作する二つ以上のデジタル回路から同一のア
クセス対象へのアクセスも簡単に行なわせることができ
る。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記ラッチ
回路はＲ８；ｌツブフロップなどの保持回路であっても
よい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるデータ処理システム
について説明したが、それに限定されるものではなく、
例えば、ローカル通信ネットワークなどにも適用できる
。

【図面の簡単な説明】

第１図は競合状態の一例を示すタイミングチャートであ
る。 第２図はこの発明以外の競合回避回路の一例を示す回路
図である。 第３図は第２図の回路で生じる異常動作の一例を示すタ
イミングチャートである。 第４図はこの発明以外の競合回避回路の他の例を示す回
路図である。 第５図はこの発明による競合回避回路の一実施例を示す
回路図である。 第６図は第５図の回路の動作例を示すタイミングチャー
トである。 第７図はこの発明による競合回避回路の他の実施例を示
す回路図である。 第８図は第７図の回路の動作例を示すタイミングチャー
トである。 Ａ、１．Ａ２．Ａ３・・・アクセス元からのアクセス信
号、ＡＡＩ　、ＡＡ２　、ＡＡ３・・・アクセス対象へ
与えられるアクセス信号、Ｇｌ　、Ｇ２　、Ｇ３　。 Ｇｌ　１　、Ｇ１２　、Ｇｌ　３・・・論理ゲート、Ｓ
・・・制御信号群、φ０・・・基準クロック信号、φ１
．φ２゜φ３・・・多相クロック信号、Ｌｌ、Ｌ２．Ｌ
３・・・ラッチ回路、１１・・・インバータ、１０・・
・制御システム、１２・・・多相クロック発生手段。 ｊｉ；　　　１　　１’て１ 第　　２１」 Ｓ、：Ｓ　　３　１問 第　　４　　１”１ 第　　５Ｆ′？Ｉ （，２１２ 第　　６　　図 第　　７　１”−’１ 第ε３図 行　　　　　　　　□ Ａｊ

Claims (1)

1. 【特許請求の範囲】 １、互いに非同期的に動作する二つ以上のアクセス元か
   ら同一のアクセス対象に対するアクセス状態が同時に発
   生した場合の競合を回避する回路において、互いに位相
   の異なる二つ以上のクロック信号を発生する多相クロッ
   ク発生手段と、各アクセス元ごとに設けられ、かつ各ア
   クセス元から個々に発生されるアクセス状態によってセ
   ット入力が与えられる保持回路と、各保持回路のセット
   入力を互いに排他的に禁止する論理回路とを備えるとと
   もに、上記二つ以上のクロック信号の相互の位相差が上
   記保持回路のセット入力を排他的に禁止するために要す
   る動作時間よりも大きくなるようにし、さらに各保持回
   路のセット動作を上記クロック信号と互いに他の上記保
   持回路状態とによって制御することによりそれぞれのセ
   ット動作タイミングを互いに異ならせるようにし、これ
   によりセットされた保持回路にセット入力を与えたアク
   セス元のアクセス状態だけを有効にするようにしたこと
   を特徴とする競合回避回路。 ２、特許請求の範囲１０回路において、上記保持回路は
   ラッチ回路であることを特徴とする競合回避回路。