JPH02254512A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理システムに関し、特にプロセッサの動
作クロックの周波数と、システムバスを介してこのプロ
セッサと接続される他の装置の動作クロックの周波数と
が異なる情報処理システムにおけるデータの授受に関す
る。

従来技術 従来、プロセッサの動作クロックの周波数と、システム
バスを介してこのプロセッサと接続される他の装置の動
作クロックの周波数とが異なる情報処理システムにおい
ては、ウェイト制御等を行ってデータの授受を行ってい
た。その従来の情報処理システムについて、第３図を用
いて説明する。

第３図は従来の情報処理システムの構成を示すブロック
図である。図において、３１はプロセッサ、３２は主記
憶、３３は先入れ先出しバッファ（Ｆ　Ｉ　ＦＯ）　、
９９はシステムバスである。

プロセッサ３１は図示せぬクロック発生器からのクロッ
クに同期して動作するものである。

主記憶３２は図示せぬクロック発生器からの他のクロッ
クに同期して動作するものである。

プロセッサ３１の動作クロックは主記憶３２側、すなわ
ち、システムバス９９のそれよりも周波数が高い。した
がって、その異なる周波数による動作スピードの違いを
解決するためにＦＩＦ０３３が設けられている。

このＦＩＦ０３３は双方向のＦＩＦｏであり、プロセッ
サ３１側からとシステムバス９９側がらと夫々異なるク
ロックで読み書きできるように構成されている。

つまり、システムバス９９側はシステムバスのクロック
に同期してＰＩＦ０３３とのデータの授受を行い、プロ
セッサ３１側はプロセッサのクロックに同期してＰ　Ｉ
　Ｆ０３３とのデータの授受を行っていた。

しかし、上述したＦＩＦＯを用いた方法では、バス幅分
のＦＩＦＯが必要であり、部品数が多いという欠点があ
った。

また、プロセッサ側のクロックがシステムバス側に比べ
て速くプロセッサ側の読出しスピードの方が速いため、
プロセッサが連続する複数語のバースト転送読出しをす
る場合にはプロセッサのウェイト制御が複雑になるとい
う欠点もあった。

発明の目的 本発明の目的は、少ないハードウェア量でプロセッサと
他の装置とのデータの授受を有効に行うことができる情
報処理システムを提供することである。

発明の構成 本発明による情報処理システムは、周波数Ｍのクロック
に同期して動作する第１の装置と、周波数Ｎ　（Ｍ＞Ｎ
）のクロックに同期して動作する第２の装置と、前記第
１の装置と前記第２の装置とを接続するシステムバスと
を含む情報処理システムであって、前記第１の装置から
前記第２の装置にアクセスするときに前記周波数Ｍのク
ロックの代わりに前記周波数Ｎのクロックに同期して前
記第１の装置を動作するようにしたことを特徴とする。

実施例 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明による情報処理システムの一実施例の主
要部の構成を示すブロック図である。本実施例は、第１
図に示されている回路の信号線ｄへの出力信号を第３図
のプロセッサ３１の動作クロックとして用いるというも
のである。すなわち、プロセッサ３１は信号線ｄへの出
力信号に同期して動作することとなる。

つまり、従来の情報処理システムは、ＰＩＦ０３３を用
いて送受データのウェイト制御を行うというものであっ
たが、本実施例においては、プロセッサ３１の動作クロ
ックの周波数を主記憶３２すなわちシステムバス９９側
の動作クロックの周波数に合わせ、これによりＰ　Ｉ　
Ｆ０３３を削除するというのである。

第１図において１１は発振器、１２及び１３は分周器、
１４はセレクタ、１５はタイミング発生器、１６はフリ
ップフロップ（以下、ＦＦと略す）１７はインバータ、
１８はオア回路である。

なお、プロセッサ３１に与えられる最も高い周波数のク
ロックすなわち、本来の動作クロックをＰＣＬＫ、　８
０周波数をＭ［ｌＩＺ］とし、主記憶３２が接続されて
いるシステムバス９９の動作クロックをＢＣＬＫ、その
周波数をＮ　［Ｈ４Ｆとする。また、Ｋ。

Ｌを次式を満足する最小の整数とする。

Ｇ−２ＫＭ−２ＬＮ 発振器１１はＭとＮとの最小公倍数の２倍の周波数Ｇ　
［Ｈ４Ｆのクロックを生成するものであり、その出力は
信号線ａを経由し分周器１２及び１３に入力される。

分周器１２は２Ｌ分周器であり、信号線ａから与えられ
る周波数Ｇのクロックを２Ｌ分周し、Ｎ［Ｈｚ］の１３
ＣＬＫを作るものである。その出力信号は信号線すを経
由してセレクタ１４に入力される。

分周器１３は２に分周器であり、信号線ａから与えられ
る周波数Ｇのクロックを２に分周し、Ｍ［Ｈ４ＦのＰＣ
ＬＫを作るものである。その出力信号は信号線Ｃを経由
してセレクタ１４に入力される。

セレクタ１４は信号線す及びＣによる信号の中から一方
を選択して信号線ｄに出力するものである。また、この
セレクタ１４は制御入力信号である信号線ｌの信号が論
理値「１」、信号線ｊの信号が論理値「０」の場合は信
号線ｄには信号線すを経由して送られてくるクロックＢ
ＣＬＫを選択して出力する。さらにまた、信号線ｉの信
号が論理値「０」、信号線ｊの信号が論理値「１」の場
合は信号線Ｃを経由して送られてくるクロックＰＣＬＫ
を選択して出力する。

つまり、このセレクタ１４の出力は信号線ｄを経由して
プロセッサ３１に与えられ、信号線ｄへの信号がプロセ
ッサ３１の動作クロックとなる。

タイミング発生器１５はセレクタ１４の切換えのタイミ
ングを作成するものであり、信号線ｅを介して入力され
るクロックＢＣＬＫをカウントする。

そして、そのＬ個目の力ろント値の出力はインバータ１
７、信号線ｆ１オア回路１８を順に経由してマスクリセ
ット入力端子ＭＲにフィードバックされており、これに
よりＬ進カウンタを構成している。セレクタ１４への切
換えタイミング信号にはタイミング発生器１５のＬ−１
個目のカウント値の出力を用いており、その出力は信号
線ｇを経由してＦＦ１６のクロック入力端子ＣＬＫに入
力されている。

つまり、信号線ｇへの出力はタイミング発生器１５のＬ
−１個目のカウント値の出力で論理値「１」となり、Ｌ
個目のカウント値のときには論理値「０」となる。

ＦＦ１６は外部からのクロック切換え要求信号りを信号
線ｇによる切換えタイミング信号に同期させて信号線ｉ
及びｊによるセレクタ１４への制御入力信号を作るため
に設けられている。また、信号線ｊへの信号は信号線ｊ
への信号の反転信号である。

信号線ｋにはリセット信号が外部から与えられる。この
リセット信号が分周器１２及び１３、タイミング発生器
１５、ＦＦ１６の各マスクリセット端子ＭＲに入力され
、これらの初期化が行われる。これらを同時にリセット
することにより、同期タイミングの位相を合わせること
ができるのである。つまり、これにより、クロックＢＣ
ＬＫとクロックＰＣＬＫとはクロックＢＣＬＫのＬクロ
ック周期で同期する（位相が一致する）ことになる。

かかる構成において、信号線りへのクロック切換要求信
号の論理値が「Ｏ」の場合、信号線ｄへの出力信号はク
ロックＰＣＬＫとなり、プロセッサ３１は本来の動作ク
ロックにて動作する。一方、論理値「１」の場合、信号
線ｄへの出力信号はクロックＢＣＬＫとなり、プロセッ
サ３１は主記憶３２、すなわち、システムバス９９側の
動作クロックにて動作する。

つまり、初期状態すなわち、通常時には、クロック切換
要求信号を論理値「０」としておき、プロセッサ３１を
クロックＰＣＬＫによって動作させる。

そして、プロセッサ３１がシステムバス９９を使用し、
主記憶３２をアクセスする場合にはクロック切換要求信
号を論理値「１」とすることにより、−時的にプロセッ
サ３１をシステムバス９９に同期したクロックで動作さ
せる。これにより、プロセッサ３１は主記憶３２に対し
て有効にアクセスすることができるのである。

また、データの授受が終了した後、クロック切換要求信
号を再び論理値「０」とすることにより、プロセッサ３
１は通常状態となり、クロックＰＣＬＫにて動作するこ
とになる。

次に、第２図を用いて、第１図の各部の動作を説明する
。第２図は第１図の各部の動作例を示すタイミングチャ
ートである。図においては、分周器１３から信号線Ｃへ
の出力信号と、分周器１２から信号線すへの出力信号と
、タイミング発生器１５から信号線ｇへの出力信号と、
信号線りのクロック切換要求信号と、セレクタ１４から
信号線ｄへの出力信号とが示されている。

通常時においては、本回路はセレクタ１４によって分周
器１３から信号線Ｃへの出力信号すなわちクロックＰＣ
ＬＫが選択され、このクロックＰＣＬＫがプロセッサ３
１の動作クロックとなる。これが区間Ａである。

次に、プロセッサ３１がシステムバス９９を介して主記
憶３２に対してアクセスするときには、クロック切換要
求信号が論理値「１」になることにより、信号線ｄへの
出力信号は時刻Ｔ１においてクロックＰＣＬＫからクロ
ックＢＣＬＫに切換わる。つまり、区間Ｂにおいてはク
ロックＢＣＩＪがプロセッサ３１の動作クロックとなる
。

プロセッサ３１から主記憶３２へのアクセスが終了する
と、時刻Ｔ２においてクロック切換要求信号が論理値「
０」になる。これにより、タイミング発生器１５のＬ−
１個目のカウント値によってＦＦ１６にその論理値「０
」が保持され、信号線ｌの論理値が「０」、信号線ｊの
論理値が「１」となる。すると、信号線ｄへの出力信号
は時刻Ｔ３において再び、クロックＢＣＬＫからクロッ
クＰＣＬＫに切換わる。つまり、区間Ｃにおいてはクロ
ックＰＣＬＫがプロセッサ３１の動作クロックとなる。

要するに、タイミング発生器１５、ＦＦ１６等はクロッ
クＰＣＬＫとクロックＢｃｌｋとの位相を合わせて切換
えるためのタイミングを発生しており、これ−により切
換えに伴う誤動作等を排除しているのである。

よって、プロセッサ３１は通常時すなわち、区間Ａ及び
Ｃにおいては本来の動作クロックである、クロックＰＣ
ＬＫによって動作し、主記憶３２へのアクセス時にはク
ロックＢＣＬにによって動作することになる。したがっ
て、プロセッサ３１の動作速度の低下を最少限に抑えつ
つ、主記憶３２に対して有効にアクセスできるのである
。

また、従来必要であったＦＩＦＯが不要となり、ハード
ウェア量が削減できるとともに、複雑なウェイト制御も
不要となるのである。

なお、本実施例においては、プロセッサによるアクセス
の対象が主記憶である場合について説明したが、他の装
置、例えば、磁気ディスク装置等である場合についても
応用できることは明らかである。

発明の詳細 な説明したように本発明は、プロセッサの動作クロック
の周波数とシステムバスの動作周波数とが異なる情報処
理システミにおいて、プロセッサからシステムバスを介
してのデータ授受を行う時にのみプロセッサの動作クロ
ックをシステムバスの動作クロックに切換えることによ
り、従来よりも少ないハードウェア量でデータ授受の際
の同期化が有効に行えるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例による情報処理システムの主要
部の構成を示すブロック図、第２図は第１図の各部の動
作を示すタイミングチャート、第３図は従来の情報処理
システムの概略構成図である。 主要部分の符号の説明 １１・・・・・・発振器 １２．１３・・・・・・分周器 １４・・・・・・セレクタ １５・・・・・・タイミング発生器 １６・・・・・・フリップフロップ

Claims (1)

【特許請求の範囲】
1. （１）周波数Ｍのクロックに同期して動作する第１の装
   置と、周波数Ｎ（Ｍ＞Ｎ）のクロックに同期して動作す
   る第２の装置と、前記第１の装置と前記第２の装置とを
   接続するシステムバスとを含む情報処理システムであっ
   て、前記第１の装置から前記第２の装置にアクセスする
   ときに前記周波数Ｍのクロックの代わりに前記周波数Ｎ
   のクロックに同期して前記第１の装置を動作するように
   したことを特徴とする情報処理システム。