JPH09222988A

JPH09222988A - コンピュータシステム及び第１の回路と第２の回路との間でデータを転送するインタフェース回路

Info

Publication number: JPH09222988A
Application number: JP8194167A
Authority: JP
Inventors: Louise Y Yeung; ルイズ・ワイ・ユング; Ling Cen; リン・セン
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1995-07-07
Filing date: 1996-07-05
Publication date: 1997-08-26
Anticipated expiration: 2016-07-05
Also published as: US5931926A; DE69615471T2; JP3712471B2; DE69615471D1

Abstract

(57)【要約】【課題】同期していない第１の回路と第２の回路との
間でデータを転送するときに、ｍｃｌｋドメイン回路か
らのデータ要求とｓｃｌｋドメインでのバス要求との間
の短いターンアラウンド時間を達成するインタフェース
回路を提供する。【解決手段】読取りバス要求イネーブル生成装置が、
読取りバス要求イネーブル信号を第１の回路に提供し、
Ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラ
グ生成装置が、第１のＦＩＦＯバッファのフルネス度を
第２の回路に示す複数のフラグを提供する。第２のＦＩ
ＦＯバッファが第２の回路から第１の回路へデータを転
送する。第２のＦＩＦＯバッファに対する読取りと書込
みを同期させる関連する論理機構が提供される。書込み
バス要求イネーブル生成装置は、書込みバス要求イネー
ブル信号を第１の回路に提供し、Ａｔ＿ｌｅａｓｔ＿ｙ
＿ｗｏｒｄｓ＿ｅｍｐｔｙフラグ生成装置は、第２のバ
ッファのエンプティネス度を第２の回路に示す複数のフ
ラグを提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、先入れ先出し（Ｆ
ＩＦＯ）バッファの分野に関し、詳細には、２つの非同
期クロック・ドメイン間の境界を横切る情報を同時に同
期させ、あらゆるクロック・サイクルに一方のクロック
・ドメインにＦＩＦＯフルネス(fullness)度の表示を与
え、あらゆるクロック・サイクルに、ＦＩＦＯがデータ
を受け入れ、あるいは供給する準備が完了したことを示
す他方のクロック・ドメインに対するフラグを与える方
法および装置に関する。

【０００２】

【従来の技術】図１は、あるクロック・ドメインと他の
クロック・ドメインとの間でデータを転送する従来技術
の手法を示す図である。ブロック＿Ａ３は、クロック・
ドメインＡの回路を表す（たとえば、ブロック＿Ａ３の
信号はクロック＿Ａ５に同期し、クロック＿Ａ５の立上
りで信頼できるデータを有する）。同様に、ブロック＿
Ｂ７は、クロック＿Ｂ９に同期する回路および信号を表
す。クロック・ドメインＡとクロック・ドメインＢとの
間にＦＩＦＯ１１が配置される。この場合、データはＦ
ＩＦＯ１１を通じてブロック＿Ａ３からブロック＿Ｂ７
へ転送される。論理機構１３は、ＦＩＦＯに関連付けら
れており、ＦＩＦＯ１１が満杯であることを論理ブロッ
ク＿Ａ３に示す。関連するこのＦＩＦＯ論理機構１３は
また、ＦＩＦＯ１１が空であることをブロック＿Ｂ７に
示す。

【０００３】ＦＩＦＯ１１が満杯である場合、ブロック
＿Ａ３の回路はブロック＿Ａ３からＦＩＦＯ１１へのデ
ータの転送を停止し、有効なデータの上書きを防止す
る。満杯表示１５に対して、ブロック＿Ｂ７の回路は、
ブロック＿Ｂ７へのデータの転送を開始し、空信号１７
がアサートされ、ブロック＿Ｂ７によって受け取られる
まで転送を継続する。ブロック＿Ｂ７は、空信号１７に
対してＦＩＦＯ１１からのデータの読取りを停止し、無
効なデータ（たとえば、古いデータ）を読み取らないよ
うにする。

【０００４】従来技術のこのシステムでは、クロック・
ドメインＡ中の論理機構が、空信号１７を受け取るまで
ＦＩＦＯへの書込みを開始しないことは明白である。同
様に、クロック・ドメインＢ中の論理機構は、満杯標識
１５を受け取るまでＦＩＦＯ１１から読取りを行わな
い。したがって、クロック・ドメインＡ中の論理機構
が、書込みを行う前にＦＩＦＯ１１が完全に空になるの
を待つ待ち時間と、クロック・ドメインＢ中の論理機構
が、ＦＩＦＯ１１の内容を読み取る前にＦＩＦＯ１１が
完全に満杯になるのを待つ他の待ち時間がある。

【０００５】従来技術のこの手法は、両方のクロック・
ドメインが比較的低速であり、あるいは両方のクロック
・ドメインが同様に高速であるときには十分である。こ
の従来技術は、ＦＩＦＯの読取りと書込みを同時に行う
ことが重要でないときには十分である。言い換えれば、
低スループットのシステムでは、この手法は十分であ
る。しかし、ＡＴＭがＳバスよりもずっと高速にクロッ
キングされるＳバスＡＴＭ（非同期転送モード）システ
ムでは、従来技術の方法はもはや十分ではない。Ｓバス
性能を高めてＡＴＭの要件を満たすには、あらゆるクロ
ック・サイクルを利用する必要がある。さらに、クロッ
ク・ドメインＢ（Ｓバス側）中の論理機構が高速ターン
アラウンド（たとえば、平均負荷Ｓバス３２ビット３２
バイト・システムで毎秒１５５メガバイト（Ｍｂｐｓ）
デュプレックスを必要とするＡＴＭプロトコル）を必要
とするとき、従来技術のこの手法は不適切なものとな
る。高速ネットワーク・システムでは、スループットを
最大にして、ＦＩＦＯが１００％満杯または空になるの
を待たずにＦＩＦＯとの間のデータの転送を開始する必
要がある。したがって、特にＦＩＦＯが大型の場合に満
杯フラグまたは空フラグを待つ際の固有の待ち行列時間
を短縮するために様々なフルネス度（満杯度）標識また
はエンプティネス度（空の程度）標識を提供する必要が
ある。

【０００６】さらに、クロック・ドメインＡ中の論理機
構とクロック・ドメインＢ中の論理機構は互いに同期し
ない（たとえば、ＦＩＦＯに対する読取りと書込みは同
期しない）ので、任意のクロック・サイクルに、ＦＩＦ
Ｏ中の内容の「真の」レベルを動的に判定する必要があ
る。たとえば、ブロックＡによってＦＩＦＯに４つのデ
ータ語が書き込まれ、同じクロック中にブロックＢによ
って４つのデータ語が読み取られた場合、ＦＩＦＯのエ
ンプティネス度またはフルネス度に正味変化はない。

【０００７】任意のクロック・サイクルでＦＩＦＯの内
容の「真の」レベルを正確に判定するには、ドメインＢ
から得たＦＩＦＯポインタ情報をドメインＡのクロック
に同期させ、ドメインＢから得た制御情報をドメインＡ
に同期させなければならないことは明白である。この情
報は、ＦＩＦＯの現フルネス状態またはフルネス度を判
定する（たとえば、より低速のクロック・ドメインから
の信号をより高速のクロック・ドメインに同期させる）
ために使用される。

【０００８】各クロック・サイクルでのＦＩＦＯのレデ
ィネス（たとえば、十分な空間またはデータを有する）
を算出し、入出力バスを介してＩＯＤＭＡスレーブ
（たとえばホスト・メモリ）との間でデータをやり取り
するには、制御信号、アドレス情報、ＦＩＦＯに対して
どのくらいのデータを書き込み、あるいは読み取るかの
サイズ情報などの情報が必要である。

【０００９】あるクロック・ドメインからの信号と他の
クロック・ドメインとを同期させる従来型の方法は、Ｉ
Ｏバスを介したデータ転送にＦＩＦＯを使用し、高速ネ
ットワークをサポートするためにスループットを最大に
する準備をただちに完了することを必要とする前述の状
況には不適切である。

【００１０】１ビット同期は２つの理由で実施すること
ができない。第１に、前述のように、ＦＩＦＯのデータ
転送に関する現レベルおよびレディネス（readiness ）
を正しく算出するためには複数の情報ビットを一方のク
ロック・ドメインから他方のクロック・ドメインに同期
させなければならない。第２に、クロック・ドメインＡ
からクロック・ドメインＢに、およびその逆に同期させ
る必要があるのが１情報ビットだけである場合でも、従
来技術の１ビット同期方式は受け入れられない走行時間
または待ち時間を有する。たとえば、従来技術の１ビッ
ト同期方式は、マスタ・スレーブ原則に基づいて動作
し、完全なハンドシェークが必要とされる（たとえば、
情報ビットをクロック・ドメインＡからクロック・ドメ
インＢに同期させ、逆にクロック・ドメインＢからクロ
ック・ドメインＡに同期させることは、クロック・ドメ
インＢ中の情報に依存し、逆もまた同様である）。した
がって、同期が行われている間はクロック・ドメインＡ
の状態を変更してはならない（たとえば、クロック・ド
メインＡからの信号をクロック・ドメインＢに同期させ
ている間にはクロック・ドメインＡの状態を保持す
る）。

【００１１】さらに、クロック・ドメインＢ中の現在同
期中の信号は、クロック・ドメインＢでの計算に使用さ
れる。しかし、信号は、計算され更新された後、クロッ
ク・ドメインＡで計算できるようにクロック・ドメイン
Ａに同期させなければならない（たとえば、一方のクロ
ック・ドメインから他方のクロック・ドメインへの走行
時間およびその逆の走行時間が、現応用例の時間制約を
超える）。

【００１２】クロック・ドメイン間の複数ビット同期
は、固有の準安定性問題を導入する。１ビット同期方式
における特定のクロック・エッジでデータが無効または
不確かである（たとえば、準安定性）とき、真のデータ
は最終的に正しい値（０または１）に達する（たとえ
ば、遅延が挿入され、正しい値は次のクロック・サイク
ルで提示される）。クロックＡとクロックＢは互いにま
ったく同期しない（たとえば、クロックの位相および周
波数が異なる）ので、ある種の例では、同期クロックの
特定のクロック・エッジでのデータが予想できず、かつ
信頼できないものとなる。

【００１３】しかし、複数のビットをクロック・ドメイ
ン間で同時に同期させる（たとえば、アドレス情報また
はサイズ情報中の複数のビット）ときには、２つ以上の
ビットが信頼できないデータを有すると完全に誤ったア
ドレスまたはサイズがもたらされ、単なる遅延では済ま
なくなるので、この準安定性問題は深刻である。言い換
えると、複数ビット値はクロックの立上りにおいては信
頼できない（すなわち、準安定性）。したがって、クロ
ック・ドメイン間の複数ビット同期を必要とする従来技
術の方法は通常、複数ビット値がクロック・サイクル当
たりに１ビットしか変化しないようにする技法（たとえ
ば、グレー・コードまたはジョンソン・カウンタ）を使
用する。このような方式は実施費用が高価であり（たと
えば、特に、複数ビット値が４ビットよりも大きい場
合、グレー・コードを実施するとビットが無駄にな
る）、特に、クロック境界を横切って多数の信号を同期
させる場合、結果的に使用されるハードウェアは試験お
よびデバッグが困難である。

【００１４】

【発明が解決しようとする課題】したがって、クロック
・ドメイン間で同期させるビットの数を最小限に抑え、
しかも各クロック・サイクルでＦＩＦＯのデータ転送に
関するレディネスの真の標識を提供する同期論理機構を
提供する方法および装置も必要である。本発明はそれを
実現することを課題とする。

【００１５】

【課題を解決するための手段】本発明は、最小の待ち時
間および最小の回路複雑度で、第１の回路と第２の回路
との間でデータを転送するために第１のクロック（たと
えば、ｓｃｌｋ）に同期する第１の回路と第２のクロッ
ク（たとえば、ｍｃｌｋ）に同期する第２の回路との間
に結合されたインタフェース回路である。

【００１６】本発明は、第１の回路によってＦＩＦＯに
書き込まれ、第２の回路によってＦＩＦＯから読み取ら
れるデータを転送するＦＩＦＯバッファ（すなわち、読
取りＦＩＦＯ）を含む。読取りＦＩＦＯは複数の記憶位
置を有する。この読取りＦＩＦＯは、ＦＩＦＯ中の次の
読取り位置を指す関連する読取りポインタと、ＦＩＦＯ
中の次の書込み位置を指す関連する書込みポインタとを
有する。第１の回路は、書込みポインタが指す位置に書
込みを行い、第２の回路は、読取りポインタが指す位置
から読取りを行う。

【００１７】本発明は、読取りＦＩＦＯに対する非同期
読取りおよび書込みを同期させ、読取りＦＩＦＯの読取
りポインタおよび書込みポインタを管理する論理機構を
提供する。本発明は、バス要求イネーブル、すなわち、
ＦＩＦＯが、読取りポインタ、書込みポインタ、第２の
回路からのサイズ情報およびアドレス情報、第１の回路
からのバス・サイクル情報、すなわちｍｃｌｋおよびｓ
ｃｌｋに基づいて第１の回路への入出力バス上へデータ
を転送する準備が完了したことを示す標識を提供する読
取りバス要求イネーブル生成装置も提供する。読取りバ
ス要求イネーブル生成装置は、第２の回路からのデータ
要求から第１の回路のバス要求までの迅速なターンアラ
ウンド時間を与えることによって、ｓｃｌｋドメイン中
のバスの帯域幅の使用度を最大にして１５５／６２２Ｍ
ｂｐｓＡＴＭＳＡＲプロトコルをサポートする。

【００１８】さらに、読取りバス要求イネーブル生成装
置は、前のＤＭＡサイクルがまだ継続している間（たと
えば、バック・ツー・バックＤＭＡ読取りのケース）に
ｓｃｌｋドメイン中の回路がバス要求をアサートできる
ようにする。読取りバス要求イネーブル生成装置は、Ｆ
ＩＦＯにいくつの空き記憶位置があるかを算出し、まだ
ＦＩＦＯに書き込まれていないデータの量も算出する回
路を含む。これらの計算は、あらゆるクロック・サイク
ルにｍｃｌｋドメイン内で行われ、１ビット信号のｒｄ
＿ＢＲ＿ｅｎがｓｃｌｋドメインに同期する。

【００１９】本発明は、読取りＦＩＦＯのフルネス度を
第２の回路に示す複数のフラグを提供するＡｔ＿ｌｅａ
ｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグ生成装置も
含む。Ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅ
ｄフラグ生成装置は、単なるＦＩＦＯ満杯標識ではな
く、読取りＦＩＦＯの様々なフルネス度の標識を提供す
る。本発明では、ＡＴＭコア（たとえば、インタフェー
ス論理）は、すべてのデータがＦＩＦＯに入るのを待つ
のではなく、早めに部分的な読取りを実行することがで
きる。ＦＩＦＯを満杯にする時間は、入出力バス・スレ
ーブ待ち時間に依存する。本発明は、ＦＩＦＯがハンド
シェーク志向可変スレーブ待ち時間バスＤＭＡ読取りか
らのすべてのデータを受け入れ、あるいは、ハンドシェ
ーク指向可変スレーブ待ち時間バスＤＭＡ書込みにすべ
てのデータを提供する準備が完了したことを示すフラグ
を、あらゆるクロック・サイクルにＳバス側に提供する
（たとえば、スレーブ装置は、最悪ケースに備えて、バ
ス要求に応答する際の可変待ち時間を有する）。

【００２０】本発明は、このフラグ生成装置を提供し
て、より密な粒度での迅速なデータ移動を保証し、従来
技術で論じた待ち時間を短縮する。具体的には、様々な
フルネス度のこれらの標識によって、ｍｃｌｋドメイン
回路は、読取りＦＩＦＯが完全に満杯になるのを待たず
にバッファからデータを読み取ることができる。本発明
では、読取りＦＩＦＯが必要な数の書き込まれた記憶位
置を有するようになった直後に、ｍｃｌｋドメイン回路
が読取りＦＩＦＯからデータを読み取ることができる。

【００２１】本発明は、第２の回路から第１の回路（す
なわち、書込みＦＩＦＯ）へデータを転送するＦＩＦＯ
バッファも含む。書込みＦＩＦＯは複数の記憶位置を有
する。書込みＦＩＦＯは、次の読取り位置を指す読取り
ポインタと、次の書込み位置を指す書込みポインタとを
有する。第１の回路は、読取りポインタが指す書込みＦ
ＩＦＯ中の記憶位置に対する読取りを行い、第２の回路
は、書込みポインタが指す書込みＦＩＦＯ中の位置への
書込みを行う。

【００２２】本発明は、書込みＦＩＦＯに対する読取り
と書込みを同期させ、読取りポインタおよび書込みポイ
ンタを管理する論理機構を含む。本発明は、読取りポイ
ンタ、書込みポインタ、第２の回路からのサイズ情報お
よびアドレス情報、第１の回路からのバス・サイクル情
報、すなわちｍｃｌｋおよびｓｃｌｋに基づいて第１の
回路へのバス要求イネーブル信号を生成する書込みバス
要求イネーブル生成装置も含む。

【００２３】バック・ツー・バックＤＭＡ書込みの場
合、このイネーブル生成装置によって、ｓｃｌｋドメイ
ン中の回路は、前のＤＭＡ書込みサイクルがまだ継続中
である間にバス要求をアサートすることができる。この
イネーブル生成装置は、ｍｃｌｋドメインにおいて、バ
ス要求イネーブルをいつ生成することができるかを動的
に判定し、その場合、１情報ビットはｗｒ＿ＢＲ＿ｅｎ
信号の形でｓｃｌｋドメインに同期する。

【００２４】本発明は、読取りポインタ、書込みポイン
タ、ｍｃｌｋに基づいて第２の回路に複数のフラグを提
供するＡｔ＿ｌｅａｓｔ＿ｙ＿ｗｏｒｄｓ＿ｅｍｐｔｙ
フラグ生成装置も含む。このような空フラグはあらゆる
ｍｃｌｋサイクルに、書込みＦＩＦＯ中の空記憶位置の
数を第２の回路に示す。

【００２５】ｓｃｌｋドメインのバス・プロトコルは非
同期的なもの（たとえば、データはあらゆるｓｃｌｋサ
イクルに現れるとは限らない）なので、本発明は書込み
ＦＩＦＯの様々なエンプティネス度を示すフラグを提供
し、それによって、書込みＦＩＦＯに十分な空間ができ
た直後に、ｍｃｌｋドメイン中の回路が書込みＦＩＦＯ
へのあるデータの書込みを開始することができる。

【００２６】したがって、本発明は、完全満杯フラグま
たは完全空フラグのみを待つ際の固有の待ち時間を最小
限に抑えることによってｍｃｌｋドメイン回路要求とｓ
ｃｌｋドメイン・バス要求との間の迅速なターンアラウ
ンドを達成するために、読取りＦＩＦＯ、関連する同期
論理機構、読取りバス要求イネーブル生成装置、Ａｔ＿
ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグ生成
装置、書込みＦＩＦＯ、関連する同期論理機構、書込み
バス要求イネーブル生成装置、Ａｔ＿ｌｅａｓｔ＿ｙ＿
ｗｏｒｄｓ＿ｅｍｐｔｙフラグ生成装置を提供する。さ
らに、本発明は、あらゆるｍｃｌｋサイクルに、ＦＩＦ
Ｏの状態（たとえば、読取りＦＩＦＯおよび書込みＦＩ
ＦＯ中の満杯記憶位置または利用可能な記憶位置の数）
の正確な表示を第２の回路に提供する。

【００２７】

【発明の実施の形態】図２は、本発明３２を組み込んだ
コンピュータ・システムを示す。本発明３２は、ホスト
・コンピュータ・システム１８とコンピュータ・ネット
ワーク・インタフェース１９との間でデータを転送する
インタフェース回路（すなわち、ＳＢ＿ＡＴＭ）であ
る。インタフェース回路ＳＢ＿ＡＴＭ３２は、ホスト・
コンピュータ・システム１８からコンピュータ・ネット
ワーク・インタフェース論理機構１９へデータを転送す
る読取りモジュール３３と、コンピュータ・ネットワー
ク・インタフェース論理機構１９からホスト・コンピュ
ータ・システム１８への転送を行う書込みモジュール３
４とを含む。

【００２８】ホスト・コンピュータ・システム１８は、
プロセッサ１９と、ホスト・メモリ２０と、入出力装置
をホスト・プロセッサ１９に接続する入出力（Ｉ／Ｏ）
バス３５と、入出力バス３５とのプロトコル・インタフ
ェースを実施する入出力装置回路３７（たとえば、Ｓバ
ス・プロトコル・エンジン）とを含む。プロセッサ１９
は、メモリ・バス２２を介してホスト・メモリ２０に結
合される。ホスト・コンピュータ・システム１８中の要
素は、第１のクロック（たとえば、ｓｃｌｋ３８）に対
して同期する。

【００２９】コンピュータ・ネットワーク・インタフェ
ース論理機構１９は、ホスト・コンピュータ・システム
１８によって指定された第１のフォーマットを有するデ
ータを、コンピュータ・ネットワーク１９によって指定
された第２のフォーマットに変換するＡＴＭ＿ＳＹＳ４
７を含む。ＡＴＭ＿ＳＹＳ４７は、読取りモジュール３
３からデータ経路２３を通じてＡＴＭ＿ＳＹＳ４７まで
のデータ転送を管理するＡＴＭ読取り論理機構２０を含
む。ＡＴＭ読取り論理機構２０は、複数の制御情報およ
びアドレス情報を読取りモジュール３３に提供し、ＡＴ
Ｍ読取り論理機構には、データ経路２１を通じて読取り
モジュール３３から複数のフラグが提供される。

【００３０】プロトコル・エンジン３７は、データ経路
２９を通じて読取りモジュール３３に（たとえば、メモ
リ２０から得た）データを提供する。プロトコル・エン
ジン３７は、バス・サイクル情報、ｓｃｌｋ３８および
複数の制御信号をデータ経路２８を通じて読取りモジュ
ール３３に提供し、プロトコル・エンジンには、やはり
データ経路２８を通じてバス要求イネーブル信号が提供
される。

【００３１】コンピュータ・ネットワーク・インタフェ
ース論理機構１９は、データ経路２７を通じたコンピュ
ータ・ネットワーク媒体から書込みモジュール３４への
データ転送を管理するＡＴＭ書込み論理機構２４も含
む。ＡＴＭ書込み論理機構２４は、サイズ情報、アドレ
ス情報、イネーブル信号をデータ経路２５を通じて書込
みモジュール３４に提供し、かつＡＴＭ書込み論理機構
には、書込みモジュール３４によって、書込みモジュー
ル３４中のいくつかの空記憶位置を示す複数のフラグが
提供される。ＡＴＭ＿ＳＹＳ４７中の回路構成要素は第
２のクロック（たとえば、ｍｃｌｋ５８）に同期する。

【００３２】書込みモジュール３４は、データ経路３１
を通じてホスト・コンピュータ・システム１８（たとえ
ば、メモリ２０）へデータを転送する。プロトコル・エ
ンジン３７はバス・サイクル情報、ｓｃｌｋ３８、複数
の制御信号をデータ経路３０を通じて書込みモジュール
３４に提供し、かつ書込みモジュール３４はバス要求イ
ネーブル信号をＳＢ＿ＰＲＯ３７に提供する。

【００３３】図３は、本発明をブロック図でさらに詳細
に示すものである。読取りモジュール３３はさらに、読
取りＦＩＦＯ８３自体用の同期論理機構８４に結合され
た読取りＦＩＦＯ８３を含む。Ｒｆ＿Ｓｙｎｃ８４はさ
らに、読取りバス要求イネーブル生成装置（ＲＢＲＥ
Ｇ）８９およびＡｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆ
ｉｌｌｅｄフラグ生成装置（ＡＬＸＷＦＦＧ）９１に結
合される。

【００３４】読取りＦＩＦＯバッファ（読取りＦＩＦ
Ｏ）８３は複数の記憶位置を有する。読取りＦＩＦＯバ
ッファ８３は、ＲＦ＿ＳＹＮＣ装置８４によって管理さ
れる書込みポインタ（ｗｐｔｒ）が指す位置にＳＢ＿Ｐ
ＲＯ３７によって書き込まれる。読取りＦＩＦＯ８３
は、やはりＲＦ＿ＳＹＮＣ装置８４によって管理される
読取りポインタ（ｒｐｔｒ）が指す位置からＡＴＭ＿Ｓ
ＹＳ４７によって読み取られる。読取りＦＩＦＯバッフ
ァ８３は、読取りポートと書込みポートとを含む二重ポ
ートＲＡＭ（ＤＰＲＡＭ）によって実施することができ
る。ｒｐｔｒポインタおよびｗｐｔｒポインタはこの二
重ポートＲＡＭのアドレスとして働く。

【００３５】ＡＴＭ＿ＳＹＳ４７は、ｓｃｌｋ３８より
も高い周波数を有するＳＢ＿ＡＴＭ３１への第２のクロ
ック（すなわち、ｍｃｌｋ５８）を提供する。ｓｃｌｋ
３８とｍｃｌｋ５８は、この２つのクロックの周波数ま
たは位相間に必要な関係がないという点で互いに同期し
ない。

【００３６】読取りＦＩＦＯ８３は、ＳＢ＿ＰＲＯ３７
からＡＴＭ＿ＳＹＳ４７へ転送されるデータをバッファ
する。データは、ｓｃｌｋに同期するＦＩＦＯ＿ｗｒ＿
ｅｎ４１を介しＳＢ＿ＰＲＯ３７によって読取りＦＩＦ
Ｏ８３に書き込まれる。データは、あらゆるｓｃｌｋ３
８サイクルに読取りＦＩＦＯ８３に書き込むことがで
き、あるいは、必ずしもあらゆるｓｃｌｋサイクルに書
き込まなくてもよい。ｓｃｌｋの立上りでＦＩＦＯ＿ｗ
ｒ＿ｅｎａｂｌｅ４１がアサートされた場合、読取りＦ
ＩＦＯ８３にデータが書き込まれる。ＦＩＦＯ＿ｗｒ＿
ｅｎ４１は、ｓｃｌｋベースのものであり、読取りモジ
ュール３３に入り、読取りＦＩＦＯ８３に書き込まれる
データがあることを示す。同様に、データはＡＴＭ＿Ｓ
ＹＳ４７によって、あらゆるｍｃｌｋ５８サイクルに読
取りＦＩＦＯ８３から読み取ることができる。ＡＴＭ＿
ｒｄ＿ｅｎ信号６３が１ｍｃｌｋにわたってアサートさ
れた場合、ｍｃｌｋ５８の立上りに１データ語が読取り
ＦＩＦＯ８３からＡＴＭ＿ＳＹＳ４７に読み込まれる。
ＡＴＭ＿ｒｄ＿ｅｎ６３がアサートされるｍｃｌｋサイ
クルの数は、読み出される語の数に等しい。

【００３７】指定”ｒｅａｄ”および”ｗｒｉｔｅ”
は、”ＦＩＦＯ”と共に使用されたときには、ホスト・
コンピュータ・システム（たとえば、メモリ２０）中の
データへのアクセスを示す。たとえば、”Ｒｅａｄ”
は、ホスト・コンピュータ・システム中のメモリ２０か
らデータが読み取られることを示す。同様に、”Ｗｒｉ
ｔｅ”はホスト・コンピュータ・システム中のメモリ２
０へのデータ転送を示す。

【００３８】ｓｃｌｋ３８がｍｃｌｋ５８に同期しない
ので、読取りＦＩＦＯ８３は独立型であり、非同期的に
書き込まれ読み取られる。本発明は、ＲＦ＿ＳＹＮＣ８
４を提供し、非同期読取りおよび書込みをそれに同期さ
せる。したがって、本発明は、以下で詳しく説明する同
期論理機構を提供して読取りＦＩＦＯを同期させる。

【００３９】書込みモジュール３４は、ＷＲ＿ＳＹＮＣ
論理機構１１４に結合された書込みＦＩＦＯ１１３も含
む。書込みモジュール３４は、共に、ＷＦ＿ＳＹＮＣ１
１４に結合された、書込みバス要求イネーブル生成装置
（ＷＢＲＥＧ）１１９とＡｔ＿ｌｅａｓｔ＿ｙ＿ｗｏｒ
ｄｓ＿ｅｍｐｔｙフラグ生成装置（ＡＬＹＷＥＦＧ）１
２１も含む。書込みＦＩＦＯ１１３は、ｍｃｌｋ５８お
よびＡＴＭ＿ｗｒ＿ｅｎ７１の組合せを通じてＡＴＭ＿
ＳＹＳ４７によって書き込まれる。書込みＦＩＦＯ１１
３はあらゆるｍｃｌｋサイクル５８に書き込むことがで
きる。ＡＴＭ＿ｗｒ＿ｅｎ信号がアサートされた場合７
１、ｍｃｌｋ５８の立上りにＡＴＭ＿ＳＹＳ４７から書
込みＦＩＦＯ１１３にデータが書き込まれる。書込みＦ
ＩＦＯ１１３は、ｓｃｌｋ３８およびＦＩＦＯ＿ｒｄ＿
ｅｎ４２信号の組合せを通じてＳＢ＿ＰＲＯ３７によっ
て読み取られる。ｓｃｌｋ３８の立上りでＦＩＦＯ＿ｒ
ｄ＿ｅｎ４２がアサートされた場合、ＳＢ＿ＰＲＯ３７
によって書込みＦＩＦＯ１１３からデータが読み取られ
る。

【００４０】ＷＦ＿ＳＹＮＣ論理機構１１４は、書込み
ＦＩＦＯ１１３に対する読取りおよび書込みを同期させ
る。

【００４１】本発明のＳＢ＿ＡＴＭ３２は、ＳＢ＿ＡＴ
Ｍ３２と入出力バス３５との間のインタフェースを提供
するＳＢ＿ＰＲＯ３７に結合される。前述のように、Ｓ
Ｂ＿ＰＲＯ３７はプロトコル・エンジンであり、入出力
バス３５プロトコルを実施する。この実施形態のＳＢ＿
ＰＲＯ３７は状態マシンであり、ＩＥＥＥＩｎｓｔｉ
ｔｕｔｅｏｆＥｌｅｃｔｒｏｎｉｃｓＥｌｅｃｔ
ｒｉｃａｌＥｎｇｉｎｅｅｒｓＳｂｕｓ１４９６
プロトコルを実施する。たとえば、ＳＢ＿ＰＲＯ３７
は、アドレスおよびデータをバスを介して転送するタイ
ミング信号およびハンドシェーク信号を生成する。ＳＢ
＿ＰＲＯ３７は、入出力バス３５を通じてＳＢ＿ＡＴＭ
３２とメモリ２０との間でデータを転送するデータ経路
（図示せず）を含む。ＳＢ＿ＰＲＯ３７は、メモリとの
間でデータを転送するデータ経路を提供するだけでな
く、本発明に関連するいくつかの信号も提供する。

【００４２】第１に、ＳＢ＿ＰＲＯ３７は、コンピュー
タ・システム（たとえば、ホスト・プロセッサ１９）に
よって生成されるシステム・クロック３８（たとえば、
Ｓバス用のｓｃｌｋ）を提供する。前述のように、メモ
リ２０や入出力バス３５などのシステム構成要素はｓｃ
ｌｋ３８に対して同期する。第２に、ＳＢ＿ＰＲＯ３７
は、読取りＦＩＦＯ８３にデータを書き込めるようにす
るＦＩＦＯ書込みイネーブル信号（ＦＩＦＯ＿ｗｒ＿ｅ
ｎ）４１と、書込みＦＩＦＯ１１３からデータを読み取
れるようにするＦＩＦＯ読取りイネーブル信号（ＦＩＦ
Ｏ＿ｒｄ＿ｅｎ）４２を提供する。

【００４３】本発明はＡＴＭ＿ＳＹＳ４７にも結合され
る。ＡＴＭ＿ＳＹＳ４７は、読取りＦＩＦＯ８３からＡ
ＴＭ＿ｄａｔａ＿ｏｕｔを受け取る送信ＦＩＦＯ２２
と、本発明にＡＴＭ＿ｄａｔａ＿ｉｎ５１を提供する受
信ＦＩＦＯ２６とを含む。ＡＴＭ＿ＳＹＳ４７は、ｍｃ
ｌｋ５８を生成するｍｃｌｋクロック生成装置２８も含
む。読取りイネーブル信号（たとえば、ＡＴＭ＿ｒｄ＿
ｅｎ）６３、ならびにｒｄ＿ｓｉｚｅ５７およびｒｄ＿
ａｄｄｒ６１の形のサイズ情報およびアドレス情報（た
とえば、読取りのサイズおよび読み取るべきメモリ位置
のアドレス）を本発明に提供するＡＴＭ読取り論理機構
２０も含む。ＡＴＭ読取り論理機構２０はＡＬＸＷＦＦ
Ｇ９１から複数のＡｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿
ｆｉｌｌｅｄフラグも受け取る。

【００４４】ＡＴＭ＿ＳＹＳ４７は、初期書込みアドレ
ス（たとえば、ｗｒ＿ａｄｄｒ６７）および書き込むべ
きデータの量（たとえば、ｗｒ＿ｓｉｚｅ６７）の形の
書込みに関するサイズ情報およびアドレス情報を提供す
るＡＴＭ書込み論理機構２４も含む。ＡＴＭ＿Ｗｒｉｔ
ｅ＿ｌｏｇｉｃ２４はまた、書込みイネーブル信号（た
とえば、ＡＴＭ＿ｗｒ＿ｅｎ７１）を本発明に提供し、
複数のＡｔ＿ｌｅａｓｔ＿ｙ＿ｗｏｒｄｓ＿ｅｍｐｔｙ
フラグをＡｌＹＷＥＦＧ１２１から受け取る。

【００４５】ＡＴＭ読取り論理機構および書込み論理機
構（２０、２４）は、あらゆるｍｃｌｋサイクル５８に
本発明の読取りＦＩＦＯ８３および書込みＦＩＦＯ１１
３に対する読取りおよび書込みをイネーブルすることが
できる。本発明のＡＬＸＷＦＦＧ論理機構９１およびＡ
ＬＹＷＥＦＧ論理機構１２１は、読取りＦＩＦＯ８３中
の満杯位置の数および書込みＦＩＦＯ１１３中の空位置
の数をそれぞれ、ＡＴＭ読取り論理機構および書込み論
理機構に示す複数のフラグを提供する。論理ブロック９
１および１２１は、所定数の位置が満杯または空になっ
た後、ＡＴＭ＿ＳＹＳ４７がただちに読取りＦＩＦＯ８
３からの読取りを行い、あるいは書込みＦＩＦＯ１１３
への書込みを行うことができるように、あらゆるｍｃｌ
ｋ５８サイクルにそれぞれのＦＩＦＯの状態（たとえ
ば、満杯または空の位置の数）を判定し提示する。あら
ゆるｍｃｌｋサイクルに読取りＦＩＦＯおよび書込みＦ
ＩＦＯの状態が変化する可能性があるので、本発明は、
あらゆるｍｃｌｋサイクルに読取りＦＩＦＯまたは書込
みＦＩＦＯの状態を提示する。

【００４６】ＳＢ＿ＰＲＯ３７は、入出力バス３５自体
の制御をＳＢ＿ＰＲＯ３７に与えるバス・アービタ（図
示せず）への入出力バス３５上にバス要求信号４３をア
サートするバス要求生成装置４１も含む。

【００４７】本発明は、読取りバス要求イネーブル信号
３９（すなわち、ｒｄ＿ＢＲ＿ｅｎ）および書込みバス
要求イネーブル信号４０（すなわち、ｗｒ＿ＢＲ＿ｅ
ｎ）をバス要求生成装置４１に与える。バス要求生成装
置４１は、どちらかの信号に応答して、入出力バス３５
へのバス要求４３を生成することをイネーブルされる。

【００４８】たとえば、バス要求生成装置４１は、ｒｄ
＿ＢＲ＿ｅｎ信号３９を受け取ったときに、バス要求４
３を入出力バス３５上にアサートすることをイネーブル
される。ＳＢ＿ＰＲＯ３７がバス３５の制御を与えられ
た後、直接メモリ・アクセス（ＤＭＡ）バースト・サイ
クルを介しＳＢ＿ＰＲＯ３７を通じてメモリ３７から本
発明の読取りＦＩＦＯ８３にデータが転送される。

【００４９】図４は、ＳＢ＿ＡＴＭ３２の特定の構成要
素を詳しく示すものである。本発明は、さらに読取りＦ
ＩＦＯ（たとえば、二重ポートＲＡＭ）８３とＲｆ＿Ｓ
ｙｎｃ８４とを含む同期読取りＦＩＦＯ８１を含む。Ｒ
ｆ＿Ｓｙｎｃ８４はさらに、読取りＦＩＦＯ８３中の次
に読み取るべき位置を指す読取りポインタ（ｒｐｔｒ）
１０１を管理する読取り論理機構８５と、読取りＦＩＦ
Ｏ８３の次に書き込むべき位置を指す書込みポインタ
（ｗｐｔｒ）１０３を管理する書込み論理機構８７とを
含む。

【００５０】同期読取りＦＩＦＯ８１には、ｓｃｌｋ３
８、ＳＢ＿ＰＲＯ３７からのＦＩＦＯ＿ｗｒ＿ｅｎ４
１、ＡＴＭ＿ＳＹＳ４７からのｍｃｌｋ５８およびＡＴ
Ｍ＿ｒｄ＿ｅｎ６３が提供される。同期読取りＦＩＦＯ
８１は、読取りバス要求イネーブル生成装置８９およ
び”Ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅ
ｄ”フラグ生成装置９１にｒｐｔｒ１０１（たとえば、
ＦＩＦＯアドレス情報）およびｗｐｔｒ１０３（たとえ
ば、ＦＩＦＯアドレス情報）を提供する。

【００５１】読取りバス要求イネーブル生成装置８９
は、他のバス・サイクル情報１０５をＳＢ＿ＰＲＯ３７
から受け取ると共に、ＤＭＡ読取り要求サイズ情報およ
びアドレス情報をＡＴＭ＿ＳＹＳ４７から受け取り、ｒ
ｄ＿ＢＲ＿ｅｎ３９をＳＢ＿ＰＲＯ３７に提供する。読
取りバス要求イネーブル生成装置８９については下記で
詳しく説明する。”Ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ
＿ｆｉｌｌｅｄ”フラグ生成装置９１は、Ａｔ＿ｌｅａ
ｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグ６５をＡＴ
Ｍ＿ＳＹＳ４７に提供する。この場合、ｘは整数であ
る。

【００５２】本発明は、さらに第２の二重ポートＲＡＭ
１１３とＷｆ＿Ｓｙｎｃ１１４とを含む同期書込みＦＩ
ＦＯ１１１も含む。Ｗｆ＿Ｓｙｎｃ１１４はさらに、書
込みＦＩＦＯの読取りポインタ（ｒｐｔｒ）１２３を管
理する読取り論理機構１１５と、書込みＦＩＦＯ１１１
の書込みポインタ（ｗｐｔｒ）１２５を管理する書込み
論理機構１１７とを含む。

【００５３】同期読取りＦＩＦＯ８１と同様に、同期書
込みＦＩＦＯ１１１は、書込みバス要求イネーブル生成
装置１１９と”Ａｔ＿ｌｅａｓｔ＿ｙ＿ｗｏｒｄｓ＿ｅ
ｍｐｔｙ”フラグ生成装置１２１の両方にｒｐｔｒ１２
３およびｗｐｔｒ１２５を提供する。ＤＰＲＡＭ１１３
にＡＴＭ＿ｄａｔａ＿ｉｎが書き込まれ、書込みＦＩＦ
Ｏ１１１からＳＢ＿ｄａｔａ＿ｏｕｔが読み取られる。
書込みバス要求イネーブル生成装置１１９には、ｍｃｌ
ｋ５８、ｓｃｌｋ３８、ｗｒ＿ｓｉｚｅのサイズ情報、
ｗｒ＿ａｄｄｒのメモリ・アドレス情報がＡＴＭ＿ＳＹ
Ｓ４７から提供され、かつ書込みバス要求イネーブル生
成装置はＳＢ＿ＰＲＯ３７にｗｒ＿ＢＲ＿ｅｎ４０を提
供する。書込みイネーブル生成装置１１９はＳＢ＿ＰＲ
Ｏ３７からＳバス・サイクル情報２７も受け取る。

【００５４】”Ａｔ＿ｌｅａｓｔ＿ｙ＿ｗｏｒｄｓ＿ｅ
ｍｐｔｙ”フラグ生成装置１２１にはｒｐｔｒ１２３お
よびｗｐｔｒ１２５が提供され、かつ”Ａｔ＿ｌｅａｓ
ｔ＿ｙ＿ｗｏｒｄｓ＿ｅｍｐｔｙ”フラグ生成装置１２
１はＡＴＭ−ＳＹＳ４７に対する適切な１組のＡｔ＿ｌ
ｅａｓｔ＿ｙ＿ｗｏｒｄｓ＿ｅｍｐｔｙフラグを生成す
る。これらのフラグは、あらゆるｍｃｌｋ５８サイクル
に書込みＦＩＦＯ１１３中の空記憶位置の数（たとえ
ば、”ｙ”、すなわち２語、４語など）をＡＴＭ＿ＳＹ
Ｓ４７に示す。同様に、Ａｔ＿ｌｅａｓｔ＿ｘ＿ｆｉｌ
ｌｅｄフラグ６５は、あらゆるｍｃｌｋサイクルに、有
効なデータが書き込まれている読取りＦＩＦＯ８１中の
記憶位置の数を示す。

【００５５】図５は、同期読取りＦＩＦＯ８１を詳しく
示すものである。読取りＦＩＦＯ８３は、二重ポートＲ
ＡＭ（ＤＰＲＡＭ）自体への書込みを行うＡポートとＤ
ＰＲＡＭ自体からの読取りを行うＢポートとを有するＤ
ＰＲＡＭとして実施することができる。各ポートは、別
々のアドレス線、クロック、読取りイネーブルまたは書
込みイネーブルを有する。

【００５６】書込み論理機構８７は、ＤＰＲＡＭ８３の
ポートＡに対するｗｐｔｒ（たとえば、アドレス）を生
成する書込みポインタ生成装置１４１を含む。書込みポ
インタ生成装置１４１は、クロック信号を受け取ったと
きには必ずｗｐｔｒ１０３を増分する循環カウンタと共
に実施することができる。書込み論理機構８７は、ｓｃ
ｌｋベースのＦＩＦＯ＿ｗｒ＿ｅｎ４１をｍｃｌｋ５８
に同期させるＷｒ＿ｃｌｋａ生成装置１４３も含む。こ
のＷｒ＿ｃｌｋａ生成装置１４３にはｍｃｌｋ５８、ｓ
ｃｌｋ３８、ＦＩＦＯ＿ｗｒ＿ｅｎ信号４１が提供さ
れ、かつＷｒ＿ｃｌｋａ生成装置は書込みポインタ生成
装置１４１に同期書込みクロック信号（ｗｒ＿ｃｌｋ
ａ）１４７を提供する。ｗｒ＿ｃｌｋａ信号１４７は、
ＤＰＲＡＭ８３のポートＡのクロック入力（すなわち、
ｃｌｋ＿ａ）にも提供される。Ｗｒ＿ｃｌｋａ生成装置
１４３を実施する回路については、図６に関して下記に
詳しく説明する。

【００５７】読取り論理機構８５は、ＤＰＲＡＭ８３の
ポートＢのアドレス入力に提供される読取りポインタ１
０１を生成するためにｍｃｌｋ５８によってクロッキン
グされる読取りポインタ生成装置（Ｒｐｔｒ生成装置）
１４９を含む。ポートＢはｍｃｌｋ５８を用いてクロッ
キングされる。読取りポインタ生成装置１４９は、あら
ゆるｍｃｌｋサイクルにｒｐｔｒ１０１を増分する循環
カウンタとして実施することもできる。ポートＢ用の読
取りイネーブルはＡＴＭ＿ｒｄ＿ｅｎ信号６３である。

【００５８】図６は、本発明のＷｒ＿ｃｌｋａ生成装置
回路１４３を示す。ｗｒ＿ｃｌｋａ１４７によってクロ
ッキングされる第２のフリップフロップ１６３へ送られ
る信号を生成するために第１のフリップフロップ１６１
にｓｃｌｋ３８が提供される。フリップフロップ１６３
の出力はｔｏｇ１信号１６５であり、トグル信号１７１
を生成するために第１の比較回路１６７に提供される。
トグル信号１７１はさらに、ＡＮＤゲート１７３へ送ら
れる。比較回路１６７は、ｔｏｇ１１６５と、ｍｃｌ
ｋ５８を用いてクロッキングされるフリップフロップ１
６９の出力とを比較する。フリップフロップ１６３の反
転出力は、フリップフロップ１６１の入力に提供され
る。

【００５９】ＡＮＤゲート１７３には、ＦＩＦＯ＿ｗｒ
＿ｅｎ信号４１と、反転されたｍｃｌｋを用いてクロッ
キングされるフリップフロップ１６８の出力からの信号
が提供される。フリップフロップ１６８の入力にはＦＩ
ＦＯ＿ｗｒ＿ｅｎ信号４１が提供される。

【００６０】ＡＮＤゲート１７３の出力は、反転された
ｍｃｌｋ５８を用いてクロッキングされる他のフリップ
フロップ１８３に提供される。このフロップ１８３の出
力は、ｗｒ＿ｃｌｋａ信号１４７を生成するようにｍｃ
ｌｋ５８を用いてクロッキングされるＯＲゲート・パル
ス形成回路１８５に渡される。

【００６１】点線内の回路構成要素は、Ｗｒ＿ｃｌｋａ
生成装置１４３の底部としてミラーリングされる。具体
的には、反転されたｍｃｌｋを用いてクロッキングされ
るフリップフロップ１７７は、第２の比較回路１７９へ
送られるｔｏｇ２信号を生成する。比較回路１７９の出
力は第２のＡＮＤゲート１８１に提供される。ＡＮＤゲ
ート１８１には、ＦＩＦＯ＿ｗｒ＿ｅｎａｂｌｅ信号４
１と、ｍｃｌｋ５８を用いてクロッキングされるフリッ
プフロップ１７５の出力が提供される。ＡＮＤゲート１
８１の出力は、やはりｍｃｌｋ５８を用いてクロッキン
グされる別のフリップフロップ１８７への入力として提
供される。フリップフロップ１８７の出力は、ｗｒ＿ｃ
ｌｋａ１４７を生成するためにＯＲゲート・パルス形成
回路１８５に提供される。

【００６２】前述のように、点線ブロックはＷｒ＿ｃｌ
ｋａ生成装置１４３の下部と対称的である。点線部分の
回路要素は、ｍｃｌｋ５８立上りを用い、次いでｍｃｌ
ｋ５８立下りを用いてＦＩＦＯ＿ｗｒ＿ｅｎ４１をサン
プリングする。あらゆる同期に２つのサンプルが必要で
ある。Ｗｒ＿ｃｌｋａ生成装置回路１４３の下部は、ｍ
ｃｌｋの立下り、次いでｍｃｌｋの立上りでＦＩＦＯ＿
ｗｒ＿ｅｎをサンプリングする。回路の上半分と下半分
のどちらかが、ＦＩＦＯ＿ｗｒ＿ｅｎ４１のサンプルを
得て、適切な内部フラグをトグルし（すなわち、ｔｏｇ
１またはｔｏｇ２）他の半分がサンプルを得るのを禁止
する。

【００６３】Ｗｒ＿ｃｌｋａ生成装置１４３は、ｓｃｌ
ｋベースのＦＩＦＯ＿ｗｒ＿ｅｎ４１信号をｍｃｌｋ３
８に同期させる。ｗｒ＿ｃｌｋａ信号１４７は、ｍｃｌ
ｋ５８の関数であり、有効なＦＩＦＯ＿ｗｒ＿ｅｎ４１
があるときにはいつでも生成される。ｗｒ＿ｃｌｋａ１
４７はｍｃｌｋ５８の立上りと立下りのどちらかに同期
する。ｗｒ＿ｃｌｋａ１４７は、ｗｐｔｒ１０３を維持
しＤＰＲＡＭ８３のポートＡをクロッキングするために
使用される。

【００６４】本発明は、ｍｃｌｋ５８がｓｃｌｋ３８よ
りもずっと高速であることを使用する。この特定の実施
形態では、各ｓｃｌｋ３８周期の長さは、ｍｃｌｋ５８
の３つのエッジに適応するためにｍｃｌｋ５８の長さの
少なくとも１．５倍である必要がある。この特性の結
果、同期論理機構８４は極めて簡略化される（たとえ
ば、本発明を実施するのに必要なのは、従来技術で必要
とされる多数のフリップフロップおよび特殊なハンドシ
ェーク論理機構ではなく、最小数のゲートおよびフリッ
プフロップだけである）。この同期方式は、ＦＩＦＯの
大きさがどれだけかにかかわらずに（すなわちＦＩＦＯ
サイズに依存せずに）、同様にうまく機能する。本発明
は、同期回路１４３が適切とみなしたときに、ｍｃｌｋ
５８によってｓｃｌｋベースのＦＩＦＯ＿ｗｒ＿ｅｎ４
１をサンプリングする。ＦＩＦＯ＿ｗｒ＿ｅｎ４１のサ
ンプリングは、各ｍｃｌｋエッジ（たとえば、立上り、
次いで立下り、あるいは立下り、次いで立上り）に基づ
くものである。このサンプリングまたは同期の結果はパ
ルスｗｒ＿ｃｌｋａ１４７であり、書込みポインタを更
新するために使用され、読取りＤＰＲＡＭ８３への書込
みクロックとしても使用される。したがって、読取りＦ
ＩＦＯ（ＤＰＲＡＭ）８３は、１つのクロック・ドメイ
ンのみ（すなわち、ｍｃｌｋドメイン）において、ラッ
チ・ベースではなく完全な同期エッジ・ベースで動作す
る。

【００６５】Ｗｒ＿ｃｌｋａ生成装置１４３中のトグル
生成装置１４５は、２つのｍｃｌｋ５８エッジによって
有効なＦＩＦＯ＿ｗｒ＿ｅｎ４１がサンプリングされた
後にあらゆるｓｃｌｋ３８立上りでトグルされるフラグ
（たとえば、トグル）を生成し、ｗｒ＿ｃｌｋａ１４７
が生成される。フラグがトグルしており、ｍｃｌｋエッ
ジによって別のＦＩＦＯ＿ｗｒ＿ｅｎ４１が検知された
場合、その信号は引き続き同期回路（たとえば、直列さ
れた２つのフロップ）内を進行して別のｗｒ＿ｃｌｋａ
１４７を生成することができる。ｗｒ＿ｃｌｋａ１４７
が生成された後、次のｓｃｌｋ立上りで、フラグは再び
トグルする。したがって、本発明は、あらゆるｍｃｌｋ
５８立上りで信頼できるものとなるロックステップ同期
を行う。さらに、本発明は簡単に、かつ効率的に実施す
ることができる（たとえば、最小限の論理機構で実施す
ることができる）。

【００６６】図７は、図６に示したｗｒ＿ｃｌｋａ生成
装置およびシンクロナイザ・ブロック１４３に関するタ
イミング図を示す。図７は、ｍｃｌｋ５８、ｓｃｌｋ３
８、トグル信号１７１、ｗｒ＿ｃｌｋａ１４７、ＦＩＦ
Ｏ＿ｗｒ＿ｅｎ信号４１、ｗｐｔｒ１０３の各関連信号
を示す。前述のように、ｍｃｌｋ５８とｓｃｌｋ３８は
互いに同期しない（たとえば、ｍｃｌｋ５８とｓｃｌｋ
３８の相対位相に関する仮定はない）。この特定の実施
形態では、ｍｃｌｋ５８は約４０ＭＨｚであり、ｓｃｌ
ｋ３８は約１６ＭＨｚないし２５ＭＨｚの範囲である。
ｒｐｔｒ１０１とｗｐｔｒ１０３は共にｍｃｌｋ５８に
同期する。本発明は、Ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄ
ｓ＿ｆｉｌｌｅｄフラグを使用して、同じ位置に対する
同時読取りおよび書込みが行われないようにする。ＡＴ
Ｍ読取り論理機構２０は、適切なフラグを参照し、フラ
グが許容するものだけを読み取る。フラグは常に（たと
えば、ＦＩＦＯがラップアラウンドしているとき、ある
いはＦＩＦＯがラップアラウンドされていないとき、あ
るいはＦＩＦＯに対するあるポインタが固定されている
とき）、ＦＩＦＯ中の読み取られていない新しい語の数
の真のリアルタイム標識であるので、

【００６７】この実施形態では、一度に６４データ・ビ
ットが読取りＦＩＦＯ８３に書き込まれ、あるいは読取
りＦＩＦＯから読み取られる。

【００６８】次に図７を参照すると分かるように、ｍｃ
ｌｋ５８の立上りと立下りの両方でＦＩＦＯ＿ｗｒ＿ｅ
ｎ４１がアサートされたときにｗｒ＿ｃｌｋａ１４７が
生成され、ｍｃｌｋ５８の立上りでのＦＩＦＯ＿ｗｒ＿
ｅｎ４１のサンプルはｍｃｌｋ５８の立下りでのサンプ
ル値に等しい。ｗｒ＿ｃｌｋａ１４７は、ｍｃｌｋ５８
の２分の１周期だけ持続し、特定のトグル値に対して１
度だけ生成される。このトグルは、前のｗｒ＿ｃｌｋａ
サイクルでの値とは異なる値である（すなわち、あらゆ
るｗｒ＿ｃｌｋａサイクルに２つの値間でトグルす
る）。ｗｒ＿ｃｌｋａは、ｗｐｔｒ１０３を、次に書き
込むべき記憶位置を指すように増分する。ｍｃｌｋ５８
は、読取りポインタ（ｒｐｔｒ）１０１を、次に読み取
るべき記憶位置を指すように増分する。

【００６９】図８は、同期書込みＦＩＦＯ１１１を詳し
く示すものである。書込みＦＩＦＯ１１３は、二重ポー
トＲＡＭ（ＤＰＲＡＭ）自体からの読取りを行うＡポー
トとＤＰＲＡＭ自体への書込みを行うＢポートとを有す
るＤＰＲＡＭとして実施することができる。各ポート
は、別々のアドレス線、クロック、読取りイネーブルま
たは書込みイネーブルを有する。

【００７０】読取り論理機構１１５は、ＤＰＲＡＭ１１
３のポートＡに対するｒｐｔｒ１２３（たとえば、アド
レス）を生成する読取りポインタ生成装置２４９を含
む。読取りポインタ生成装置２４９は、クロック信号を
受け取ったときには必ずｒｐｔｒ１２３を増分する循環
カウンタと共に実施することができる。読取り論理機構
１１５は、ｓｃｌｋベースのＦＩＦＯ＿ｒｄ＿ｅｎ４２
をｍｃｌｋ５８に同期させるＲｄ＿ｃｌｋａ生成装置２
４３も含む。このＲｄ＿ｃｌｋａ生成装置２４３にはｍ
ｃｌｋ５８、ｓｃｌｋ３８、ＦＩＦＯ＿ｒｄ＿ｅｎ信号
４２が与えられ、かつＲｄ＿ｃｌｋａ生成装置は読取り
ポインタ生成装置２４９に同期書込みクロック信号（ｒ
ｄ＿ｃｌｋａ）２４７を与える。ｒｄ＿ｃｌｋａ信号２
４７は、ＤＰＲＡＭ１１３のポートＡのクロック入力
（すなわち、ｃｌｋ＿ａ）にも与えられる。Ｒｄ＿ｃｌ
ｋａ生成装置２４３を実施する回路については、図９に
関して下記に詳しく説明する。

【００７１】書込み論理機構１１７は、ＡＴＭ＿ｗｒ＿
ｅｎ７１がアサートされたときにｍｃｌｋ５８によって
クロッキングされる書込みポインタ生成装置（Ｗｐｔｒ
生成装置）２４１を含む。書込みポインタ生成装置２４
１は、ＤＰＲＡＭ１１３のポートＢのアドレス入力に与
えられる書込みポインタ１２５を生成する。ポートＢは
ｍｃｌｋ５８を用いてクロッキングされる。書込みポイ
ンタ生成装置２４１は、あらゆるｍｃｌｋサイクルにｗ
ｐｔｒ１２５を増分する循環カウンタとして実施するこ
ともできる。

【００７２】図９は、本発明のＲｄ＿ｃｌｋａ生成装置
回路２４３を示す。ｒｄ＿ｃｌｋａ２４７によってクロ
ッキングされる第２のフリップフロップ２６３へ送られ
る信号を生成するために第１のフリップフロップ２６１
にｓｃｌｋ３８が提供される。フリップフロップ２６３
の出力はｔｏｇ１信号２６５であり、トグル信号２７１
を生成するために第１の比較回路２６７に提供される。
トグル信号２７１はさらに、ＡＮＤゲート２７３へ送ら
れる。比較回路２６７は、ｔｏｇ１２６５と、ｍｃｌ
ｋ５８を用いてクロッキングされるフリップフロップ２
６９の出力とを比較する。フリップフロップ２６３の反
転出力は、フリップフロップ２６１の入力に結合され
る。

【００７３】ＡＮＤゲート２７３の出力は、反転された
ｍｃｌｋ５８を用いてクロッキングされる他のフリップ
フロップ２８３に与えられる。このフリップフロップ２
８３の出力は、ｒｄ＿ｃｌｋａ信号２４７を生成するよ
うにｍｃｌｋ５８を用いてクロッキングされるＯＲゲー
ト・パルス形成回路２８５に渡される。

【００７４】ＡＮＤゲート２７３には、ＦＩＦＯ＿ｒｄ
＿ｅｎ信号４２と、反転されたｍｃｌｋによってクロッ
キングされるフリップフロップ２６８の出力も加えられ
る。フリップフロップ２６８は入力としてＦＩＦＯ＿ｒ
ｄ＿ｅｎ信号４２を有する。

【００７５】点線内の回路構成要素は、Ｒｄ＿ｃｌｋａ
生成装置２４３の下部としてミラーリングされる。具体
的には、反転されたｍｃｌｋ５８を用いてクロッキング
されるフリップフロップ２７７は、第２の比較回路２７
９へ送られるｔｏｇ２信号を生成する。比較回路２７９
の出力は第２のＡＮＤゲート２８１に提供される。ＡＮ
Ｄゲート２８１には、ＦＩＦＯ＿ｒｄ＿ｅｎａｂｌｅ信
号４２と、やはりｍｃｌｋ５８を用いてクロッキングさ
れるフリップフロップ２７５の出力が提供される。ＡＮ
Ｄゲート２８１の出力は、やはりｍｃｌｋ５８を用いて
クロッキングされる別のフリップフロップ２８７への入
力として提供される。フリップフロップ２８７の出力
は、ｒｄ＿ｃｌｋａ２４７を生成するためにＯＲゲート
・パルス形成回路２８５に提供される。

【００７６】前述のように、点線ブロックはＲｄ＿ｃｌ
ｋａ生成装置２４３の下部と対称的である。点線部分の
回路要素は、ｍｃｌｋ５８立上りを用い、次いでｍｃｌ
ｋ５８立下りを用いてＦＩＦＯ＿ｒｄ＿ｅｎ４２をサン
プリングする。あらゆる同期に２つのサンプルが必要で
ある。Ｒｄ＿ｃｌｋａ生成装置回路２４３の下部は、ｍ
ｃｌｋの立下り、次いでｍｃｌｋの立上りでＦＩＦＯ＿
ｒｄ＿ｅｎをサンプリングする。回路の上半分と下半分
のどちらかが、ＦＩＦＯ＿ｒｄ＿ｅｎ４２のサンプルを
得て、適切な内部フラグをトグルし（すなわち、ｔｏｇ
１またはｔｏｇ２）他の半分がサンプルを得るのを禁止
する。

【００７７】Ｒｄ＿ｃｌｋａ生成装置２４３は、ｓｃｌ
ｋベースのＦＩＦＯ＿ｒｄ＿ｅｎ４２信号をｍｃｌｋ３
８に同期させる。ｒｄ＿ｃｌｋａ信号２４７は、ｍｃｌ
ｋ５８の関数であり、有効なＦＩＦＯ＿ｒｄ＿ｅｎ４２
があるときにはいつでも生成される。ｒｄ＿ｃｌｋａ２
４７は、ｒｐｔｒ１２３を維持しＤＰＲＡＭ１１３のポ
ートＡをクロッキングするために使用される。

【００７８】本発明は、ｍｃｌｋ５８がｓｃｌｋ３８よ
りもずっと高速であることを使用する。この特定の実施
形態では、各ｓｃｌｋ３８周期の長さは、ｍｃｌｋ５８
の長さの少なくとも１．５倍である必要がある。本発明
は、同期回路２４３が適切とみなしたときに、ｍｃｌｋ
５８によってｓｃｌｋベースのＦＩＦＯ＿ｒｄ＿ｅｎ４
２をサンプリングする。ＦＩＦＯ＿ｒｄ＿ｅｎ４２のサ
ンプリングは、各ｍｃｌｋエッジ（たとえば、立上り、
次いで立下り、あるいは立下り、次いで立上り）に基づ
くものである。このサンプリングまたは同期の結果はパ
ルスｒｄ＿ｃｌｋａ２４７であり、書込みポインタを更
新するために使用され、読取りＤＰＲＡＭ１１３への書
込みクロックとしても使用される。したがって、読取り
ＦＩＦＯ（ＤＰＲＡＭ）１１３は、１つのクロック・ド
メインのみ（すなわち、ｍｃｌｋドメイン）において、
ラッチ・ベースではなく完全な同期エッジ・ベースで動
作する。

【００７９】Ｒｄ＿ｃｌｋａ生成装置２４３中のトグル
生成装置２４５は、２つのｍｃｌｋ５８エッジによって
有効なＦＩＦＯ＿ｒｄ＿ｅｎ４２がサンプリングされた
後にあらゆるｓｃｌｋ３８立上りでトグルされるフラグ
（たとえば、トグル）を生成し、ｒｄ＿ｃｌｋａ２４７
が生成される。フラグがトグルしており、ｍｃｌｋエッ
ジによって別のＦＩＦＯ＿ｒｄ＿ｅｎ４２が検知された
場合、この信号は引き続き同期回路（たとえば、直列さ
れた２つのフロップ）内を進行して別のｒｄ＿ｃｌｋａ
２４７を生成することができる。ｒｄ＿ｃｌｋａ２４７
が生成された後、次のｓｃｌｋ立上りで、フラグは再び
トグルする。したがって、本発明は、あらゆるｍｃｌｋ
５８立上りで信頼できるものとなるロックステップ同期
を行う。さらに、本発明は簡単に、かつ効率的に実施す
ることができる（たとえば、最小限の論理機構で実施す
ることができる）。

【００８０】図１０は、図９に示したＲｄ＿ｃｌｋａ生
成装置２４３に関するタイミング図を示す。図１０は、
ｍｃｌｋ５８、ｓｃｌｋ３８、トグル信号２７１、ｒｄ
＿ｃｌｋａ２４７、ＦＩＦＯ＿ｒｄ＿ｅｎ信号４２、ｒ
ｐｔｒ１２３の各関連信号を示す。前述のように、ｍｃ
ｌｋ５８とｓｃｌｋ３８は互いに同期しない（たとえ
ば、ｍｃｌｋ５８とｓｃｌｋ３８の相対位相に関する仮
定はない）。この特定の実施形態では、ｍｃｌｋ５８は
約４０ＭＨｚであり、ｓｃｌｋ３８は約１６ＭＨｚない
し２５ＭＨｚの範囲である。ｗｐｔｒ１２５とｒｐｔｒ
１２３は共にｍｃｌｋ５８に同期する。Ａｔ＿ｌｅａｓ
ｔ＿ｙ＿ｗｏｒｄｓ＿ｅｍｐｔｙフラグ生成装置１２１
は、書込みＦＩＦＯ１１３中の同じ位置に対して読取り
と書込みが同時に行われることがないようにする。

【００８１】この実施形態では、一度に６４データ・ビ
ットが書込みＦＩＦＯ１１３に書き込まれ、あるいは書
込みＦＩＦＯ１１３から読み取られる。

【００８２】次に図１０を参照すると分かるように、ｍ
ｃｌｋ５８の立上りと立下りの両方でＦＩＦＯ＿ｒｄ＿
ｅｎ４２がアサートされたときにｒｄ＿ｃｌｋａ２４７
が生成される。トグル信号２７１は、前のｒｄ＿ｃｌｋ
ａが発生しており、これがＦＩＦＯ＿ｒｄ＿ｅｎ４２の
新しいサンプルであることを示す。ｒｄ＿ｃｌｋａ２４
７は、ｍｃｌｋ５８の２分の１周期だけ持続し、特定の
トグル値に対して１度だけ生成される。ｒｄ＿ｃｌｋａ
２４７は、ｒｐｔｒ１２３を、次に書き込むべき記憶位
置を指すように増分する。ｍｃｌｋ５８は、書込みポイ
ンタ（ｗｐｔｒ）１２５を、次に書き込むべき記憶位置
を指すように増分する。

【００８３】読取りＦＩＦＯが特定のｓｃｌｋサイクル
に直接メモリ・データ転送（ＤＭＡ）用の十分な空間を
有するかどうかは、ｒｐｔｒとｗｐｔｒの両方の値に依
存する。ｒｐｔｒおよびｗｐｔｒはあらゆるｍｃｌｋに
更新される可能性があるので、「距離」（たとえば、ｒ
ｐｔｒが指す位置とｗｐｔｒが指す位置との間の記憶位
置の数）は、本発明によってあらゆるｍｃｌｋサイクル
に動的に判定される。

【００８４】考慮すべき４つの別々なケースがある。第
１のケースでは、ｒｐｔｒがｗｐｔｒよりも小さく（す
なわち、ｗｐｔｒの後方に位置する）、ｗｐｔｒがラッ
プアラウンドしていない。第２のケースでは、ｒｐｔｒ
がｗｐｔｒよりも小さく、ｗｐｔｒがラップアラウンド
している。第３のケースでは、ｒｐｔｒがｗｐｔｒに等
しく、ｒｐｔｒがｗｐｔｒに追いついた。第４のケース
では、ｒｐｔｒがｗｐｔｒに等しく、ｒｐｔｒがｗｐｔ
ｒの方へ逆進した（たとえば、ｒｐｔｒが位置２に停止
しており、ｗｐｔｒが位置０から位置１に増分してい
る）。

【００８５】前のＳバスＤＭＡがまだ継続中であり、デ
ータがまだ読取りＦＩＦＯに書き込まれているときに
は、ｒｐｔｒとｗｐｔｒとの間の距離を調整する必要が
ある。本発明は、現要求（たとえば、ホスト・メモリか
らバイト・ブロックを読み取り、あるいはホスト・メモ
リにバイト・ブロックを書き込むことを要求するＡＴＭ
＿ＳＹＳ４７からの読取り要求または書込み要求）を処
理する際、前の要求のデータ・サイズおよびアドレスな
らびに現要求のデータ・サイズおよびアドレスに基づく
バス許可イネーブル信号３９、４２をアサートするか否
かを決定する際にｒｐｔｒとｗｐｔｒとの間の距離の調
整を動的に実行する。

【００８６】この調整は、まだ読取りＦＩＦＯへ転送さ
れていない語の予想される古い数に基づくものである。
まだ転送されていない語の予想される古い数は、古いｒ
ｄ＿ｓｉｚｅ、ｒｄ＿ａｄｄｒ、ｗｐｔｒのスナップシ
ョット（すなわち、ＳＢ＿ＰＲＯが、トランザクション
の始めであることを示したときのｗｐｔｒの値）に依存
する。Ｓバス状態は、Ｓバス・トランザクションの始め
を示す。現ｗｐｔｒ、ｒｐｔｒ、ｒｄ＿ｓｉｚｅ、ｒｄ
＿ａｄｄｒはすべてｍｃｌｋに同期する。

【００８７】ｒｄ＿ＢＲ＿ｅｎは、ｒｐｔｒとｗｐｔｒ
の間の距離と調整値との差が、ＡＴＭ＿ＳＹＳ４７から
のこの現要求に対してメモリへ、あるいはメモリから転
送すべきバイトの数以上であるときに生成されるフラグ
である。ｒｄ＿ＢＲ＿ｅｎは、ｍｃｌｋドメインで動的
に決定され、ｓｃｌｋに同期する。

【００８８】したがって、ｒｄ＿ＢＲ＿ｅｎは、あらゆ
るｍｃｌｋに更新され、あらゆるｓｃｌｋによってサン
プリングされる。ＳＢ＿ＰＲＯがバス要求をアサートす
る準備が完了すると、ｒｄ＿ＢＲ＿ｅｎ信号は、そのｓ
ｃｌｋサイクルにバス３５上にバス要求をアサートでき
るかどうかを判定する。

【００８９】図１１は、本発明の読取りバス要求イネー
ブル生成装置８９の構成要素を詳しく示すものである。
読取りバス要求イネーブル生成装置８９は、いつ読取り
バス要求イネーブル信号（ｒｄ＿ＢＲ＿ｅｎ）３９をア
サートすべきかを判定する回路３０１を含む。この回路
３０１はさらに、複数のスナップショット・レジスタ３
０３とイネーブル生成装置３０５とを含む。回路３０１
は、ｓｃｌｋ３８ベースのＳバス情報１０１を、ｍｃｌ
ｋ５８に同期するＳバス情報３０７（すなわち、ｉｎｆ
ｏ＿ｍｃｌｋ）に変換する同期回路（ｓｙｎｃｈｒｏ）
３０６に結合される。Ｓバス情報１０１は、Ｓバス・サ
イクルのアドレス変換サイクル中の適当な点をＲＢＲＥ
Ｇ８９に示し、それによって、ｗｐｔｒまたはｒｐｔｒ
の信頼できるスナップショットをとることができる。第
１のクロックに基づく第１の信号を、第２のクロックに
同期する第２の信号に同期させる同期回路は当技術分野
において良く知られている。直列された２つのフリップ
フロップによって同期回路を実施することができる。

【００９０】イネーブル生成装置３０５は、ｍｃｌｋ５
８に同期するバス要求イネーブル信号（ｅｎａｂｌｅ＿
ｍｃｌｋ）３０６を生成する。イネーブル生成装置３０
５には、同期読取りＦＩＦＯ回路８１からの現ｒｐｔｒ
１０１およびｗｐｔｒ１０３、同期回路３０６からのｉ
ｎｆｏ＿ｍｃｌｋ３０７、ＡＴＭ＿ＳＹＳ４７からの現
ｒｄ＿ｓｉｚｅ５９およびｒｄ＿ａｄｄｒ６１、複数の
スナップショット・レジスタ３０３からのｒｐｔｒ１０
１、ｗｐｔｒ１０３、ｒｄ＿ｓｉｚｅ５９、ｒｄ＿ａｄ
ｄｒ６１、ｉｎｆｏ＿ｍｃｌｋ３０７の古い値が提供さ
れる。スナップショット・レジスタ３０３は、古い値
（たとえば、前のｍｃｌｋサイクルでの読取りＦＩＦＯ
の状態）をラッチするように働く。イネーブル生成装置
３０５は、提供された情報（たとえば、読取りＦＩＦＯ
の現状態情報と読取りＦＩＦＯの古い状態情報の両方）
からｅｎａｂｌｅ＿ｍｃｌｋ信号３０６を動的に決定す
る。ｅｎａｂｌｅ＿ｍｃｌｋ信号３０６は、（ｒｐｔｒ
とｗｐｔｒとの間の距離）−（たとえば、バック・ツー
・バック読取りＤＭＡの場合に継続中の前のＳバスＤＭ
Ａからまだ転送されていない語）≧（現ｒｄ＿ｓｉｚｅ
およびｒｄ＿ａｄｄｒに基づいてＳバスを介して読み取
るべきバイトの数）を計算することによって生成され
る。この関係は、当技術分野で知られている演算論理回
路または組合せ論理回路、あるいはその両方によって実
施することができる。ｅｎａｂｌｅ＿ｍｃｌｋ３０６
は、ｒｄ＿ＢＲ＿ｅｎ信号３９を生成する同期回路３０
９へ送られる。ｅｎａｂｌｅ＿ｍｃｌｋ３０６は単一ビ
ット・フラグである。同期回路３０９は、このｍｃｌｋ
ベースの信号、ｅｎａｂｌｅ＿ｍｃｌｋ３０６をｓｃｌ
ｋベースの信号ｒｄ＿ＢＲ＿ｅｎ３９に同期させる。

【００９１】図１１は、バック・ツー・バックＤＭＡ読
取りに適応できるように読取りバス要求イネーブル信号
３９を生成する論理機構８９を示し、これに対して、図
１２はバック・ツー・バックＤＭＡ書込みに対処する書
込みバス要求イネーブル生成装置１１９の構成要素を詳
しく示している。書込み生成装置１１９は、書込みバス
・イネーブル信号４０（ｗｒ＿ＢＲ＿ｅｎ）を生成し、
それをＳＢ＿ＰＲＯ３７に提供する。さらに、Ｓバス・
サイクル情報１２７、書込みサイズ６９、書込みアドレ
ス６７がバック・ツー・バックＤＭＡ書込みに関係して
いる。言い換えれば、書込みバス要求イネーブル生成装
置１１９はあらゆるｍｃｌｋ５８サイクルに、メモリ２
０へ転送して書き込むのに十分なデータが書込みＦＩＦ
Ｏ１１３中にあるか否かを動的に判定する。バス要求イ
ネーブル生成装置８９、１１９は、入出力帯域幅の使用
度を最大にしてバック・ツー・バックＤＭＡをパイプラ
イン化する。ｅｎａｂｌｅ＿ｍｃｌｋ信号３５６は、
（ｒｐｔｒとｗｐｔｒとの間の距離）−（バック・ツー
・バック書込みＤＭＡの場合に継続中の前のＳバスＤＭ
Ａからまだ読み取られていない語）≧（現ｗｒ＿ｓｉｚ
ｅおよびｗｒ＿ａｄｄｒに基づいてＳバスを介して書き
込むべきバイトの数）を計算することによって生成され
る。この関係は、当技術分野で知られている演算論理回
路または組合せ論理回路、あるいはその両方によって実
施することができる。

【００９２】図１３は、Ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒ
ｄｓ＿ｆｉｌｌｅｄフラグ生成装置９１が、読取りＦＩ
ＦＯ８３に書き込まれている語の数を示す複数のフラグ
をどのように生成するかを説明するフローチャートを示
す。第１に、フラグ生成装置９１は、読取りポインタと
書込みポインタが等しいか否かを判定する（決定論理ブ
ロック４０１）。読取りポインタと書込みポインタが等
しい場合、フラグ生成装置９１はさらに、読取りＦＩＦ
Ｏ８３が満杯かどうかを判定する（決定論理ブロック４
０３）。読取りＦＩＦＯ８３が満杯である場合、フラグ
生成装置９１はすべてのＡｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒ
ｄｓ＿ｆｉｌｌｅｄフラグ６５をアサートする（すなわ
ち、すべてのフラグが有効になる）（論理ブロック４０
７）。ＦＩＦＯ８３が満杯ではない場合、ＦＩＦＯ８３
は空でなければならず（すなわち、ｒｐｔｒ＝ｗｐｔｒ
であり、満杯ではない場合、ＦＩＦＯは空でなければな
らない）、フラグ生成装置９１はすべてのＡｔ＿ｌｅａ
ｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅｄフラグ４０５をデ
アサートする。

【００９３】書込みポインタが読取りポインタに等しく
ないとフラグ生成装置９１が判定した場合、ｗｐｔｒ１
０３がラップアラウンドしているか否かがさらに判定さ
れる（４０９）。ｗｐｔｒ１０３がラップアラウンドさ
れていると判定された場合、書き込まれている語の数
は、ＦＩＦＯのサイズ（この実施形態では１４個の６４
ビット位置）から読取りポインタと書込みポインタとの
間の差を減じた値に等しい（論理ブロック４１１）。読
取りＦＩＦＯ８３がラップアラウンドされていない場
合、書き込まれている語の数は、書込みポインタと読取
りポインタとの差に等しいに過ぎない（論理ブロック４
１５）。書き込まれている語の数が算出された後、フラ
グ生成装置９１によって適当なフラグがセットされ（論
理ブロック４１３、４１７）、あらゆるｍｃｌｋサイク
ルにＡＴＭ＿ＳＹＳ４７へ送られる。本発明は、あらゆ
るｍｃｌｋサイクルにこれらのフラグを更新する。

【００９４】図１４は、Ａｔ＿ｌｅａｓｔ＿ｙ＿ｗｏｒ
ｄｓ＿ｅｍｐｔｙフラグ生成装置１２１があらゆるｍｃ
ｌｋサイクルに、どのように書込みＦＩＦＯ１１３中の
空記憶位置の数を動的に判定するかを示す。この方法
は、フラグ生成装置１２１によって実行され、図１４に
示したステップが実行される。フラグ生成装置１２１
は、書込みＦＩＦＯ１１３中の空の記憶位置の数を動的
に判定する。フラグ生成装置１２１は、書込みＦＩＦＯ
１１３中に少なくとも”ｙ”個の空語位置があることを
示す複数のフラグを生成する。Ｙは任意の整数であって
よい（たとえば、この実施態様では、ｙは２、または
４、または６、または８に等しい）。これらのフラグ７
３は、ＡＴＭ＿ＳＹＳ４７が、あらゆるｍｃｌｋ５８
に、ＡＴＭ＿ＳＹＳ４７自体が書込みＦＩＦＯ１１３に
書き込むことができる語の数を判定できるように、ＡＴ
Ｍ＿ＳＹＳ４７に情報を提供する。

【００９５】第１に、フラグ生成装置１２１はまず、ｗ
ｐｔｒ１２３がｗｐｔｒ１２５に等しいかどうかを判定
する（決定論理ブロック５０１）。これらの２つのポイ
ンタが等しい場合、書込みＦＩＦＯ１１３が空であるか
否かが判定される（決定論理ブロック５０３）。書込み
ＦＩＦＯ１１３が空である場合、フラグ生成装置１２１
はすべてのＡｔ＿ｌｅａｓｔ＿ｙ＿ｗｏｒｄｓ＿ｅｍｐ
ｔｙフラグをアサートする（論理ブロック５０７）。Ｆ
ＩＦＯ１１３が空になると判定された場合、ＦＩＦＯ８
３は空でなければならず（すなわち、ｒｐｔｒ＝ｗｐｔ
ｒであり、フラグ生成装置１２１はすべてのＡｔ＿ｌｅ
ａｓｔ＿ｙ＿ｗｏｒｄｓ＿ｅｍｐｔｙフラグをデアサー
トする（論理ブロック５０５）。

【００９６】ｗｐｔｒ１２５がｒｐｔｒ１２３に等しく
ないと判定された場合、さらに、ｗｐｔｒ１２５がラッ
プアラウンドしているか否かが判定される（５０９）。
ｗｐｔｒ１２５がラップアラウンドしている場合、フラ
グ生成装置１２１は、空位置の数＝ＦＩＦＯサイズ−
（ｗｐｔｒ−ｒｐｔｒ（論理ブロック５１１）という数
式によって書込みＦＩＦＯ１１３中の空位置の数を判定
する。次いで、適当なフラグがアサートされる（論理ブ
ロック５１３）。ｗｐｔｒ１２５がラップアラウンドさ
れていない場合、フラグ生成装置１２１は、空位置の数
＝ＦＩＦＯサイズ−ｒｐｔｒ−ｗｐｔｒという数式によ
ってＦＩＦＯ１１３中の空位置の数を判定し、適当なフ
ラグがセットされる（論理ブロック５１５および５１
７）。

【００９７】したがって、フラグ生成装置９１は、ＡＴ
Ｍ＿ＳＹＳ４７が、読取りＦＩＦＯ８３が完全に満杯に
なるのを待つ必要なしにＡＴＭ＿ｄａｔａ＿ｏｕｔ４９
が利用可能になった直後にそれを読取りＦＩＦＯ８３か
ら読み取れるように、読取りＦＩＦＯ８３中の値データ
を用いて記憶位置の数をＡＴＭ＿ＳＹＳ４７に示す複数
のフラグを提供する。同様に、本発明のフラグ生成装置
１２１は、ＡＴＭ＿ＳＹＳ４７があらゆるｍｃｌｋ５８
サイクルに、ＡＴＭ＿ＳＹＳ自体が書込みＦＩＦＯ１１
３に書き込むことができる語の数を判定できるように、
書込みＦＩＦＯ１１３中の空記憶位置の数を示すフラグ
を提供する。

【００９８】本発明は、従来技術に勝る多数の利点を提
供する。第１に、本発明は、トグル信号を使用してｓｃ
ｌｋベースの信号（たとえば、ＦＩＦＯ＿ｗｒｉｔｅ＿
ｅｎおよびＦＩＦＯ＿ｒｄ＿ｅｎ）をロックステップ式
に同期させる（たとえば、サンプリングする）簡略化さ
れた同期方式を提供する。第２に、本発明では、粒度を
用いてＦＩＦＯの内容を示すフルネス標識を提供するこ
とによって、ＦＩＦＯを通じた迅速なデータ移動が可能
である。第３に、本発明によって、ＡＴＭ＿ＳＹＳはバ
ック・ツー・バック・データ要求（たとえば、ホスト・
メモリに対する読取り要求および書込み要求）を実行す
ることができる。言い換えれば、本発明は、ルック・ア
ヘッド表示を提供し、その結果、ＡＴＭ＿ＳＹＳは、１
つのメモリ要求が完全に完了するのを待たなくても、そ
の後の要求をアサートすることができる。

【００９９】前述の明細では、本発明を特定の例示的な
実施形態に関して説明した。しかし、添付の特許請求の
範囲に記載した本発明のより広い趣旨および範囲から逸
脱せずに本発明に様々な修正および変更を加えられるこ
とは明白である。したがって、明細書および図面は、制
限的ではなく例示的なものとみなすべきである。

【図面の簡単な説明】

【図１】従来技術のインタフェース回路を示す図であ
る。

【図２】本発明のシステム・レベル・ブロック図であ
る。

【図３】本発明のより詳細なシステム・レベル・ブロ
ック図である。

【図４】本発明の詳細なブロック図である。

【図５】本発明の同期読取りＦＩＦＯのブロック図で
ある。

【図６】読取りＦＩＦＯに関連する同期論理機構の詳
細な実施態様を示す図である。

【図７】図６に示した同期論理機構に関連するタイミ
ング図である。

【図８】本発明の同期書込みＦＩＦＯの詳細なブロッ
ク図である。

【図９】本発明の書込みＦＩＦＯに関連する同期論理
機構の詳細な実施態様を示す図である。

【図１０】図９の同期論理機構に関連するタイミング
図である。

【図１１】本発明の読取りバス要求イネーブル生成装
置の詳細なブロック図である。

【図１２】書込みバス要求イネーブル生成装置の詳細
なブロック図である。

【図１３】あらゆるクロック・サイクルに書込みＦＩ
ＦＯ中に満杯空間がいくつあるかを示すフラグを動的に
決定するにはどうすべきかを説明するフローチャートで
ある。

【図１４】あらゆるクロック・サイクルに書込みＦＩ
ＦＯ中に空の空間がいくつあるかを示すフラグを動的に
決定するにはどうすべきかを説明するフローチャートで
ある。

【符号の説明】

３２本発明１８ホスト・コンピュータ・システム１９コンピュータ・ネットワーク・インタフェース論
理機構２０ホスト・メモリ２２メモリ・バス２４ＡＴＭ書込み論理機構２５データ経路２６受信ＦＩＦＯ２８ｍｃｌｋクロック生成装置３１ＳＢ＿ＡＴＭ３３読取りモジュール３４書込みモジュール３５入出力バス３７Ｓバスプロトコル・エンジン３８ｓｃｌｋ４１ＦＩＦＯ＿ｗｒ＿ｅｎ４２ＦＩＦＯ＿ｒｄ＿ｅｎ４３バス要求信号４７ＡＴＭ＿ＳＹＳ５１ＡＴＭ＿ｄａｔａ＿ｉｎ５７ｒｄ＿ｓｉｚｅ５８ｍｃｌｋ６１ｒｄ＿ａｄｄｒ６３ＡＴＭ＿ｒｄ＿ｅｎ信号６５Ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅ
ｄフラグ６７ｗｒ＿ａｄｄｒ７１ＡＴＭ＿ｗｒ＿ｅｎ８１同期読取りＦＩＦＯ８３読取りＦＩＦＯ８４Ｒｆ＿Ｓｙｎｃ８５読取り論理機構８７書込み論理機構８９読取りバス要求イネーブル生成装置（ＲＢＲＥ
Ｇ）９１Ａｔ＿ｌｅａｓｔ＿ｘ＿ｗｏｒｄｓ＿ｆｉｌｌｅ
ｄフラグ生成装置（ＡＬＸＷＦＦＧ）１０１読取りポインタ（ｒｐｔｒ）１０３書込みポインタ（ｗｐｔｒ）１１３書込みＦＩＦＯ１１４ＷＲ＿ＳＹＮＣ論理機構１１９書込みバス要求イネーブル生成装置（ＷＢＲＥ
Ｇ）１２１Ａｔ＿ｌｅａｓｔ＿ｙ＿ｗｏｒｄｓ＿ｅｍｐｔ
ｙフラグ生成装置（ＡＬＹＷＥＦＧ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者リン・センアメリカ合衆国 90076 オレゴン州・ビーバートン・サウスウエストエスツアリードライヴ・ナンバー108・16422

Claims

【特許請求の範囲】

【請求項１】第１のクロックに同期する第１の回路と
第２のクロックに同期する第２の回路との間に挿入さ
れ、第１の回路と第２の回路との間でデータを転送する
インタフェース回路であって、（ａ）第１の回路から第２の回路へデータを転送するた
めの複数の記憶位置を有する第１のバッファであって、
第１の回路が第１のバッファ自体中の書込みポインタが
指す記憶位置に書込みを行い、第２の回路が第１のバッ
ファ自体中の読取りポインタが指す記憶位置から読取り
を行う第１のバッファと、（ｂ）第１のバッファに対する書込みと読取りを同期さ
せるために第１のバッファに結合された第１の同期手段
と、（ｃ）第２のクロックのあらゆるサイクルに、第１のバ
ッファにいくつの空記憶位置があるかを動的に判定し、
第１のバッファが所定数の空記憶位置を有するときに第
１の回路にバス要求イネーブル信号を与えるために前記
第１の同期手段に結合された空位置判定手段と、（ｄ）いくつの記憶位置にデータが書き込まれているか
を動的に判定し、第２のクロックのあらゆるサイクル
に、第１のバッファのフルネス度を示す複数のフラグを
提供するために前記第１の同期手段に結合された満杯位
置判定手段とを備えることを特徴とするインタフェース
回路。
【請求項２】（ａ）第２の回路から第１の回路へデー
タを転送するための複数の記憶位置を有する第２のバッ
ファであって、第２の回路が、第２のバッファ自体中の
書込みポインタが指す記憶位置に書込みを行い、第１の
回路が、第２のバッファ自体中の読取りポインタが指す
記憶位置から読取りを行う第２のバッファと、（ｂ）第２のバッファに対する書込みと読取りを同期さ
せるために第２のバッファに結合された第２の同期手段
と、（ｃ）第２のクロックのあらゆるサイクルに、第２のバ
ッファ中のいくつの記憶位置にデータが書き込まれてい
るかを動的に判定し、第２のバッファが、有効なデータ
を含む所定数の記憶位置を有するときに第１の回路にバ
ス要求イネーブル信号を提供するために前記第２の同期
手段に結合された満杯位置判定手段と、（ｄ）第２のバッファ中のいくつの記憶位置が空である
かを動的に判定し、第２のクロックのあらゆるサイクル
に、第２のバッファのエンプティネス度を示す複数のフ
ラグを提供するために第２の同期手段に結合された空位
置判定手段とを備えることを特徴とする請求項１に記載
のインタフェース回路。
【請求項３】空位置判定手段がさらに、（ａ）読取りポインタと書込みポインタとを比較する手
段と、（ｂ）読取りポインタと書込みポインタとが等価である
か否かを判定する手段と、（ｃ）第２のクロックのあらゆるクロックに、第２のバ
ッファ中の空記憶位置の数を動的に判定する手段とを備
える請求項２に記載のインタフェース回路。
【請求項４】コンピュータ・システムであって、第１のクロックに同期するホスト・プロセッサと、ホスト・プロセッサに結合されたメモリと、ホスト・プロセッサに結合されたシステム・バスと、ネットワーク通信を可能にするために、第２のクロック
に同期し、かつシステム・バスに結合されたネットワー
ク・カードと、システム・バスと前記ネットワーク・カードとの間でデ
ータを転送するためにシステム・バスおよび前記ネット
ワーク・カードに結合されたインタフェース回路とを備
え、（ａ）第１の回路から第２の回路へデータを転送するた
めの複数の記憶位置を有する第１のバッファであって、
第１の回路が、第１のバッファ自体中の書込みポインタ
が指す記憶位置に書込みを行い、第２の回路が、第１の
バッファ自体中の読取りポインタが指す記憶位置から読
取りを行う第１のバッファと、（ｂ）第１のバッファに対する書込みと読取りを同期さ
せるために第１のバッファに結合された第１の同期手段
と、（ｃ）第２のクロックのあらゆるサイクルに、第１のバ
ッファにいくつの空記憶位置があるかを動的に判定し、
第１のバッファが所定数の空記憶位置を有するときに第
１の回路にバス要求イネーブル信号を提供するために前
記第１の同期手段に結合された空位置判定手段と、（ｄ）いくつの記憶位置にデータが書き込まれているか
を動的に判定し、第２のクロックのあらゆるサイクル
に、第１のバッファのフルネス度を示す複数のフラグを
提供するために前記第１の同期手段に結合された満杯位
置判定手段とを備えることを特徴とするコンピュータ・
システム。
【請求項５】（ａ）第２の回路から第１の回路へデー
タを転送するための複数の記憶位置を有する第２のバッ
ファであって、第２の回路が、第２のバッファ自体中の
書込みポインタが指す記憶位置に書込みを行い、第１の
回路が、第２のバッファ自体中の読取りポインタが指す
記憶位置から読取りを行う第２のバッファと、（ｂ）第２のバッファに対する書込みと読取りを同期さ
せるために第２のバッファに結合された第２の同期手段
と、（ｃ）第２のクロックのあらゆるサイクルに、第２のバ
ッファ中のいくつの記憶位置にデータが書き込まれてい
るかを動的に判定し、第２のバッファが、有効なデータ
を含む所定数の記憶位置を有するときに第１の回路にバ
ス要求イネーブル信号を提供するために前記第２の同期
手段に結合された満杯位置判定手段と、（ｄ）第２のバッファ中のいくつの記憶位置が空である
かを動的に判定し、第２のクロックのあらゆるサイクル
に、第２のバッファのエンプティネス度を示す複数のフ
ラグを提供するために第２の同期手段に結合された空位
置判定手段とを備えることを特徴とする請求項４に記載
のコンピュータ・システム。