JPS593676A - プロセツサ間クロツク同期化方式 - Google Patents
プロセツサ間クロツク同期化方式Info
- Publication number
- JPS593676A JPS593676A JP57113312A JP11331282A JPS593676A JP S593676 A JPS593676 A JP S593676A JP 57113312 A JP57113312 A JP 57113312A JP 11331282 A JP11331282 A JP 11331282A JP S593676 A JPS593676 A JP S593676A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- clock
- slave
- generation circuit
- clock generating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（４）発明の技術分野
本発明は、プロセッサ間クロック同期化方式、特に多重
プロセッサ・システムにおいて、単一の発振器出力を各
プロセッサがマシン・クロック源として取入れるよう構
成されている状態の下で、プロセッサ間の同期を例えば
成る時点で主となるマスク・プロセッサを基準として行
わせるようにし、同期化を容易に達成するようにしたプ
ロセッサ間クロック同期化方式に関するものである。
プロセッサ・システムにおいて、単一の発振器出力を各
プロセッサがマシン・クロック源として取入れるよう構
成されている状態の下で、プロセッサ間の同期を例えば
成る時点で主となるマスク・プロセッサを基準として行
わせるようにし、同期化を容易に達成するようにしたプ
ロセッサ間クロック同期化方式に関するものである。
（Ｂ） 技術の背景と問題点
従来から、多重プロセッサ・システムにおいては、複数
の周期シよび／または複数の位相のクロックを発生する
クロック発生回路を各プロセッサが夫々もつのではなく
、システムに１つだけもうけたクロック発生回路から各
プロセッサへ分配する方式を採用している。
の周期シよび／または複数の位相のクロックを発生する
クロック発生回路を各プロセッサが夫々もつのではなく
、システムに１つだけもうけたクロック発生回路から各
プロセッサへ分配する方式を採用している。
しかし、システムに含まれるプロセッサの台数が段々と
増大しつつある状態において、上記の方式をそのまま採
用しようとすると、クロック間の位相調整が極めて複雑
となり、特に超高速計算機においては電圧余裕度や温度
余裕度が小さくなり、動作の不安定を招くこととなる。
増大しつつある状態において、上記の方式をそのまま採
用しようとすると、クロック間の位相調整が極めて複雑
となり、特に超高速計算機においては電圧余裕度や温度
余裕度が小さくなり、動作の不安定を招くこととなる。
Ｃ） 発明の目的と構成
本発明は上記の点を解決することを目的としており、本
発明のプロセッサ間クロック同期化方式は、少なくとも
１台のマスク・プロセッサと１台もしくは複数台のスレ
ーブ・プロセッサとを有し、各プロセッサが単一の発振
器出力をマシン・クロック源として供給さバると共に、
各プロセッサが夫々独立に上記発振器出力にもとづいて
複数個の周期および／または複数個の位相をもつクロッ
クを発生するクロック発生回路をそなえた多重プロセッ
サ・システムにおいて、上記マスク舎プロセッサは上記
任意のスレーブ・プロセッサ内の上記クロック発生回路
の起動および／または停止を行う制御手段をそなえ、上
記マスク・プロセッサからの制御によって上記スレーブ
・プロセッサのクロック発生回路をマスタ・プロセッサ
のクロック発生回路と同期化せしめるようにしたことを
特徴としている。なお、本発明にいうマスクとスレーブ
とは、マスクやスレーブの役割が固定的に定められてい
るもののみを意味するものではなく、いわば同期化の時
点において基準となるものをマスクとし、他をスレーブ
とする如き能様をも意味する。以下図面を参照しつつ説
明する。
発明のプロセッサ間クロック同期化方式は、少なくとも
１台のマスク・プロセッサと１台もしくは複数台のスレ
ーブ・プロセッサとを有し、各プロセッサが単一の発振
器出力をマシン・クロック源として供給さバると共に、
各プロセッサが夫々独立に上記発振器出力にもとづいて
複数個の周期および／または複数個の位相をもつクロッ
クを発生するクロック発生回路をそなえた多重プロセッ
サ・システムにおいて、上記マスク舎プロセッサは上記
任意のスレーブ・プロセッサ内の上記クロック発生回路
の起動および／または停止を行う制御手段をそなえ、上
記マスク・プロセッサからの制御によって上記スレーブ
・プロセッサのクロック発生回路をマスタ・プロセッサ
のクロック発生回路と同期化せしめるようにしたことを
特徴としている。なお、本発明にいうマスクとスレーブ
とは、マスクやスレーブの役割が固定的に定められてい
るもののみを意味するものではなく、いわば同期化の時
点において基準となるものをマスクとし、他をスレーブ
とする如き能様をも意味する。以下図面を参照しつつ説
明する。
（ハ） 発明の実施例
図は本発明の一実施例構成を示す。図中、１は発振器、
２はマスタープロセッサ、３−１．３−２、・・・ハ夫
々スレーブ春プロセッサ、４はマスタプロセツザ用クロ
ック発生回路、５−１．５−２゜・・・は夫々スレーブ
・プロセッサ用りロジク発生回路、６−１．６−２．・
・・は夫々接続状態保持フリップ・フロップ、７ないし
１８は夫々アンド回路、１９ないし２２は夫々ゲート回
路を衣わしている。
２はマスタープロセッサ、３−１．３−２、・・・ハ夫
々スレーブ春プロセッサ、４はマスタプロセツザ用クロ
ック発生回路、５−１．５−２゜・・・は夫々スレーブ
・プロセッサ用りロジク発生回路、６−１．６−２．・
・・は夫々接続状態保持フリップ・フロップ、７ないし
１８は夫々アンド回路、１９ないし２２は夫々ゲート回
路を衣わしている。
マスク・プロセッサ２および各スレーブ・プロセッサ３
−１ｉｄ、夫々、発振器１からの出力を供給されるクロ
ック発生回路４および５−１をそなえている。各クロッ
ク発生回路４および５−１は夫々上記発振器１からの出
力にもとづいて例えば１ ｔｏ ２ｔ、３ｔ、４ｔの周
期のクロックなどを発生する。
−１ｉｄ、夫々、発振器１からの出力を供給されるクロ
ック発生回路４および５−１をそなえている。各クロッ
ク発生回路４および５−１は夫々上記発振器１からの出
力にもとづいて例えば１ ｔｏ ２ｔ、３ｔ、４ｔの周
期のクロックなどを発生する。
本発明の場合、図示の如く、マスク・プロセッサ２が各
スレーブ・プロセッサ３−ｉの各クロック発生回路５−
ｉに対して、起動・停止・リセットを行い得るように構
成さね、図示の場合にはゲート回路１９ないし２２によ
ってマスタ・プロセッサ２と各スレーブ・プロセッサａ
−ｔとの間でインタフェースをもつようにされている。
スレーブ・プロセッサ３−ｉの各クロック発生回路５−
ｉに対して、起動・停止・リセットを行い得るように構
成さね、図示の場合にはゲート回路１９ないし２２によ
ってマスタ・プロセッサ２と各スレーブ・プロセッサａ
−ｔとの間でインタフェースをもつようにされている。
このために、７リツブ・フロック６−１がもうけられて
おり、例えばスレーブ−プロセッサ３−１゛に対しては
アンド回路７またＶｉ８または９ｔｌ″オンせしめるこ
とによって、夫々起動または停止またはリセットを行わ
せることができる０ 図示の構成において、各プロセッサ間を同期イヒするに
は次のように行われる。即ち、マスタ・フ゛ロセツサ２
は、クロック発生回路４を運転状態に置いたままで、上
記アンド回路７または８または９を制御せしめて、スレ
ーブ書プロセッサ３−１のクロック発生回路５−１が運
転状態のもとで、クロック発生回路４の出力とクロック
発生回路５−１の出力とが同期化するように制御する。
おり、例えばスレーブ−プロセッサ３−１゛に対しては
アンド回路７またＶｉ８または９ｔｌ″オンせしめるこ
とによって、夫々起動または停止またはリセットを行わ
せることができる０ 図示の構成において、各プロセッサ間を同期イヒするに
は次のように行われる。即ち、マスタ・フ゛ロセツサ２
は、クロック発生回路４を運転状態に置いたままで、上
記アンド回路７または８または９を制御せしめて、スレ
ーブ書プロセッサ３−１のクロック発生回路５−１が運
転状態のもとで、クロック発生回路４の出力とクロック
発生回路５−１の出力とが同期化するように制御する。
以下各スレーブ・プロセッサ３−２．３−３．・・・に
対する同期化も実質的に同様であり、マスク・プロセッ
サ２のクロック発生回路４の出力を基準として同期化さ
れる。
対する同期化も実質的に同様であり、マスク・プロセッ
サ２のクロック発生回路４の出力を基準として同期化さ
れる。
（ト）発明の詳細
な説明した如く、本発明によれは、クロック発生回路を
各プロセッサにもたせ、マスク・プロセッサからの制御
によってり日ツク発生回路の位相を合わせ得るようにし
ており、従来の如く複雑・ な位相調整回路をもつもの
にくらべて大幅に簡単化されかつ位相合せが楽になる。
各プロセッサにもたせ、マスク・プロセッサからの制御
によってり日ツク発生回路の位相を合わせ得るようにし
ており、従来の如く複雑・ な位相調整回路をもつもの
にくらべて大幅に簡単化されかつ位相合せが楽になる。
【図面の簡単な説明】
図は本発明の一実施例構成を示ず０
図中、１は発振器、２はマスク・プロセッサ、３はスレ
ーブ・プロセッサ、４．５は夫々クロツり発生回路、６
は接続状態保持フリップ・フロラ・ブを表わす。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 （外１名）
ーブ・プロセッサ、４．５は夫々クロツり発生回路、６
は接続状態保持フリップ・フロラ・ブを表わす。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 （外１名）
Claims (1)
- 少なくとも１台のマスタ・プロセッサと１台もしくは複
数台のスレーブ・プロセッサとを有し、各プロセッサが
単一の発振器出力をマシン・クロック源として供給され
ると共に、各プロセッサが夫々独立に上記発振器出力に
もとづいて複数個の周期および／または複数個の位相を
もつクロックを発生するクロック発生回路をそなえた多
重プロセッサ・システムにおいて、上記マスタ・プロセ
ッサは上記任意のスレーブ・プロセッサ内の上記クロッ
ク発生回路の起動および／または停止を行う制御手段を
そなえ、上記マスタ・プロセッサからの制御によって、
上記スレーブ・プロセッサのクロック発生回路をマスク
・プロセッサのクロック発生回路と同期化せしめるよう
にしたことを特徴とするプロセッサ間クロック同期化方
式０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113312A JPS593676A (ja) | 1982-06-30 | 1982-06-30 | プロセツサ間クロツク同期化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113312A JPS593676A (ja) | 1982-06-30 | 1982-06-30 | プロセツサ間クロツク同期化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593676A true JPS593676A (ja) | 1984-01-10 |
Family
ID=14609035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113312A Pending JPS593676A (ja) | 1982-06-30 | 1982-06-30 | プロセツサ間クロツク同期化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593676A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63268020A (ja) * | 1987-04-27 | 1988-11-04 | Hitachi Ltd | 情報処理装置 |
| JPH05265778A (ja) * | 1991-12-31 | 1993-10-15 | Internatl Business Mach Corp <Ibm> | マルチメデイア・データ処理システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638657A (en) * | 1979-09-07 | 1981-04-13 | Hitachi Ltd | Multiprocessor control system |
| JPS56140459A (en) * | 1980-04-04 | 1981-11-02 | Hitachi Ltd | Data processing system |
-
1982
- 1982-06-30 JP JP57113312A patent/JPS593676A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638657A (en) * | 1979-09-07 | 1981-04-13 | Hitachi Ltd | Multiprocessor control system |
| JPS56140459A (en) * | 1980-04-04 | 1981-11-02 | Hitachi Ltd | Data processing system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63268020A (ja) * | 1987-04-27 | 1988-11-04 | Hitachi Ltd | 情報処理装置 |
| JPH05265778A (ja) * | 1991-12-31 | 1993-10-15 | Internatl Business Mach Corp <Ibm> | マルチメデイア・データ処理システム |
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