JPS6055466A - 複数処理装置の同期方式 - Google Patents
複数処理装置の同期方式Info
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- JPS6055466A JPS6055466A JP58162875A JP16287583A JPS6055466A JP S6055466 A JPS6055466 A JP S6055466A JP 58162875 A JP58162875 A JP 58162875A JP 16287583 A JP16287583 A JP 16287583A JP S6055466 A JPS6055466 A JP S6055466A
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- processor
- processors
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- processing device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は複数処理装置の同期方式に係り、特にマスター
となる処理装置の出力するクロック信号に他の処理装置
を同期させるに好適な同期方式に関する。
となる処理装置の出力するクロック信号に他の処理装置
を同期させるに好適な同期方式に関する。
（ｂｌ 技術の背景
複数の処理装置（以下プロセツサと称す）が共通バスを
介して接続されるシステム（マルチプロセッサシステム
）においては、各プロセッサのプログラム実行動作を同
期させる必要がある。これは、各プロセッサ間及び他の
デバイスと、共通バス上でタイムスロットを割り（＝Ｊ
けて、データ転送の高速化（即ち、１バスサイクルでデ
ータのライトとリードを同時に行う）を図るよう構成さ
れている。
介して接続されるシステム（マルチプロセッサシステム
）においては、各プロセッサのプログラム実行動作を同
期させる必要がある。これは、各プロセッサ間及び他の
デバイスと、共通バス上でタイムスロットを割り（＝Ｊ
けて、データ転送の高速化（即ち、１バスサイクルでデ
ータのライトとリードを同時に行う）を図るよう構成さ
れている。
（ｃ） 従来技術と問題点
第１図はマルチプロセッサシステムの一構成例を示すブ
ロック図である。同図において１はマスタープロセッサ
Ｍ−ＣＰＵ、２はスレーブプロセッサ５−ＣＰＵ、３は
共通バス、４及び５はデイジタル信号処理部ＤＳＰであ
る。
ロック図である。同図において１はマスタープロセッサ
Ｍ−ＣＰＵ、２はスレーブプロセッサ５−ＣＰＵ、３は
共通バス、４及び５はデイジタル信号処理部ＤＳＰであ
る。
同図に示すシステムは、モデムにおける送受信データ処
理を行うシステムであり、図示しない端末装置からのデ
ータ転送タイミング信号ＳＴ１ を受けて、マスクプロ
セッサ１が各処理部２，４゜５へ同期クロック信号ＦＢ
Ｏを送出する。周知の如く、端末装置からタイミング信
号ＳＴｉ が送出される位相は不定である。従って、シ
ステムは、このタイミング信号ＳＴ１ に基いて同期ク
ロック信号ＦＢＯと同期した処理を行う必要がある。
理を行うシステムであり、図示しない端末装置からのデ
ータ転送タイミング信号ＳＴ１ を受けて、マスクプロ
セッサ１が各処理部２，４゜５へ同期クロック信号ＦＢ
Ｏを送出する。周知の如く、端末装置からタイミング信
号ＳＴｉ が送出される位相は不定である。従って、シ
ステムは、このタイミング信号ＳＴ１ に基いて同期ク
ロック信号ＦＢＯと同期した処理を行う必要がある。
特にマスタープロセッサｌとスレーブプロセッサ２とは
、上述した如く１バスサイクルによるデータ授受を行う
ため、その動作はマイクロプロセッサのマシンサイクル
レベルで同期する必要がある。従来においては、第２図
に示す如く手法にてマスターおよびスレーブプロセッサ
の同期をとっていた。即ち、マスタープロセッサＭ−Ｃ
ＰＵば、自己の同期クロックＦＢＯの立上りから所定サ
イクルｙ経過後に、同期クロック信号の周期情報（或い
は、前のクロックとの相対偏差情報）ＺｉＺ２ 、Ｚ９
−−−−一を共通バス３上に送出（Ｗｒｉｔｅ）する。
、上述した如く１バスサイクルによるデータ授受を行う
ため、その動作はマイクロプロセッサのマシンサイクル
レベルで同期する必要がある。従来においては、第２図
に示す如く手法にてマスターおよびスレーブプロセッサ
の同期をとっていた。即ち、マスタープロセッサＭ−Ｃ
ＰＵば、自己の同期クロックＦＢＯの立上りから所定サ
イクルｙ経過後に、同期クロック信号の周期情報（或い
は、前のクロックとの相対偏差情報）ＺｉＺ２ 、Ｚ９
−−−−一を共通バス３上に送出（Ｗｒｉｔｅ）する。
一方スレーププロセッサ５−ＣＰＵは、マスタープロセ
ッサからの同期クロックＦＢＯと同期した自己の動作ク
ロックＦＢＯ３を有する。
ッサからの同期クロックＦＢＯと同期した自己の動作ク
ロックＦＢＯ３を有する。
そしてこのクロックＦＢＯ３の立下りを基準にｙサイク
ル経過後に、共通バス３上にあるデータを読込む（ＲＥ
ＡＤ）、これによって、各動作クロック周期毎に、クロ
ック周期情報が両プロセッサ間でやりとりされる。
ル経過後に、共通バス３上にあるデータを読込む（ＲＥ
ＡＤ）、これによって、各動作クロック周期毎に、クロ
ック周期情報が両プロセッサ間でやりとりされる。
例えば、時刻ｔｏで第１図に示す端末装置側からのタイ
ミング信号ＳＴＩがの立下りを検出したとする。すると
マスタープロセッサは、そのクロック周期内におけるク
ロック周期情報送出時刻に、次の同期クロックＦＢＯの
立上り時刻を示す情報２４ を送出する。この周期情ｎ
Ｚ３を基に、スレーブプロセッサは、自動の動作クロッ
クＦＢＯ３の次のクロック立下り時刻を修正する。これ
により、両プロセッサ間の動作タイミングを常に一定に
できるものである。
ミング信号ＳＴＩがの立下りを検出したとする。すると
マスタープロセッサは、そのクロック周期内におけるク
ロック周期情報送出時刻に、次の同期クロックＦＢＯの
立上り時刻を示す情報２４ を送出する。この周期情ｎ
Ｚ３を基に、スレーブプロセッサは、自動の動作クロッ
クＦＢＯ３の次のクロック立下り時刻を修正する。これ
により、両プロセッサ間の動作タイミングを常に一定に
できるものである。
しかるに、上述した方法では、両プロセッサ間で共通バ
ス上のタイムスロットを割付けて受け渡しするデータの
１つとして、信号ＳＴＩの位相引込み時だけでな（常に
動作クロック同期を含ませる必要があり、両プロセッサ
の処理の負荷が大きくなる欠点を有した。
ス上のタイムスロットを割付けて受け渡しするデータの
１つとして、信号ＳＴＩの位相引込み時だけでな（常に
動作クロック同期を含ませる必要があり、両プロセッサ
の処理の負荷が大きくなる欠点を有した。
（ｄｌ 発明の目的
本発明の目的は上述した従来の欠点を取除くべく、動作
の同期をとるために各処理装置の負荷を増大させること
なく、しかも高精度のクロック同期を可能とする複数処
理装置の同期方式を提供するにある。
の同期をとるために各処理装置の負荷を増大させること
なく、しかも高精度のクロック同期を可能とする複数処
理装置の同期方式を提供するにある。
（ｅ） 発明の構成
上記目的を達成するため本発明においては、各プロセッ
サの動作クロックを比較する外部回路を付加し、この外
部回路により基準クロックの供給を制御して、各プロセ
ッサの動作を同期させるよう構成したものである。以下
、実施例を用いて本発明を詳述する。
サの動作クロックを比較する外部回路を付加し、この外
部回路により基準クロックの供給を制御して、各プロセ
ッサの動作を同期させるよう構成したものである。以下
、実施例を用いて本発明を詳述する。
ｊｆｌ 発明の実施例
第３図は本発明の一実施例を示すブロック図であり、第
１図と同一部分には同一符号を付すものとする。第４図
は第３図に示す実施例動作を示すタイムチャートである
。
１図と同一部分には同一符号を付すものとする。第４図
は第３図に示す実施例動作を示すタイムチャートである
。
マスクプロセッサｌ及びスレーブプロセッサは、クロッ
ク源１１より供給されるメインクロック（システムクロ
ック）ＣＬＫに基いてプログラムの各ステップを実行す
る。各プロセッサの動作クロックＦＢＯ，ＦＢＯ３は、
このメインクロックＣＬＫを基に各プロセッサ内で作成
されるものであり、１つの処理プログラムを実行するた
めの周期クロックである。例えば第１図に示した端末側
からのデータ転送タイミングＳＴ１ が９６００ｂｐｓ
（ｂｉｔ／５ｅｅ）とする。またプロセッサが一度に４
ビツトのデータを処理するとすると、動作クロックＦｒ
３０．ＦＢＯ３は２４００１１ｚとなる。
ク源１１より供給されるメインクロック（システムクロ
ック）ＣＬＫに基いてプログラムの各ステップを実行す
る。各プロセッサの動作クロックＦＢＯ，ＦＢＯ３は、
このメインクロックＣＬＫを基に各プロセッサ内で作成
されるものであり、１つの処理プログラムを実行するた
めの周期クロックである。例えば第１図に示した端末側
からのデータ転送タイミングＳＴ１ が９６００ｂｐｓ
（ｂｉｔ／５ｅｅ）とする。またプロセッサが一度に４
ビツトのデータを処理するとすると、動作クロックＦｒ
３０．ＦＢＯ３は２４００１１ｚとなる。
つまり、各プロセッサは、この動作クロックの一周期（
１／２４００秒）に、４ビツトから成る１組のデータを
処理し、次の周期では、次の４ビツトデータの処理を行
うものである。従って、両プロセッサ間で同期をとる事
は、この１組のデータに対する処理の開始時刻を一致さ
せることを意味するものである。
１／２４００秒）に、４ビツトから成る１組のデータを
処理し、次の周期では、次の４ビツトデータの処理を行
うものである。従って、両プロセッサ間で同期をとる事
は、この１組のデータに対する処理の開始時刻を一致さ
せることを意味するものである。
第３図において、６は位相比較回路であり、両プロセッ
サから出力される動作クロックＦＢＯ。
サから出力される動作クロックＦＢＯ。
ＦＢＯ３の位相を比較し、そのずれを検出する。
第４図に示す如く、マスクプロセッサの動作クロック（
ａｌとスレーブプロセッサの動作クロック（ｂｌとは互
いに逆位相のクロックである。位相比較回路６は両動作
クロックの基準となる立上り （スレーブＦＢＯ３は立
下り）の時間差を検出し、第４図ｔｃ＋に示す如き出力
を生じる。
ａｌとスレーブプロセッサの動作クロック（ｂｌとは互
いに逆位相のクロックである。位相比較回路６は両動作
クロックの基準となる立上り （スレーブＦＢＯ３は立
下り）の時間差を検出し、第４図ｔｃ＋に示す如き出力
を生じる。
位相比較回路６の出力は、アンドゲート７のゲート制御
信号となる。即ち、両動作クロックのずれに相当する時
間、云い換えればスレーブ側の動作クロックが進んでい
る時間、スレーブプロセッサに対するメインクロックＣ
ＬＫの供給をストップさせる。これによって、次の動作
クロックの立上り（立下り）が両プロセッサ間で完全に
一致することになる。
信号となる。即ち、両動作クロックのずれに相当する時
間、云い換えればスレーブ側の動作クロックが進んでい
る時間、スレーブプロセッサに対するメインクロックＣ
ＬＫの供給をストップさせる。これによって、次の動作
クロックの立上り（立下り）が両プロセッサ間で完全に
一致することになる。
本実施例では、スレーブプロセッサ２の動作クロックＦ
ＢＯ３がマスターのクロックＦＢＯより僅かに早くなる
よう設定している。これにより、位相比較回路６は、ス
レーブ側クロックＦＢＯ３の立下りが所定値以上マスタ
ークロックより進んだ場合に、上述した検出出力を生ず
ることになる。
ＢＯ３がマスターのクロックＦＢＯより僅かに早くなる
よう設定している。これにより、位相比較回路６は、ス
レーブ側クロックＦＢＯ３の立下りが所定値以上マスタ
ークロックより進んだ場合に、上述した検出出力を生ず
ることになる。
両プロセッサの動作クロックＦＢＯ及びＦＢＯ３の周期
の設定は、ソフト的に容易に設定され得る。例えば上述
した９６００ｐｂｓの場合、マスタープロセッサは、２
４００ Ｉｌｚの動作クロックＦＢＯを発する。
の設定は、ソフト的に容易に設定され得る。例えば上述
した９６００ｐｂｓの場合、マスタープロセッサは、２
４００ Ｉｌｚの動作クロックＦＢＯを発する。
この動作クロックＦＢＯは、マスタープロセッサがメイ
クロックＣＬＫに基いて実行するプログラム実行サイク
ル数にて設定できる。例えばメインクロックＣＬＫを１
１Ｍ１ｌｚとすると、マスタープロセッサは、３０８サ
イクル実行後に動作クロックＦＢＯを立上げるよう設定
されている。一方スレーププロセッサは、３０７サイク
ル周期にて動作クロックＦＢＯ３を発するよう設定する
。これにより、マスター側りロックＦＢＯ周期はスレー
ブ側りロックＦＢＯ３周期より長く設定されたことにな
る。
クロックＣＬＫに基いて実行するプログラム実行サイク
ル数にて設定できる。例えばメインクロックＣＬＫを１
１Ｍ１ｌｚとすると、マスタープロセッサは、３０８サ
イクル実行後に動作クロックＦＢＯを立上げるよう設定
されている。一方スレーププロセッサは、３０７サイク
ル周期にて動作クロックＦＢＯ３を発するよう設定する
。これにより、マスター側りロックＦＢＯ周期はスレー
ブ側りロックＦＢＯ３周期より長く設定されたことにな
る。
第５図は第３図にて説明した位相比較回路の具体的構成
を示す一実施例である。第６図は第５図に示す回路の動
作を示すタイムチャートである。
を示す一実施例である。第６図は第５図に示す回路の動
作を示すタイムチャートである。
第５図において、第３図と同一部分は同一符号または記
号を付すものであり、８はＮＯＲ回路。
号を付すものであり、８はＮＯＲ回路。
９はインバータ、１０はフリップフロップである。
今、第６図（１）および（２）に示す如く、マスター側
クロックＦＢＯとスレーブ側クロックＦ Ｂ ＯＳとの
間に位相ずれが存在するとする。これらのクロックの間
のずれ量は、ＮＯＲ回路８により検出される（第６図（
３））。このＮＯＲ回路８の出力ａは、インバータ９を
介してフリップフロップ１０のＪ端子に、また出力ａそ
のものかに端子に入力される。フリップフロップ１０は
メインクロックＣＬＫに同期したタイミングで、ＮＯＲ
回路８の出力を反転する（同図（５））。この出力すが
上述したアンドゲート７のゲート制御信号として供給さ
れるもである。
クロックＦＢＯとスレーブ側クロックＦ Ｂ ＯＳとの
間に位相ずれが存在するとする。これらのクロックの間
のずれ量は、ＮＯＲ回路８により検出される（第６図（
３））。このＮＯＲ回路８の出力ａは、インバータ９を
介してフリップフロップ１０のＪ端子に、また出力ａそ
のものかに端子に入力される。フリップフロップ１０は
メインクロックＣＬＫに同期したタイミングで、ＮＯＲ
回路８の出力を反転する（同図（５））。この出力すが
上述したアンドゲート７のゲート制御信号として供給さ
れるもである。
この結果、第６図（４）に示すメインクロックＣＬＫは
、スレーブプロセッサのクロックＦＢＯ’Ｓが進んでい
る分だけカットされる（同図（６））ことになる。この
アンドゲート７の出力Ｃがスレーブプロセッサへ供給さ
れ、クロックがカットされている間、スレーブプロセッ
サは実質上停止していることになる。
、スレーブプロセッサのクロックＦＢＯ’Ｓが進んでい
る分だけカットされる（同図（６））ことになる。この
アンドゲート７の出力Ｃがスレーブプロセッサへ供給さ
れ、クロックがカットされている間、スレーブプロセッ
サは実質上停止していることになる。
プロセッサとして、例えばＭＢＬ８０４９Ｈを用いた場
合、このプロセッサは約１０ａａまで停止させることが
でき、上述した位相調整のためのプロセッサ停止処理に
よる支障は、何ら生じない事は明らかであろう。
合、このプロセッサは約１０ａａまで停止させることが
でき、上述した位相調整のためのプロセッサ停止処理に
よる支障は、何ら生じない事は明らかであろう。
以上説明した通り本実施例においては、簡単な外部回路
により両プロセッサの瞬時の同期をとることが可能とな
り、両プロセソザはお互いの動作タイミングを意識する
ことなく、プログラムを実行できる。この結果、プロセ
ッサ側の負荷を軽減でき、また従来クロック同期のため
に用いていたタイムスロットを、データ転送等のだめの
スロットとして有効に利用できる。
により両プロセッサの瞬時の同期をとることが可能とな
り、両プロセソザはお互いの動作タイミングを意識する
ことなく、プログラムを実行できる。この結果、プロセ
ッサ側の負荷を軽減でき、また従来クロック同期のため
に用いていたタイムスロットを、データ転送等のだめの
スロットとして有効に利用できる。
尚、外部回路による位相同期制御は、端末側がらのタイ
ミング信号送出に基いて、第２図で示した手法で最初の
クロック同期（同期情報Ｚ３に相応）が行われた後の、
両クロックの同期調整に用いるものである。従って、両
プロセッサは、最初のクロック同期処理を行った後は、
そのクロックによるデータの一連の処理が終了する迄、
クロック同期処理に関与する必要がないものである。
ミング信号送出に基いて、第２図で示した手法で最初の
クロック同期（同期情報Ｚ３に相応）が行われた後の、
両クロックの同期調整に用いるものである。従って、両
プロセッサは、最初のクロック同期処理を行った後は、
そのクロックによるデータの一連の処理が終了する迄、
クロック同期処理に関与する必要がないものである。
（ｇ） 発明の効果
以上の通り本発明によれば、簡単な付加回路により、複
数処理装置の高精度な同期をとることが可能となり、各
処理装置における、動作タイミング同期のための負荷を
解消できる。
数処理装置の高精度な同期をとることが可能となり、各
処理装置における、動作タイミング同期のための負荷を
解消できる。
第１図は本発明が通用できるマルチプロセッサシステム
の一例を示すブロック図、第２図は従来の同期方法を示
す図、第３１！ｌ及び第５図は本発明の一実施例を示す
図、第４図及び第６図は、それぞれ第３図、第５図実施
例の動作を示すタイムチャートである。１はマスクプロ
セッサ、２はスレーブプロセッサ、６は位相比較回路、
１１はクロック源である。 躬 １１２］ 第２閉 第 ３図 第４図 （Ｃ）イ立担尤転回絡川力
の一例を示すブロック図、第２図は従来の同期方法を示
す図、第３１！ｌ及び第５図は本発明の一実施例を示す
図、第４図及び第６図は、それぞれ第３図、第５図実施
例の動作を示すタイムチャートである。１はマスクプロ
セッサ、２はスレーブプロセッサ、６は位相比較回路、
１１はクロック源である。 躬 １１２］ 第２閉 第 ３図 第４図 （Ｃ）イ立担尤転回絡川力
Claims (1)
- 基準クロックに基いてプログラムの各ステップを実行す
る処理装置を複数個備え、該複数の処理装置のうしよと
なる処理装置の出力するタイミング信号に同期して副と
なる処理装置がプログラムの実行を行うプログラム実行
システムにおいて、上記副処理装置が自己の動作タイミ
ングを示すタイミング信号を出力するよう構成するとと
もに、上記上および副処理装置の出力するタイミング信
号を比較する比較手段と、該比較手段の比較結果に応じ
て上記副処理装置へ供給される基準クロックをゲートす
るゲート手段とを設け、該ゲート手段により前記基準ク
ロックの供給を制御して副処理装置の動作タイミングを
上記主処理装置の動作タイミングに同期−ｕ・シめるこ
とを特徴とする複数処理装置の同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162875A JPS6055466A (ja) | 1983-09-05 | 1983-09-05 | 複数処理装置の同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162875A JPS6055466A (ja) | 1983-09-05 | 1983-09-05 | 複数処理装置の同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055466A true JPS6055466A (ja) | 1985-03-30 |
| JPH0133864B2 JPH0133864B2 (ja) | 1989-07-17 |
Family
ID=15762924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58162875A Granted JPS6055466A (ja) | 1983-09-05 | 1983-09-05 | 複数処理装置の同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055466A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118417A (ja) * | 1985-11-19 | 1987-05-29 | Nippon Signal Co Ltd:The | クロツク同期回路 |
| JPS63238612A (ja) * | 1987-03-26 | 1988-10-04 | Nec Eng Ltd | クロツク位相制御回路 |
| JPH01100617A (ja) * | 1987-10-14 | 1989-04-18 | Nec Corp | 同期化装置 |
| JPH02153867A (ja) * | 1988-12-03 | 1990-06-13 | Ngk Insulators Ltd | 均質焼結体の製造方法 |
| EP0655387A1 (en) * | 1993-11-25 | 1995-05-31 | Ishikawajima-Harima Heavy Industries Co., Ltd. | Working apparatus traveling through tank web frame of ship |
| US5535217A (en) * | 1994-12-20 | 1996-07-09 | International Business Machines Corporation | Method and apparatus for probabilistic clock synchronization with interval arithmetic |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243411U (ja) * | 1985-09-04 | 1987-03-16 |
-
1983
- 1983-09-05 JP JP58162875A patent/JPS6055466A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243411U (ja) * | 1985-09-04 | 1987-03-16 |
Cited By (8)
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| JPH02153867A (ja) * | 1988-12-03 | 1990-06-13 | Ngk Insulators Ltd | 均質焼結体の製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0133864B2 (ja) | 1989-07-17 |
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