JPS59176863A - タイマ同期化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の対象 本発明はマルチプロセッサシステムに係り特に粗結合マ
ルチプロセッサーシステムにおける各中火処理装置（以
下ＣＰＵと云う）の内部タイマーの同期化方式に関する
。

（ｂ）　　従来技術 云わゆるマルチプロセッサーシステムには密結合マルチ
プロセッサーシステム（以下ＴＣＭＰと云う）と粗結合
マルチプロセッサシステム（以下ＬＣＭＰと云う）があ
る。

ＴＣＭＰでは従来から各ＣＰＵ間のタイマの同期はＣＰ
Ｕ相互にタイマ出力を直接交叉させて同期をとっている
が、本発明の対象分野であるＬＣＭＰにおいては、 （１）システム内の１ケ所に基準タイマを設けその出力
をタコ足し接続でシステム内の各ＣＰＵに供給する方法
。

（１１）システム内の各ＣＰＵ間の通信によってソフト
で対処する方法が採られていた。

（１）の方法では、ＬＣＭＰの規模が大きくなると基準
タイマと各ＣＰＵ間のインタフェース線が増大し現実的
でなくなる欠点があった。

（１１）の方法ではソフトのオーバヘッドを増大させる
要因となる欠点があった。

各ＣＰＵ内のタイマは、一般にプログラム（Ｏ８）が人
間に対してメツセージを通知する場合、その時刻に使用
したり、あるいはファイル更新を行う場合、その更新の
履歴の一部としての時刻に使用したりする。ＬＣＭＰで
は各ＣＰＵ上別々のＯ８が走行していたが、システム障
害時、その原因を解明するには、各ＣＰＵ（Ｏ８）ごと
の処理の順序及び各ＣＰＵ（Ｏ８）間での処理の順序等
を正確に知る必要がある。このとき各ＣＰＵ（Ｏ８）が
互いに同期のとれていないタイマを時刻として使用して
いれば、特にＣＰＵ（Ｏ８）間での処理の順序等を知る
のが非常に困難になる。従って各Ｃ，Ｐ　Ｕのタイマ値
が一定の誤差範囲内で一致していることが必要とされる
。

また、各ＣＰＵ内のタイマが逆もどりしたり、あるいは
停止してしまうと、各ＣＰＵ内での処理の順序というも
のがわかりにくくなるという欠点がある。

（Ｃ１発明の目的 本発明の目的はＬＣＭＰ内の各ＣＰＵをデータバスで接
続し、そのバスを通して各ＣＰＨに基準タイマ値を送出
し、各ＣＰＵでは口内タイマを基準タイマに合せること
によってシステム内の各ＣＰＵのタイマを同期化しよう
とすることにある。

（ｄ）　　発明の要点 本発明は粗結合マルチプロセッサーシステム内の１ケ所
に基準タイマを設は一定時間間隔でシステム内のすべて
のＣＰＵに基準時刻を通知し、各ＣＰＵ側では自白タイ
マ値と受信した基準タイマ値との差を検出し、その検出
値に従って口内タイマを歩進するクロックパルスの周期
を変更することによりタイマの同期化を行うようにした
ものである。

（ｅ）　　発明の実施例 以下図面に従って詳細に説明する。

第１図は本発明を適用したＬ　ＣＭ　Ｐの概念図であり
、第２図に各ＣＰＵ内における本発明の実施例を示す。

第１図において本発明のＬ　Ｃ？ｖｌ　Ｐ内での位置付
けを示すが、こ＼で１はＬＣＭＰ内の各ＣＰＵに基準時
刻を送出する基準タイマ。２はＬＣＭＰ内のデータ処理
装置（ＣＰＵＩ　、ＣＰＵ２・　ＣＰＵｎ）で、その中
に３で示した部分が本発明を実施したタイマ同期化回路
である。４で示したループバスは基準タイマｌから各Ｃ
ＰＵ２に基準時刻をビットシリアルで伝送するデータバ
スであり各ＣＰＵ２はこのバス４より受信した基準時刻
に口内タイマを合せることによりＬＣＭＰＩ７−］の各
ＣＰＵ２のタイマの同期化が行われる。

データバス、４の伝送速度によって各ＣＰＵ２に到達す
る基準時刻の時間位置に若干の差が出てくるがＬＣＭＰ
として許容できる範囲内であれば特に問題とはならない
。

第２図が本発明の一実施例であって、５はシステム内の
基準タイマの値（基準時刻）をバスを通じて受信し蓄積
するレジスタ。６は各ＣＰＵが持っている山内タイマ、
７はレジスタ５より基準時刻を受けて以降は各ＣＰＵ内
にあるクロックパルス発生器（ＣＬＫ）１０から送られ
てくる標準クロックで歩進する基準タイマ。８は基準タ
イマ７、山内タイマ６を比較して両者に差があれば制御
回路９に制御信号Ｃを送出する比較回路。１０は各ＣＰ
Ｕ内で使用するクロックパルス発生器で例えば標準クロ
ック１、倍速クロック２、”／２倍倍速クロック１／２
　と云った複数のクロックパルスを供給できる。１１は
制御回路９からの選択信号Ｓによってクロックパルス発
生器１０から送出される複数のクロックパルスの内の任
意の１つを選択して山内タイマ６に送出するセレクタで
ある。

今口内タイマ６と基準タイマ７が比較回路８で比較され
、両者に差があると制御信号Ｃが制御回路９に送出され
るが、山内タイマ６が基準タイマ７より例えば２クロツ
クタイム遅れている場合を例にとって本発明の詳細な説
明すると、この場合制御回路９から送出される選択信号
Ｓによって制御回路１０から送出される複数のクロック
の中から倍速度のクロック２が選択されて、山内タイマ
６に送られ基準タイマ′７と山内タイマ６との同期が採
れることになる。このときのタイムチャートを第３図で
示す。

第３図においてＣは山内タイマ６が遅れている間だけ比
較回路８の出力信号Ｃが出ていることを示しているが比
較回路８の出力が出た時点ａで基準タイマ７はタイム１
０、山内タイマ６はタイム８を示し、その差は前述の通
り２クロツクタイムであったとすると、基準タイマ７は
標準クロ・ツク１で歩進されているのでタイムチャート
Ｔ２で示したようにカウントアツプされるが山内タイマ
６は倍速クロック２で駆動されるためタイムチャー）Ｔ
Ｉで示したようにタイムチャー）Ｔ２の倍速でカウント
アツプされタイム１２０時点でＴにＴ２となり比較回路
８の出力信号である差信号ＣがＯとなって以後は両タイ
マ共標準クロ・ツク１で駆動され同期化されることが解
る。

山内タイマ６が基準タイマ７より進んでいる場合は１／
２倍速クロック１／２が選択され同期化されることは上
記の例から明らかである。

第４図は本発明の他の実施例であってレジスタ５、山内
タイマ６、クロックパルス発生器１０、セレクタ１１、
制御回路９は第２図で示したものと同じ機能をもつ回路
である。比較回路１２は第２図で示した比較回路８と同
じような比較回路であるがこの実施例ではレジスタ５と
山内タイマ６の値とを比較し、その時点での差をＣＰＵ
内の標準クロックタイムで２進数りに標本化し、カウン
タ１３に設定する機能をもつ。

山内タイマが基準値より遅れていた場合には標準クロッ
ク１により、また山内タイマが基準値より進んでいた場
合には１／２倍速クロック１／２により順次カウントダ
ウンされる。若し山内タイマ６がレジスタ５と比較した
時点で３クロツクタイム遅れているとすると、カウンタ
１３にその差分を２進数りで設定すると共に制御回路９
に遅れを示す制御信号Ｃを送出し、制御回路９はクロッ
ク選択信号Ｓをセレクタ１１に送り倍速クロック２を選
択して、山内タイマ６に送出する。カウンタ１３には標
準クロック１が送られているので、上記差分が設定され
た時点より標準クロック１でカウントダウンされカウン
タ値がＯになった時点で同期化が完了する。この時の動
作を第５図のタイムチャートで説明する。

第５図においてＣＯＴで示したタイムチャートは、レジ
スタ５と１円タイマ６が比較された時点Ａで、その差で
ある例えば３クロツクタイムが２進数でカウンタ１３に
設定されたことを３で示しており、この値が標準クロッ
ク１によって順次カウントダウンされ３クロツクタイム
後（Ｂ点）０になることを示している。一方ＳＴＭで示
したタ　　　−イムチャートはレジスタ５の値がＡ点で
タイム１０であったことを示し、以降の数値は標準クロ
ックでカウントアツプしていった場合カウンタ１３の値
が０になった時点（Ｂ点）で３クロツクタイム増加しタ
イム１３になることを示しているがこの実施例では、第
２図で示した基準タイマ７は設けてないのであく迄も仮
想値である。

Ｔ１で示したタイムチャートは比較回路１２からの口内
タイマ６の遅れを示す信号Ｃによって制御回路９からク
ロック選択信号Ｓがセレクタ１１に送出され、倍速クロ
ック２が口内タイマ６に送られるため口内タイマ６がＡ
点でタイム７であったものがＢ点即ちカウンタ１３の値
が０になった時点で基準タイマの仮想値（タイム１３）
と同じタイム１３（！：なって同期化されていることを
示しており、この実施例でも第２図の実施例と同じく同
期化できることが解る。

本実施例においてレジスタ５の次に第２図と同じ基準タ
イマ７を設は基準タイマ７と口内タイマ６の差をカウン
タ１３に設定するようにしても良いことは明らかである
。

（ｆ）　　発明の詳細 な説明した如く本発明によれば、第２図、第４図いづれ
の手段によっても粗結合マルチプロセンサーシステムに
おける各ＣＰＵの口内タイマに送出するクロックパルス
を、口内タイマの基準タイマとの遅れ、進みに応じて遅
れている場合は倍速クロックを、進んでいる場合には１
７２倍速倍速クロック択変更することによりシステム内
に唯一つしかない基準タイマに各ＣＰＵのもつ口内タイ
マを一致させることができ、システム内の各ＣＰＵの口
内タイマがずれることによって生ずる各種のソフト上の
問題点を無くすることができる。

尚実施例では各ＣＰＵの口内タイマを制御するクロック
を３種類（標準１倍速、１／２倍速）に限定して説明し
たが、これは３種類に限定する必要はなく、制御の仕方
によって５秤類、７ｍ類　−としても良いことは明らか
である。多１類化によって同期化時間の短縮化等も効果
がある。

【図面の簡単な説明】

第１図は本発明を適用した粗結合マルチプロセッサーシ
ステムの概念図、第２図はマルチプロセッサーシステム
を構成するｇＣＰＵ内での本発明の詳細な説明する図、
第３図は第２図で説明した実施例におけるタイムチャー
ト、第４図は本発明の他の実施例を説明する図、第５図
がそのタイムチャートである。 図においてｌはシステム内の基準タイマ、２はシステム
を構成するＣＰＵ、３はＣＰＵ内で本発明を実施したタ
イマ同期化回路、６は各ＣＰＵ内の口内タイマ、７は基
準タイマ１から基準時刻を受信してＣＰＵ内のクロック
で動作するタイマ、８．１３は比較回路、９は制御回路
、１０は複数種類のクロックパルスを発生するクロック
パルス発生器である。 １１．＝ｌ

Claims (1)

【特許請求の範囲】
1. （１）唯１つの基準タイマを有し、バスを経由してその
   値を各中央処理装置に供給しているマルチプロセッサシ
   ステムにおいて、名中央処理装置内に少なくとも３種類
   の異なった同期のクロックパルスを供給するクロックパ
   ルス供給手段と、該クロックパルス供給手段から供給さ
   れる複数のクロックパルスの内１つを選択する選択手段
   と、該選択手段により選択されたクロックパルスにより
   歩進する第１のタイマ回路、上記クロックパルス供給手
   段からの特定のクロックパルスにより歩進する第２のタ
   イマ回路と、上記第１．第２のタイマ回路の内容を比較
   する比較手段と、上記基準タイマからのデータを上記第
   ２のタイマ回路に供給する手段と、上記比較手段からの
   出力信号により上記選択手段を制御する制御回路とを有
   し、上記第２のり第１のタイマ回路の値が異なった場合
   、第１のタイマ回路に上記複数のクロックパルスの内１
   つを選択して供給して上記誤差がなくなるように制御す
   ることを特徴とするタイマ同期化方式。 （２、特許請求の範囲第（１）項記載のタイマ同期化方
   式において、基準タイマクロックパルス供給手段選択回
   路、第１のタイマ回路、制御回路とを有しさらに上記基
   準タイマからのデータを保持する基準値レジスタと、上
   記第１のタイマと基準値レジスタの内容を比較する比較
   手段と、上記クロックパルス供給手段からの複数のクロ
   ックパルスの内の１つによりカウントダウンするカウン
   タと、上記比較回路の出力を上記カウンタにセットする
   手段を有し、上記基準値レジスタと第１のタイマ回路と
   の値が異なった場合その誤差を上記カウンタに設定し、
   上記カウンタの値がＯになるまで第１のタイマ回路に複
   数のクロックパルスの内の１つを選択して供給するよう
   に制御することを特徴とするタイマ回期化方式。