JP3166552B2 - Ｃｐｕ監視方法及びｃｐｕ監視装置 - Google Patents
Ｃｐｕ監視方法及びｃｐｕ監視装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、一対のＣＰＵが正しく
動作しているかどうかを相互監視するＣＰＵ監視方法及
びＣＰＵ監視装置に関する。
動作しているかどうかを相互監視するＣＰＵ監視方法及
びＣＰＵ監視装置に関する。
【０００２】
【従来の技術】図５に示すＣＰＵ監視装置１は、ループ
処理を繰り返す主副一対のＣＰＵ２，３の動作を監視す
るための装置であり、ＣＰＵ２，３が１回のループ処理
を終えるつど出力する５０％デューティのウォッチドッ
グパルスＷＤｍ，ＷＤｓを合成するウォッチドッグパル
ス合成回路４と、このウォッチドッグパルス合成回路４
の合成出力の周期が異常であればＣＰＵ２，３の暴走と
判定するパルス異常判定回路５とからなる。ウォッチド
ッグパルス合成回路４は、主ＣＰＵ２の出力ウォッチド
ッグパルスＷＤｍをクロック入力とし、Ｑバー出力をデ
ータ入力とする第１のフリップフロップ回路６と、この
第１のフリップフロップ回路６のＱ出力Ｑｍをデータ入
力とし、副ＣＰＵ３の出力ウォッチドッグパルスＷＤｓ
をインバータ回路７にて極性反転したパルスＷＤｓバー
をクロック入力とする第２のフリップフロップ回路８と
からなり、ウォッチドッグパルスＷＤｍ，ＷＤｓに周期
ずれが発生したときに、すなわち図６（Ｅ）〜（Ｋ）に
示したように、第２のフリップフロップ回路６のＱ出力
Ｑｓの周期が、図６（Ａ）〜（Ｄ）に示したループ周期
の２倍に相当する正規の周期ＴｓからＴｓ’やＴｓ”或
いはＴｓ”’のごとく長期化或いは短期化したときに、
こうした周期異常からＣＰＵ２，３が暴走しているもの
と判定する。
処理を繰り返す主副一対のＣＰＵ２，３の動作を監視す
るための装置であり、ＣＰＵ２，３が１回のループ処理
を終えるつど出力する５０％デューティのウォッチドッ
グパルスＷＤｍ，ＷＤｓを合成するウォッチドッグパル
ス合成回路４と、このウォッチドッグパルス合成回路４
の合成出力の周期が異常であればＣＰＵ２，３の暴走と
判定するパルス異常判定回路５とからなる。ウォッチド
ッグパルス合成回路４は、主ＣＰＵ２の出力ウォッチド
ッグパルスＷＤｍをクロック入力とし、Ｑバー出力をデ
ータ入力とする第１のフリップフロップ回路６と、この
第１のフリップフロップ回路６のＱ出力Ｑｍをデータ入
力とし、副ＣＰＵ３の出力ウォッチドッグパルスＷＤｓ
をインバータ回路７にて極性反転したパルスＷＤｓバー
をクロック入力とする第２のフリップフロップ回路８と
からなり、ウォッチドッグパルスＷＤｍ，ＷＤｓに周期
ずれが発生したときに、すなわち図６（Ｅ）〜（Ｋ）に
示したように、第２のフリップフロップ回路６のＱ出力
Ｑｓの周期が、図６（Ａ）〜（Ｄ）に示したループ周期
の２倍に相当する正規の周期ＴｓからＴｓ’やＴｓ”或
いはＴｓ”’のごとく長期化或いは短期化したときに、
こうした周期異常からＣＰＵ２，３が暴走しているもの
と判定する。
【０００３】
【発明が解決しようとする課題】上記従来のＣＰＵ監視
システム１は、主ＣＰＵ２が出力するウォッチドッグパ
ルスＷＤｍと副ＣＰＵ３が出力するウォッチドッグパル
スＷＤｓとを合成するためのウォッチドッグパルス合成
回路４が必要であり、このため回路構成が複雑であり、
またウォッチドッグパルスＷＤｍとウォッチドッグパル
スＷＤｓが若干の位相ずれを維持したまま推移するとき
は、ただちに第２のフリップフロップ回路６のＱ出力Ｑ
ｓの周期が変化するとは限らず、第２のフリップフロッ
プ回路６のＱ出力Ｑｓに異常が現れないまま、長期に亙
って異常が看過されてしまう危険があるといった課題が
あった。
システム１は、主ＣＰＵ２が出力するウォッチドッグパ
ルスＷＤｍと副ＣＰＵ３が出力するウォッチドッグパル
スＷＤｓとを合成するためのウォッチドッグパルス合成
回路４が必要であり、このため回路構成が複雑であり、
またウォッチドッグパルスＷＤｍとウォッチドッグパル
スＷＤｓが若干の位相ずれを維持したまま推移するとき
は、ただちに第２のフリップフロップ回路６のＱ出力Ｑ
ｓの周期が変化するとは限らず、第２のフリップフロッ
プ回路６のＱ出力Ｑｓに異常が現れないまま、長期に亙
って異常が看過されてしまう危険があるといった課題が
あった。
【０００４】また、一対のＣＰＵ２，３を同一のクロッ
ク発振器を共通に使用して作動させるいわゆる１クロッ
ク２ＣＰＵのシステム構成をとった場合、一対のＣＰＵ
２，３間でクロック信号の周期ずれが堆積してループタ
イムがずれことはあり得ないが、クロック周波数が仮に
本来想定していた例えば１６ＭＨｚから１５ＭＨｚに変
動したとしても、このクロック発振器自体の誤動作に起
因するループタイムの時間ずれについて簡単には検出で
きなかった。そこで、多少の負担増を覚悟の上で、一対
のＣＰＵ２，３のそれぞれにクロック発振器をもたせ、
一方のクロック発振器に生じた動作異常も含めループタ
イムの時間ずれをもって暴走検知する２クロック２ＣＰ
Ｕのシステム構成を採用することもできるが、ＣＰＵ
２，３それぞれの処理時間に存在する個体差、或いは同
じ処理プログラムに従う一対のＣＰＵ２，３のループ処
理途中に挿入される割り込み処理が時期も消費時間も異
なるといった理由から、暴走以外の理由でウォッチドッ
グ回路４が作動してしまうことがある等の課題があっ
た。
ク発振器を共通に使用して作動させるいわゆる１クロッ
ク２ＣＰＵのシステム構成をとった場合、一対のＣＰＵ
２，３間でクロック信号の周期ずれが堆積してループタ
イムがずれことはあり得ないが、クロック周波数が仮に
本来想定していた例えば１６ＭＨｚから１５ＭＨｚに変
動したとしても、このクロック発振器自体の誤動作に起
因するループタイムの時間ずれについて簡単には検出で
きなかった。そこで、多少の負担増を覚悟の上で、一対
のＣＰＵ２，３のそれぞれにクロック発振器をもたせ、
一方のクロック発振器に生じた動作異常も含めループタ
イムの時間ずれをもって暴走検知する２クロック２ＣＰ
Ｕのシステム構成を採用することもできるが、ＣＰＵ
２，３それぞれの処理時間に存在する個体差、或いは同
じ処理プログラムに従う一対のＣＰＵ２，３のループ処
理途中に挿入される割り込み処理が時期も消費時間も異
なるといった理由から、暴走以外の理由でウォッチドッ
グ回路４が作動してしまうことがある等の課題があっ
た。
【０００５】
【課題を解決するための手段】本発明は、上記課題を解
決したものであり、ループ処理プログラム途中の所定ス
テップにおいてループタイムが経過したか否かを判定
し、ループタイムが経過したと判定した時点でウォッチ
ドッグパルスを外部出力する一対のＣＰＵと、該一対の
ＣＰＵを相互接続し、ウォッチドッグパルス出力を相互
に送受する一対のウォッチドッグパルス線とを具備して
なり、該一対のＣＰＵがそれぞれ対応するウォッチドッ
グパルス線を介してウォッチドッグパルスを相手方のＣ
ＰＵに出力し、相手方のＣＰＵが発するウォッチドッグ
パルスが自ら発したウォッチドッグパルスと規定時間内
の時間全てにおいて極性一致しない場合は暴走であると
判定し、自らのループ処理を停止し、これによりシステ
ムの出力をすべて停止することを特徴とするものであ
る。
決したものであり、ループ処理プログラム途中の所定ス
テップにおいてループタイムが経過したか否かを判定
し、ループタイムが経過したと判定した時点でウォッチ
ドッグパルスを外部出力する一対のＣＰＵと、該一対の
ＣＰＵを相互接続し、ウォッチドッグパルス出力を相互
に送受する一対のウォッチドッグパルス線とを具備して
なり、該一対のＣＰＵがそれぞれ対応するウォッチドッ
グパルス線を介してウォッチドッグパルスを相手方のＣ
ＰＵに出力し、相手方のＣＰＵが発するウォッチドッグ
パルスが自ら発したウォッチドッグパルスと規定時間内
の時間全てにおいて極性一致しない場合は暴走であると
判定し、自らのループ処理を停止し、これによりシステ
ムの出力をすべて停止することを特徴とするものであ
る。
【０００６】
【作用】本発明は、ウォッチドッグパルスを相互に監視
し合うよう接続された一対のＣＰＵが、それぞれのルー
プ処理プログラム途中の所定ステップにおいてループタ
イムが経過したか否かを判定し、ループタイムが経過し
たと判定した時点でウォッチドッグパルスを相手方のＣ
ＰＵに出力し、相手方のＣＰＵが発するウォッチドッグ
パルスが自ら発したウォッチドッグパルスと規定時間内
の時間全てにおいて極性一致しない場合は暴走であると
判定し、自らのループ処理を停止することにより、ウォ
ッチドッグパルス合成回路等を用いることなく、簡単な
回路構成でＣＰＵどうしが相互に暴走を監視する。
し合うよう接続された一対のＣＰＵが、それぞれのルー
プ処理プログラム途中の所定ステップにおいてループタ
イムが経過したか否かを判定し、ループタイムが経過し
たと判定した時点でウォッチドッグパルスを相手方のＣ
ＰＵに出力し、相手方のＣＰＵが発するウォッチドッグ
パルスが自ら発したウォッチドッグパルスと規定時間内
の時間全てにおいて極性一致しない場合は暴走であると
判定し、自らのループ処理を停止することにより、ウォ
ッチドッグパルス合成回路等を用いることなく、簡単な
回路構成でＣＰＵどうしが相互に暴走を監視する。
【０００７】
【実施例】以下、本発明の実施例について、図１ないし
図４を参照して説明する。図１は、本発明のＣＰＵ監視
装置の一実施例を示すブロック構成図、図２は、図１に
示した回路各部の信号波形図、図３は、図１に示した主
ＣＰＵの動作を説明するためのフローチャート、図４
は、図３に示したウォッチドッグパルス同期処理ステッ
プの具体的内容を示すフローチャートである。
図４を参照して説明する。図１は、本発明のＣＰＵ監視
装置の一実施例を示すブロック構成図、図２は、図１に
示した回路各部の信号波形図、図３は、図１に示した主
ＣＰＵの動作を説明するためのフローチャート、図４
は、図３に示したウォッチドッグパルス同期処理ステッ
プの具体的内容を示すフローチャートである。
【０００８】図１に示すＣＰＵ監視システム１１は、説
明の便宜上主副の区別を施した一対のＣＰＵ１２，１３
が、互いに専用のクロック発振器１２ａ，１３ａが発す
るほぼ同周期のクロック信号に基づいて動作し、それぞ
れほぼ同じ動作プログラムに従ってループ処理を実行す
る。各ＣＰＵ１２，１３は、ループタイム等を計時する
タイマ１２ｂ，１３ｂと、両ＣＰＵ１２，１３の同期処
理に必要な計数値を保持するレジスタ１２ｃ，１３ｃを
内蔵する。また、ＣＰＵ１２，１３は、互いのハンドシ
ェーク信号出力ポートＰｈｏとハンドシェーク信号入力
ポートＰｈｉを一対のハンドシェーク信号線１４，１５
が相互接続し、かつ互いのデータ出力ポートＤｏとデー
タ入力ポートＤｉを８ビットのデータ通信線１６，１７
が相互接続している。さらに、互いのウォッチドッグパ
ルス出力ポートＰｗｏとウォッチドッグパルス入力ポー
トＰｗｉがウォッチドッグパルス線１８，１９により相
互接続されており、副ＣＰＵ１３のウォッチドッグパル
ス出力ポートＷＤｏと主ＣＰＵ１２のウォッチドッグパ
ルス入力ポートＷＤｉとを結ぶウォッチドッグドッグパ
ルス線１９にウォッチドッグパルス監視回路２０を分岐
接続し、ウォッチドッグパルスがハイレベル又はロウレ
ベルに固定されたことをもってウォッチドッグパルス監
視回路２０からシステムの暴走を報知する構成としてあ
る。
明の便宜上主副の区別を施した一対のＣＰＵ１２，１３
が、互いに専用のクロック発振器１２ａ，１３ａが発す
るほぼ同周期のクロック信号に基づいて動作し、それぞ
れほぼ同じ動作プログラムに従ってループ処理を実行す
る。各ＣＰＵ１２，１３は、ループタイム等を計時する
タイマ１２ｂ，１３ｂと、両ＣＰＵ１２，１３の同期処
理に必要な計数値を保持するレジスタ１２ｃ，１３ｃを
内蔵する。また、ＣＰＵ１２，１３は、互いのハンドシ
ェーク信号出力ポートＰｈｏとハンドシェーク信号入力
ポートＰｈｉを一対のハンドシェーク信号線１４，１５
が相互接続し、かつ互いのデータ出力ポートＤｏとデー
タ入力ポートＤｉを８ビットのデータ通信線１６，１７
が相互接続している。さらに、互いのウォッチドッグパ
ルス出力ポートＰｗｏとウォッチドッグパルス入力ポー
トＰｗｉがウォッチドッグパルス線１８，１９により相
互接続されており、副ＣＰＵ１３のウォッチドッグパル
ス出力ポートＷＤｏと主ＣＰＵ１２のウォッチドッグパ
ルス入力ポートＷＤｉとを結ぶウォッチドッグドッグパ
ルス線１９にウォッチドッグパルス監視回路２０を分岐
接続し、ウォッチドッグパルスがハイレベル又はロウレ
ベルに固定されたことをもってウォッチドッグパルス監
視回路２０からシステムの暴走を報知する構成としてあ
る。
【０００９】実施例の場合、双方のＣＰＵ１２，１３
は、相手方のハンドシェーク信号出力ポートＰｈｏから
ロウレベルのハンドシェーク信号を受けて割り込み要求
フラグＩＦＬを立てる。また、データ出力ポートＤｏ
は、ＣＰＵ１２，１３内のレジスタ１２ｃ，１３ｃが保
持する計数値を供給され、これを相手方のデータ入力ポ
ートＤｉへと供給する。ウォッチドッグパルス出力ポー
トＷＤｏは、図２（Ａ），（Ｂ）に示したように、１ル
ープが消化される時点でレベルが反転するウォッチドッ
グパルスを、相手方のウォッチドッグパルス入力ポート
ＷＤｉに供給する。なお、図２（Ｃ），（Ｄ）は、異常
発生時のウォッチドッグパルスの波形を例示するもので
ある。
は、相手方のハンドシェーク信号出力ポートＰｈｏから
ロウレベルのハンドシェーク信号を受けて割り込み要求
フラグＩＦＬを立てる。また、データ出力ポートＤｏ
は、ＣＰＵ１２，１３内のレジスタ１２ｃ，１３ｃが保
持する計数値を供給され、これを相手方のデータ入力ポ
ートＤｉへと供給する。ウォッチドッグパルス出力ポー
トＷＤｏは、図２（Ａ），（Ｂ）に示したように、１ル
ープが消化される時点でレベルが反転するウォッチドッ
グパルスを、相手方のウォッチドッグパルス入力ポート
ＷＤｉに供給する。なお、図２（Ｃ），（Ｄ）は、異常
発生時のウォッチドッグパルスの波形を例示するもので
ある。
【００１０】ところで、主ＣＰＵ１２も副ＣＰＵ１３の
基本的には、同じ処理プログラムに従って動作する。そ
こで、以下の説明では、概ね主ＣＰＵ１２に関する処理
プログラムに沿って説明する。まず、全体のループ処理
プログラムは、図３に示したように、その大部分をステ
ップ（１０）で示した演算プログラムが占めており、こ
の演算プログラムに続く判断ステップ（７０）におい
て、タイマ１２ｂの計時出力ＴＭがＣＰＵ１２が保持し
ているループタイム目標値ＴＬに一致したかどうか判断
される。判断の結果、計時出力ＴＭがループタイム目標
値ＴＬに一致すると、続くステップ（８０）においてウ
ォッチドッグパルスＷＤｍがレベル反転され、相手方の
副ＣＰＵ１３へと出力される。さらに、前述のステップ
（１０）に示した演算プログラムに復帰する前に、ステ
ップ（９０）において、自らのウォッチドッグパルスＷ
Ｄｍと相手方である副ＣＰＵ１３が出力するウォッチド
ッグパルスＷＤｓとを同期判定し、クロック発振器１２
ａ，１３ａのクロック周波数ずれや主副のＣＰＵ１２，
１３によってランダムに異なる割り込み処理に要した時
間の違い等により生ずる同期ずれを解消して同期出力す
るための同期処理を行う。
基本的には、同じ処理プログラムに従って動作する。そ
こで、以下の説明では、概ね主ＣＰＵ１２に関する処理
プログラムに沿って説明する。まず、全体のループ処理
プログラムは、図３に示したように、その大部分をステ
ップ（１０）で示した演算プログラムが占めており、こ
の演算プログラムに続く判断ステップ（７０）におい
て、タイマ１２ｂの計時出力ＴＭがＣＰＵ１２が保持し
ているループタイム目標値ＴＬに一致したかどうか判断
される。判断の結果、計時出力ＴＭがループタイム目標
値ＴＬに一致すると、続くステップ（８０）においてウ
ォッチドッグパルスＷＤｍがレベル反転され、相手方の
副ＣＰＵ１３へと出力される。さらに、前述のステップ
（１０）に示した演算プログラムに復帰する前に、ステ
ップ（９０）において、自らのウォッチドッグパルスＷ
Ｄｍと相手方である副ＣＰＵ１３が出力するウォッチド
ッグパルスＷＤｓとを同期判定し、クロック発振器１２
ａ，１３ａのクロック周波数ずれや主副のＣＰＵ１２，
１３によってランダムに異なる割り込み処理に要した時
間の違い等により生ずる同期ずれを解消して同期出力す
るための同期処理を行う。
【００１１】ステップ（９０）におけるウォッチドッグ
パルス同期処理においては、まず、図４に示す最初のス
テップ（１００）にて、同期処理中の割り込みを禁止す
る。次に、ステップ（１０１）において、ループタイム
目標値ＴＬに対し初期値を設定する。また、これと同時
にロウレベルのハンドシェーク信号をポートＰｈｏから
出力する。さらにまた、同期時間の計測に同期カウンタ
として用いるレジスタ１２ｃを零リセットする。次に、
判断ステップ（１０２）において、ハンドシェーク信号
入力ポートＰｈｉの信号レベルから、相手方である副Ｃ
ＰＵ１３の割り込み要求フラグＩＦＬが立っているかど
うか、すなわち副ＣＰＵ１３が主ＣＰＵ１２からの同期
信号すなわちハンドシェーク信号待ちか否かを判定す
る。
パルス同期処理においては、まず、図４に示す最初のス
テップ（１００）にて、同期処理中の割り込みを禁止す
る。次に、ステップ（１０１）において、ループタイム
目標値ＴＬに対し初期値を設定する。また、これと同時
にロウレベルのハンドシェーク信号をポートＰｈｏから
出力する。さらにまた、同期時間の計測に同期カウンタ
として用いるレジスタ１２ｃを零リセットする。次に、
判断ステップ（１０２）において、ハンドシェーク信号
入力ポートＰｈｉの信号レベルから、相手方である副Ｃ
ＰＵ１３の割り込み要求フラグＩＦＬが立っているかど
うか、すなわち副ＣＰＵ１３が主ＣＰＵ１２からの同期
信号すなわちハンドシェーク信号待ちか否かを判定す
る。
【００１２】判定の結果、割り込み要求フラグＩＦＬが
立っていてハンドシェーク信号待ちではないこと、すな
わち両ＣＰＵ１２，１３が互いに同期していることが判
明した場合は、ステップ（１０３）において、割り込み
要求フラグＩＦＬをクリアし、続くステップ（１０４）
において、ハンドシェーク信号を停止して同期処理を終
える。
立っていてハンドシェーク信号待ちではないこと、すな
わち両ＣＰＵ１２，１３が互いに同期していることが判
明した場合は、ステップ（１０３）において、割り込み
要求フラグＩＦＬをクリアし、続くステップ（１０４）
において、ハンドシェーク信号を停止して同期処理を終
える。
【００１３】一方、判断ステップ（１０２）において割
り込み要求フラグが立っていないこと、すなわち相手方
である副ＣＰＵ１３がハンドシェーク信号を出力してい
ないことが明らかになった場合は、ステップ（１２０）
において、同期カウンタであるレジスタ１２ｃが保持す
る計数値を１だけ増し、続く判断ステップ（１２１）に
おいて、レジスタ１２ｃが計数値として保持する時間デ
ータが規定時間を超過しているかどうか、すなわちＣＰ
Ｕ１２，１３が出力するハンドシェーク信号間に時間差
があるかどうかを判定する。なお、この規定時間は、一
対のＣＰＵ１２，１３間で許容できるループタイムずれ
の最大値を規定するものであり、この値を越えてループ
タイムに差が生じた場合に暴走が生じたものと判定する
閾値そのものを指す。
り込み要求フラグが立っていないこと、すなわち相手方
である副ＣＰＵ１３がハンドシェーク信号を出力してい
ないことが明らかになった場合は、ステップ（１２０）
において、同期カウンタであるレジスタ１２ｃが保持す
る計数値を１だけ増し、続く判断ステップ（１２１）に
おいて、レジスタ１２ｃが計数値として保持する時間デ
ータが規定時間を超過しているかどうか、すなわちＣＰ
Ｕ１２，１３が出力するハンドシェーク信号間に時間差
があるかどうかを判定する。なお、この規定時間は、一
対のＣＰＵ１２，１３間で許容できるループタイムずれ
の最大値を規定するものであり、この値を越えてループ
タイムに差が生じた場合に暴走が生じたものと判定する
閾値そのものを指す。
【００１４】ステップ（１２１）における判定の結果、
規定時間超過信号が出力された場合、すなわち予め規定
された許容可能な規定時間を超過していることが判れ
ば、続く判断ステップ（１２２）において、ウォッチド
ッグパルスＰｗｏ，Ｐｗｉの極性を相互に比較する。そ
こで、双方のウォッチドッグパルスＰｗｏ，Ｐｗｉの極
性が一致しなかった場合は、相手方である副ＣＰＵ１３
が暴走しているものとし、続く暴走処理ステップ（１２
３）に移行する。この暴走処理ステップでは、主ＣＰＵ
１２は自ら演算を停止して全出力を停止し、これと同時
にウォッチドッグパルスの出力も停止するため、無限ル
ープへと移行する。ただし、ウォッチドッグパルスＰｗ
ｏ，Ｐｗｉの極性が一致した場合には、ステップ（１０
３）に移行し、次のループに判定を委ねる。
規定時間超過信号が出力された場合、すなわち予め規定
された許容可能な規定時間を超過していることが判れ
ば、続く判断ステップ（１２２）において、ウォッチド
ッグパルスＰｗｏ，Ｐｗｉの極性を相互に比較する。そ
こで、双方のウォッチドッグパルスＰｗｏ，Ｐｗｉの極
性が一致しなかった場合は、相手方である副ＣＰＵ１３
が暴走しているものとし、続く暴走処理ステップ（１２
３）に移行する。この暴走処理ステップでは、主ＣＰＵ
１２は自ら演算を停止して全出力を停止し、これと同時
にウォッチドッグパルスの出力も停止するため、無限ル
ープへと移行する。ただし、ウォッチドッグパルスＰｗ
ｏ，Ｐｗｉの極性が一致した場合には、ステップ（１０
３）に移行し、次のループに判定を委ねる。
【００１５】このように、ＣＰＵ１２は、それぞれのル
ープ処理プログラム途中の所定ステップにおいてループ
タイムＴＬが経過したことを判定し、判定時点でウォッ
チドッグパルスＷＤｍを相手方である副ＣＰＵ１３に出
力し、副ＣＰＵ１３が発するウォッチドッグパルスＷＤ
ｓと自ら発したウォッチドッグパルスＷＤｍとが規定時
間内に極性一致しない場合は暴走であると判定し、自ら
のループ処理を停止する。すなわち、主副一対のＣＰＵ
１２，１３間で相手方のループタイムを相互監視し、少
なくとも一方に異常があると判断した場合には、自らル
ープ処理を停止するため、自然消滅的に両ＣＰＵ１２，
１３が作動を停止する。従って、主副一対のＣＰＵ１
２，１３が出力するウォッチドッグパルスＷＤｍ，ＷＤ
ｓの一方、すなわちこの実施例ではＷＤｓの極性変化の
有無をウォッチドッグパルス監視回路２０により外部監
視するだけで、両ＣＰＵ１２，１３の異常を発見するこ
とができる。さらに、ＣＰＵ監視装置１１は、主副一対
のＣＰＵ１２，１３がそれぞれ専用のクロック発振器１
２ａ，１３ａで動作させる２クロック２ＣＰＵのシステ
ム構成であるが、仮に各専用のクロック発振器１２ａ，
１３ａ間にクロック周波数ずれが生じた場合でも、これ
がループタイムずれとなって現れるため、一方のウォッ
チドッグパルスＷＤｓの異常から簡単に検出することが
できる。
ープ処理プログラム途中の所定ステップにおいてループ
タイムＴＬが経過したことを判定し、判定時点でウォッ
チドッグパルスＷＤｍを相手方である副ＣＰＵ１３に出
力し、副ＣＰＵ１３が発するウォッチドッグパルスＷＤ
ｓと自ら発したウォッチドッグパルスＷＤｍとが規定時
間内に極性一致しない場合は暴走であると判定し、自ら
のループ処理を停止する。すなわち、主副一対のＣＰＵ
１２，１３間で相手方のループタイムを相互監視し、少
なくとも一方に異常があると判断した場合には、自らル
ープ処理を停止するため、自然消滅的に両ＣＰＵ１２，
１３が作動を停止する。従って、主副一対のＣＰＵ１
２，１３が出力するウォッチドッグパルスＷＤｍ，ＷＤ
ｓの一方、すなわちこの実施例ではＷＤｓの極性変化の
有無をウォッチドッグパルス監視回路２０により外部監
視するだけで、両ＣＰＵ１２，１３の異常を発見するこ
とができる。さらに、ＣＰＵ監視装置１１は、主副一対
のＣＰＵ１２，１３がそれぞれ専用のクロック発振器１
２ａ，１３ａで動作させる２クロック２ＣＰＵのシステ
ム構成であるが、仮に各専用のクロック発振器１２ａ，
１３ａ間にクロック周波数ずれが生じた場合でも、これ
がループタイムずれとなって現れるため、一方のウォッ
チドッグパルスＷＤｓの異常から簡単に検出することが
できる。
【００１６】一方、ステップ（１０４）において、ハン
ドシェーク信号出力ポートＰｈｏをハイレベルにセット
してハンドシェーク信号を停止した後は、続くステップ
（１０５）において、タイマ１２ｂの計時出力ＴＭ、す
なわち上記ステップ（７０）〜（１０４）までの同期処
理に要した時間を、タイマ１２ｂから１６ビットの計数
値としてレジスタ１２ｃに取り込む。なお、取り込んだ
１６ビットの計数値ＡＸは、Ａが上位８ビットを表し、
Ｘが下位８ビットを表すが、同期異常が発生していなけ
れば、上位８ビットＡは零で下位８ビットＸだけがデー
タとして存在する。次に、タイマ１２ｂを零から動作再
開させるため、続くステップ（１０６）において、タイ
マコントロールフラグＴＭＣＦＬをクリアした後、タイ
マコントロールフラグＴＭＣＦＬをセットしてタイマ１
２ｃを再度動作開始させる。
ドシェーク信号出力ポートＰｈｏをハイレベルにセット
してハンドシェーク信号を停止した後は、続くステップ
（１０５）において、タイマ１２ｂの計時出力ＴＭ、す
なわち上記ステップ（７０）〜（１０４）までの同期処
理に要した時間を、タイマ１２ｂから１６ビットの計数
値としてレジスタ１２ｃに取り込む。なお、取り込んだ
１６ビットの計数値ＡＸは、Ａが上位８ビットを表し、
Ｘが下位８ビットを表すが、同期異常が発生していなけ
れば、上位８ビットＡは零で下位８ビットＸだけがデー
タとして存在する。次に、タイマ１２ｂを零から動作再
開させるため、続くステップ（１０６）において、タイ
マコントロールフラグＴＭＣＦＬをクリアした後、タイ
マコントロールフラグＴＭＣＦＬをセットしてタイマ１
２ｃを再度動作開始させる。
【００１７】タイマ１２ｂの動作再開に続き、まずステ
ップ（１０７）において、主ＣＰＵ１２は内蔵するレジ
スタ１２ｃが保持する計数値Ｘをデータ出力ポートＤｏ
にセットし、この計数値Ｘを副ＣＰＵ１３が取りこめる
ようにする。また、これに並行して副ＣＰＵ１３の側で
も、自らが内蔵するレジスタ１３ｃが保持する計数値Ｘ
をデータ出力ポートＤｏにセットするため、主ＣＰＵ１
２は副ＣＰＵ１３が同期処理に要した時間に関する計数
値Ｘを取り込めるようになる。ただし、実施例では、副
ＣＰＵ１３を主ＣＰＵ１２に準拠させる構成としてある
ため、副ＣＰＵ１３が同期処理に要した時間に関する計
数値Ｘは、使用されないまま終わる。次に、ステップ
（１０８）において同期処理を行う。
ップ（１０７）において、主ＣＰＵ１２は内蔵するレジ
スタ１２ｃが保持する計数値Ｘをデータ出力ポートＤｏ
にセットし、この計数値Ｘを副ＣＰＵ１３が取りこめる
ようにする。また、これに並行して副ＣＰＵ１３の側で
も、自らが内蔵するレジスタ１３ｃが保持する計数値Ｘ
をデータ出力ポートＤｏにセットするため、主ＣＰＵ１
２は副ＣＰＵ１３が同期処理に要した時間に関する計数
値Ｘを取り込めるようになる。ただし、実施例では、副
ＣＰＵ１３を主ＣＰＵ１２に準拠させる構成としてある
ため、副ＣＰＵ１３が同期処理に要した時間に関する計
数値Ｘは、使用されないまま終わる。次に、ステップ
（１０８）において同期処理を行う。
【００１８】ステップ（１０８）における同期処理は、
ステップ（１０１）〜（１０４）に非常に似ており、そ
の内容はステップ（１０１）からレジスタ１２ｃのリセ
ット動作を除外し、かつ判断ステップ（１０２）の判断
否定結果をステップ（１２０）〜（１２３）を経ずに直
接帰還させる内容となっている。このため、主副のＣＰ
Ｕ１２，１３は相手方からハンドシェーク信号が得られ
るまで、すなわちハンドシェーク信号入力ポートＰｈｉ
を介して受信されるハンドシェーク信号がロウレベルと
なって割り込み要求フラグＩＦＬが起立するのを待ち、
最後に相手方に出力していたハンドシェーク信号を停止
し、同期処理が行われる。
ステップ（１０１）〜（１０４）に非常に似ており、そ
の内容はステップ（１０１）からレジスタ１２ｃのリセ
ット動作を除外し、かつ判断ステップ（１０２）の判断
否定結果をステップ（１２０）〜（１２３）を経ずに直
接帰還させる内容となっている。このため、主副のＣＰ
Ｕ１２，１３は相手方からハンドシェーク信号が得られ
るまで、すなわちハンドシェーク信号入力ポートＰｈｉ
を介して受信されるハンドシェーク信号がロウレベルと
なって割り込み要求フラグＩＦＬが起立するのを待ち、
最後に相手方に出力していたハンドシェーク信号を停止
し、同期処理が行われる。
【００１９】こうして、同期処理を終えると、主ＣＰＵ
１２（副ＣＰＵ１３）は、ステップ（１０９）におい
て、相手方の副ＣＰＵ１３（主ＣＰＵ１２）のレジスタ
１３ｃ（１２ｃ）が出力ポートＤｏから出力する計数値
Ｘを、データ入力ポートＤｉから取り込んでレジスタ１
２ｃ（１３ｃ）の計数値Ａとする。ただし、こうしてレ
ジスタ１２ｃ，１３ｃに取り込まれた相手方の計数値Ｘ
は、主ＣＰＵ１２と副ＣＰＵ１３とで異なる処理を行う
ための判断ステップ（１１０）の判断結果を受けて、異
なる取り扱いを受ける。判断ステップ（１１０）は、こ
れまで主ＣＰＵ１２を例に説明してきたフローチャート
を、ここから主ＣＰＵ１２と副ＣＰＵ１３とで別扱いと
するための判断ステップであり、主ＣＰＵ１２について
はステップ（１１１）を飛び越えて直接ステップ（１１
２）に移行させ、副ＣＰＵ１３についてはステップ（１
１１）を経てステップ（１１２）へと導く。すなわち、
前述の如くここでは副ＣＰＵ１３側を主ＣＰＵ１２に準
拠させる方法によっているため、副ＣＰＵ１３のレジス
タ１３ｃが保持する計数値Ｘは、ステップ（１１１）に
おいて上記の計数値Ａすなわち主ＣＰＵ１２側の計数値
Ｘに強制的に合致させられる。こうして、副ＣＰＵ１３
側の同期を主ＣＰＵ１２側に同調させる前処理が施さ
れ、しかるのちループタイムの補正ステップ（１１２）
へと移行する。
１２（副ＣＰＵ１３）は、ステップ（１０９）におい
て、相手方の副ＣＰＵ１３（主ＣＰＵ１２）のレジスタ
１３ｃ（１２ｃ）が出力ポートＤｏから出力する計数値
Ｘを、データ入力ポートＤｉから取り込んでレジスタ１
２ｃ（１３ｃ）の計数値Ａとする。ただし、こうしてレ
ジスタ１２ｃ，１３ｃに取り込まれた相手方の計数値Ｘ
は、主ＣＰＵ１２と副ＣＰＵ１３とで異なる処理を行う
ための判断ステップ（１１０）の判断結果を受けて、異
なる取り扱いを受ける。判断ステップ（１１０）は、こ
れまで主ＣＰＵ１２を例に説明してきたフローチャート
を、ここから主ＣＰＵ１２と副ＣＰＵ１３とで別扱いと
するための判断ステップであり、主ＣＰＵ１２について
はステップ（１１１）を飛び越えて直接ステップ（１１
２）に移行させ、副ＣＰＵ１３についてはステップ（１
１１）を経てステップ（１１２）へと導く。すなわち、
前述の如くここでは副ＣＰＵ１３側を主ＣＰＵ１２に準
拠させる方法によっているため、副ＣＰＵ１３のレジス
タ１３ｃが保持する計数値Ｘは、ステップ（１１１）に
おいて上記の計数値Ａすなわち主ＣＰＵ１２側の計数値
Ｘに強制的に合致させられる。こうして、副ＣＰＵ１３
側の同期を主ＣＰＵ１２側に同調させる前処理が施さ
れ、しかるのちループタイムの補正ステップ（１１２）
へと移行する。
【００２０】ステップ（１１２）では、同期処理に要し
た時間によってループタイムが延びてしまわないよう、
ループタイム目標値ＴＬからステップ（７０）〜（１０
６）までの同期処理に要した時間（Ｘ＋Ｙ）を減算し、
これを新たなループタイマ目標値ＴＬとして保持させ
る。ただし、Ｙは、システムに固有のステップ処理時間
を含む微調整値であり、例えばタイマ１２ｂ内のカウン
タクロックの計数値に換算して２や３といった数値が用
いられる。こうして、主ＣＰＵ１２と副ＣＰＵ１３は、
専用のクロック発振器１２ａ，１３ａのクロック周波数
が周波数ずれを多少生じたり、或いは規定時間の範囲内
で割り込み処理に要する時間差が生じたとしても、ステ
ップ（１０４）までにおいて相互に同期をとられ、また
ステップ（１０５）以下において同期に要した時間も補
正される。このため、最終的にはループタイムの正確な
維持が可能である。同期処理の最後は、ステップ（１１
３）において、それまで禁止していた割り込みを許可
し、図３に示した演算プログラム（１０）に復帰するこ
とで締めくくられる。
た時間によってループタイムが延びてしまわないよう、
ループタイム目標値ＴＬからステップ（７０）〜（１０
６）までの同期処理に要した時間（Ｘ＋Ｙ）を減算し、
これを新たなループタイマ目標値ＴＬとして保持させ
る。ただし、Ｙは、システムに固有のステップ処理時間
を含む微調整値であり、例えばタイマ１２ｂ内のカウン
タクロックの計数値に換算して２や３といった数値が用
いられる。こうして、主ＣＰＵ１２と副ＣＰＵ１３は、
専用のクロック発振器１２ａ，１３ａのクロック周波数
が周波数ずれを多少生じたり、或いは規定時間の範囲内
で割り込み処理に要する時間差が生じたとしても、ステ
ップ（１０４）までにおいて相互に同期をとられ、また
ステップ（１０５）以下において同期に要した時間も補
正される。このため、最終的にはループタイムの正確な
維持が可能である。同期処理の最後は、ステップ（１１
３）において、それまで禁止していた割り込みを許可
し、図３に示した演算プログラム（１０）に復帰するこ
とで締めくくられる。
【００２１】このように、上記構成になるＣＰＵ相互監
視装置１１は、それぞれ固有のクロック信号に従って動
作する一対のＣＰＵ１２，１３が、同期信号用のハンド
シェーク線１４，１５とデータ通信線１６，１７とで接
続してあるため、一定時間ごとに同期をとることがで
き、またそのさいにタイマ１２ｂ，１３ｂを互いにクリ
アするため、クロック誤差を堆積させることなく暴走を
未然に防止することができる。
視装置１１は、それぞれ固有のクロック信号に従って動
作する一対のＣＰＵ１２，１３が、同期信号用のハンド
シェーク線１４，１５とデータ通信線１６，１７とで接
続してあるため、一定時間ごとに同期をとることがで
き、またそのさいにタイマ１２ｂ，１３ｂを互いにクリ
アするため、クロック誤差を堆積させることなく暴走を
未然に防止することができる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
ウォッチドッグパルスを相互に監視し合うよう接続され
た一対のＣＰＵが、それぞれのループ処理プログラム途
中の所定ステップにおいてループタイムが経過したか否
かを判定し、ループタイムが経過したと判定した時点で
ウォッチドッグパルスを相手方のＣＰＵに出力し、相手
方のＣＰＵが発するウォッチドッグパルスが自ら発した
ウォッチドッグパルスと規定時間内の時間全てにおいて
極性一致しない場合は暴走であると判定し、自らのルー
プ処理を停止するようにしたから、主副一対のＣＰＵ間
で相手方のループタイムを相互監視することができ、相
手方に異常があると判断した場合には、自らループ処理
を停止するため、自然消滅的に両ＣＰＵが作動を停止
し、従って主副一対のＣＰＵのいずれか一方が出力する
ウォッチドッグパルスの極性変化をウォッチドッグパル
ス監視回路等において外部監視するだけで、両ＣＰＵの
異常を発見することができ、主副のＣＰＵが出力するウ
ォッチドッグパルスを合成するためのウォッチドッグパ
ルス合成回路が不要であるため、回路構成を簡単化する
ことができ、また主副一対のＣＰＵをそれぞれ専用のク
ロック発振器で動作させる２クロック２ＣＰＵのシステ
ム構成とした場合には、各専用のクロック発振器間に生
じたクロック周波数ずれも、ループタイムずれとして一
方のウォッチドッグパルスから検出することができる等
の優れた効果を奏する。
ウォッチドッグパルスを相互に監視し合うよう接続され
た一対のＣＰＵが、それぞれのループ処理プログラム途
中の所定ステップにおいてループタイムが経過したか否
かを判定し、ループタイムが経過したと判定した時点で
ウォッチドッグパルスを相手方のＣＰＵに出力し、相手
方のＣＰＵが発するウォッチドッグパルスが自ら発した
ウォッチドッグパルスと規定時間内の時間全てにおいて
極性一致しない場合は暴走であると判定し、自らのルー
プ処理を停止するようにしたから、主副一対のＣＰＵ間
で相手方のループタイムを相互監視することができ、相
手方に異常があると判断した場合には、自らループ処理
を停止するため、自然消滅的に両ＣＰＵが作動を停止
し、従って主副一対のＣＰＵのいずれか一方が出力する
ウォッチドッグパルスの極性変化をウォッチドッグパル
ス監視回路等において外部監視するだけで、両ＣＰＵの
異常を発見することができ、主副のＣＰＵが出力するウ
ォッチドッグパルスを合成するためのウォッチドッグパ
ルス合成回路が不要であるため、回路構成を簡単化する
ことができ、また主副一対のＣＰＵをそれぞれ専用のク
ロック発振器で動作させる２クロック２ＣＰＵのシステ
ム構成とした場合には、各専用のクロック発振器間に生
じたクロック周波数ずれも、ループタイムずれとして一
方のウォッチドッグパルスから検出することができる等
の優れた効果を奏する。
【図１】本発明のＣＰＵ監視装置の一実施例を示すブロ
ック構成図である。
ック構成図である。
【図２】図１に示した回路各部の信号波形図である。
【図３】図１に示した主ＣＰＵの動作を説明するための
フローチャートである。
フローチャートである。
【図４】図３に示したウォッチドッグパルス同期処理ス
テップの具体的内容を示すフローチャートである。
テップの具体的内容を示すフローチャートである。
【図５】従来のＣＰＵ監視装置の一例を示すブロック構
成図である。
成図である。
【図６】図５に示した回路各部の信号波形図である。
１１ ＣＰＵ監視装置 １２ 主ＣＰＵ １３ 副ＣＰＵ １２ａ，１３ａ クロック発振器 １２ｂ，１３ｂ タイマ １２ｃ，１３ｃ レジスタ １４，１５ ハンドシェーク信号線 １６，１７ データ通信線 １８，１９ ウォッチドッグパルス線 ２０ ウォッチドッグパルス監視回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/28 - 11/36
Claims (2)
- 【請求項１】 ウォッチドッグパルスを相互に監視し合
うよう接続された一対のＣＰＵが、それぞれのループ処
理プログラム途中の所定ステップにおいてループタイム
が経過したか否かを判定し、ループタイムが経過したと
判定した時点でウォッチドッグパルスを相手方のＣＰＵ
に出力し、相手方のＣＰＵが発するウォッチドッグパル
スが自ら発したウォッチドッグパルスと規定時間内の時
間全てにおいて極性一致しない場合は暴走であると判定
し、自らのループ処理を停止することを特徴とするＣＰ
Ｕ監視方法。 - 【請求項２】 ループ処理プログラム途中の所定ステッ
プにおいてループタイムが経過したか否かを判定し、ル
ープタイムが経過したと判定した時点でウォッチドッグ
パルスを外部出力する一対のＣＰＵと、該一対のＣＰＵ
を相互接続してなり、ウォッチドッグパルス出力を相互
に送受する一対のウォッチドッグパルス線とを具備し、
該一対のＣＰＵがそれぞれ対応するウォッチドッグパル
ス線を介してウォッチドッグパルスを相手方のＣＰＵに
出力し、相手方のＣＰＵが発するウォッチドッグパルス
が自ら発したウォッチドッグパルスと規定時間内の時間
全てにおいて極性一致しない場合は暴走であると判定
し、自らのループ処理を停止することを特徴とするＣＰ
Ｕ監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10546695A JP3166552B2 (ja) | 1995-04-28 | 1995-04-28 | Ｃｐｕ監視方法及びｃｐｕ監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10546695A JP3166552B2 (ja) | 1995-04-28 | 1995-04-28 | Ｃｐｕ監視方法及びｃｐｕ監視装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08305611A JPH08305611A (ja) | 1996-11-22 |
| JP3166552B2 true JP3166552B2 (ja) | 2001-05-14 |
Family
ID=14408363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10546695A Expired - Fee Related JP3166552B2 (ja) | 1995-04-28 | 1995-04-28 | Ｃｐｕ監視方法及びｃｐｕ監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166552B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101692276B1 (ko) * | 2016-04-22 | 2017-01-03 | 정수영 | 오일 제거장치 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4512621B2 (ja) * | 2007-08-06 | 2010-07-28 | 株式会社日立製作所 | 分散システム |
| JP6224545B2 (ja) * | 2014-08-05 | 2017-11-01 | 日立オートモティブシステムズ株式会社 | 電子制御装置 |
| GB2560904B (en) | 2017-03-27 | 2020-06-10 | Ge Aviat Systems Ltd | Processor performance monitor |
-
1995
- 1995-04-28 JP JP10546695A patent/JP3166552B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101692276B1 (ko) * | 2016-04-22 | 2017-01-03 | 정수영 | 오일 제거장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08305611A (ja) | 1996-11-22 |
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Legal Events
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