JPH08305664A - Ｃｐｕ監視方法及びｃｐｕ監視装置 - Google Patents
Ｃｐｕ監視方法及びｃｐｕ監視装置Info
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- JPH08305664A JPH08305664A JP10550995A JP10550995A JPH08305664A JP H08305664 A JPH08305664 A JP H08305664A JP 10550995 A JP10550995 A JP 10550995A JP 10550995 A JP10550995 A JP 10550995A JP H08305664 A JPH08305664 A JP H08305664A
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Abstract
(57)【要約】
【目的】 それぞれがほぼ同周期の固有のクロック信号
に基づいて動作する一対のＣＰＵが、常に互いに共通す
る同一のループタイムをもってループ処理を実行するよ
う監視する。 【構成】 それぞれ固有のクロック信号に従って動作す
る一対のＣＰＵ１２，１３が、ハンドシェーク線１４，
１５とウォッチドッグパルス線１８，１９を介して一定
時間ごとに同期処理を行い、しかも同期処理に続いて主
ＣＰＵ１２は自らの同期処理に要した時間（Ｘ＋Ｙ）を
もって、また副ＣＰＵ１３は同期通信線１６を介して主
ＣＰＵ１２から送られてくる前記時間（Ｘ＋Ｙ）をもっ
て、それぞれループタイム目標値ＴＬを補正する。これ
により、１ループごとにループタイムを共通の一定時間
に規制し、正確に管理されたループタイムのもとＣＰＵ
１２，１３の円滑な処理を保証することができる。
に基づいて動作する一対のＣＰＵが、常に互いに共通す
る同一のループタイムをもってループ処理を実行するよ
う監視する。 【構成】 それぞれ固有のクロック信号に従って動作す
る一対のＣＰＵ１２，１３が、ハンドシェーク線１４，
１５とウォッチドッグパルス線１８，１９を介して一定
時間ごとに同期処理を行い、しかも同期処理に続いて主
ＣＰＵ１２は自らの同期処理に要した時間（Ｘ＋Ｙ）を
もって、また副ＣＰＵ１３は同期通信線１６を介して主
ＣＰＵ１２から送られてくる前記時間（Ｘ＋Ｙ）をもっ
て、それぞれループタイム目標値ＴＬを補正する。これ
により、１ループごとにループタイムを共通の一定時間
に規制し、正確に管理されたループタイムのもとＣＰＵ
１２，１３の円滑な処理を保証することができる。
Description
【０００１】
【産業上の利用分野】本発明は、それぞれがほぼ同周期
の固有のクロック信号に基づいて動作する一対のＣＰＵ
が、常に互いに共通する同一のループタイムをもってル
ープ処理を実行するよう監視するＣＰＵ監視方法及びＣ
ＰＵ監視装置に関する。
の固有のクロック信号に基づいて動作する一対のＣＰＵ
が、常に互いに共通する同一のループタイムをもってル
ープ処理を実行するよう監視するＣＰＵ監視方法及びＣ
ＰＵ監視装置に関する。
【０００２】
【従来の技術】ほぼ同一内容のループ処理を繰り返す主
副一対のＣＰＵを監視するため、これら一対のＣＰＵか
ら１回のループ処理を終えるつどウォッチドッグパルス
を出力させるとともに、これらのウォッチドッグパルス
を外部のウォッチドッグパルス監視回路にて照合させ、
両者のウォッチドッグパルスに周期ずれが発生したとき
にウォッチドッグパルス監視回路がＣＰＵの暴走を警告
するよう構成したＣＰＵ監視装置が知られている。この
種の従来のＣＰＵ監視装置は、仮に一対のＣＰＵを同一
のクロック発振器を共通に使用して作動させいわゆる１
クロック２ＣＰＵのシステム構成を採用した場合、一対
のＣＰＵ２，３間でループタイムがずれることはあり得
ないが、クロック周波数が仮に本来想定していた例えば
１６ＭＨｚから１５ＭＨｚに変動したとしても、こうし
たクロック発振器自体の誤動作に起因するループタイム
の時間ずれについては検出することができなかった。
副一対のＣＰＵを監視するため、これら一対のＣＰＵか
ら１回のループ処理を終えるつどウォッチドッグパルス
を出力させるとともに、これらのウォッチドッグパルス
を外部のウォッチドッグパルス監視回路にて照合させ、
両者のウォッチドッグパルスに周期ずれが発生したとき
にウォッチドッグパルス監視回路がＣＰＵの暴走を警告
するよう構成したＣＰＵ監視装置が知られている。この
種の従来のＣＰＵ監視装置は、仮に一対のＣＰＵを同一
のクロック発振器を共通に使用して作動させいわゆる１
クロック２ＣＰＵのシステム構成を採用した場合、一対
のＣＰＵ２，３間でループタイムがずれることはあり得
ないが、クロック周波数が仮に本来想定していた例えば
１６ＭＨｚから１５ＭＨｚに変動したとしても、こうし
たクロック発振器自体の誤動作に起因するループタイム
の時間ずれについては検出することができなかった。
【０００３】これに対し、例えば図５に示すＣＰＵ監視
装置１のごとく、主ＣＰＵ２と副ＣＰＵ３にそれぞれ専
用のクロック発振器２ａ，３ａを接続し、一方のクロッ
ク発振器２ａ又は３ａに生じた動作異常も含め、ループ
タイムの時間ずれをもってウォッチドッグパルス監視回
路４が暴走検知する構成の２クロック２ＣＰＵ型が提案
されている。
装置１のごとく、主ＣＰＵ２と副ＣＰＵ３にそれぞれ専
用のクロック発振器２ａ，３ａを接続し、一方のクロッ
ク発振器２ａ又は３ａに生じた動作異常も含め、ループ
タイムの時間ずれをもってウォッチドッグパルス監視回
路４が暴走検知する構成の２クロック２ＣＰＵ型が提案
されている。
【０００４】
【発明が解決しようとする課題】上記従来のＣＰＵ監視
装置１は、クロック発振器２ａ，３ａのクロック周期が
僅かでも食い違っている場合には、ループ処理を重ねる
ほどにクロック周期の誤差が堆積してしまうために、そ
れぞれのＣＰＵ２，３は与えられたプログラムを正規に
処理してはいても、ループタイムに許容範囲を越える時
間ずれが生ずる結果、ウォッチドッグパルス監視回路４
の暴走判断とともに主ＣＰＵ２と副ＣＰＵ３が動作を停
止することがある等の課題があった。そこで、クロック
発振器２ａ，３ａ間に存在するクロック周期ずれを考慮
し、一歩踏み込んだ処置として、ループタイムの時間差
が許容範囲にある場合に限り、主ＣＰＵ２と副ＣＰＵ３
とを１ループごとに適当のタイミングで強制的に同期さ
せる方法も考えられるが、こうした強制同期法を採用し
た従来の装置は、ＣＰＵ２，３それぞれの処理時間に個
体差が存在したり、或いは各ＣＰＵ２，３の処理途中に
挿入される割り込み処理に費やされる時間が異なるとい
った理由から、暴走以外の原因でウォッチドッグパルス
監視回路４が作動してしまいやすく、このため幾重にも
安全設計を施した高度のウォッチドッグパルス監視回路
が不可欠であり、製造コストの上昇が避けられない等の
課題があった。
装置１は、クロック発振器２ａ，３ａのクロック周期が
僅かでも食い違っている場合には、ループ処理を重ねる
ほどにクロック周期の誤差が堆積してしまうために、そ
れぞれのＣＰＵ２，３は与えられたプログラムを正規に
処理してはいても、ループタイムに許容範囲を越える時
間ずれが生ずる結果、ウォッチドッグパルス監視回路４
の暴走判断とともに主ＣＰＵ２と副ＣＰＵ３が動作を停
止することがある等の課題があった。そこで、クロック
発振器２ａ，３ａ間に存在するクロック周期ずれを考慮
し、一歩踏み込んだ処置として、ループタイムの時間差
が許容範囲にある場合に限り、主ＣＰＵ２と副ＣＰＵ３
とを１ループごとに適当のタイミングで強制的に同期さ
せる方法も考えられるが、こうした強制同期法を採用し
た従来の装置は、ＣＰＵ２，３それぞれの処理時間に個
体差が存在したり、或いは各ＣＰＵ２，３の処理途中に
挿入される割り込み処理に費やされる時間が異なるとい
った理由から、暴走以外の原因でウォッチドッグパルス
監視回路４が作動してしまいやすく、このため幾重にも
安全設計を施した高度のウォッチドッグパルス監視回路
が不可欠であり、製造コストの上昇が避けられない等の
課題があった。
【０００５】
【課題を解決するための手段】本発明は、上記課題を解
決したものであり、それぞれがほぼ同周期の固有のクロ
ック信号に基づき、それぞれに固有の割り込み処理を織
り混ぜて互いにほぼ同様のループ処理プログラムに従っ
て動作する一対のＣＰＵが、それぞれのループ処理プロ
グラム途中の所定ステップにおいてループ処理に要する
ループタイムが所定のループタイム目標値に一致したこ
とを判定し、前記ループタイムの計時を新たに同時期に
再開するよう相互に同期処理を行うとともに、一方のＣ
ＰＵは自らの同期処理に要した時間をもって、また他方
のＣＰＵは前記一方のＣＰＵが同期処理に要した前記時
間をもって、それぞれ前記ループタイム目標値を補正
し、一対のＣＰＵが常に互いに共通する同一のループタ
イムをもってループ処理を実行するよう監視することを
特徴とするものである。
決したものであり、それぞれがほぼ同周期の固有のクロ
ック信号に基づき、それぞれに固有の割り込み処理を織
り混ぜて互いにほぼ同様のループ処理プログラムに従っ
て動作する一対のＣＰＵが、それぞれのループ処理プロ
グラム途中の所定ステップにおいてループ処理に要する
ループタイムが所定のループタイム目標値に一致したこ
とを判定し、前記ループタイムの計時を新たに同時期に
再開するよう相互に同期処理を行うとともに、一方のＣ
ＰＵは自らの同期処理に要した時間をもって、また他方
のＣＰＵは前記一方のＣＰＵが同期処理に要した前記時
間をもって、それぞれ前記ループタイム目標値を補正
し、一対のＣＰＵが常に互いに共通する同一のループタ
イムをもってループ処理を実行するよう監視することを
特徴とするものである。
【０００７】
【作用】本発明は、それぞれ固有のクロック信号に従っ
て動作する一対のＣＰＵが、一定時間ごとに同期処理を
行い、しかも同期処理に続いて一方のＣＰＵは自らの同
期処理に要した時間をもって、また他方のＣＰＵは一方
のＣＰＵから送られてくる前記時間をもって、それぞれ
ループタイム目標値を補正することにより、１ループご
とにループタイムを共通の一定時間に規制し、正確に管
理されたループタイムのもと一対のＣＰＵの円滑な処理
を保証する。
て動作する一対のＣＰＵが、一定時間ごとに同期処理を
行い、しかも同期処理に続いて一方のＣＰＵは自らの同
期処理に要した時間をもって、また他方のＣＰＵは一方
のＣＰＵから送られてくる前記時間をもって、それぞれ
ループタイム目標値を補正することにより、１ループご
とにループタイムを共通の一定時間に規制し、正確に管
理されたループタイムのもと一対のＣＰＵの円滑な処理
を保証する。
【０００８】
【実施例】以下、本発明の実施例について、図１ないし
図４を参照して説明する。図１は、本発明のＣＰＵ監視
装置の一実施例を示すブロック構成図、図２は、図１に
示した回路各部の信号波形図、図３は、図１に示した主
ＣＰＵの動作を説明するためのフローチャート、図４
は、図３に示したウォッチドッグパルス同期処理ステッ
プの具体的内容を示すフローチャートである。
図４を参照して説明する。図１は、本発明のＣＰＵ監視
装置の一実施例を示すブロック構成図、図２は、図１に
示した回路各部の信号波形図、図３は、図１に示した主
ＣＰＵの動作を説明するためのフローチャート、図４
は、図３に示したウォッチドッグパルス同期処理ステッ
プの具体的内容を示すフローチャートである。
【０００９】図１に示すＣＰＵ監視システム１１は、説
明の便宜上主副の区別を施した一対のＣＰＵ１２，１３
が、互いに専用のクロック発振器１２ａ，１３ａが発す
るほぼ同周期のクロック信号に基づいて動作し、それぞ
れほぼ同じ動作プログラムに従ってループ処理を実行す
る。各ＣＰＵ１２，１３は、ループタイム等を計時する
タイマ１２ｂ，１３ｂと、両ＣＰＵ１２，１３の同期処
理に必要な計数値を保持するレジスタ１２ｃ，１３ｃを
内蔵する。また、ＣＰＵ１２，１３は、互いのハンドシ
ェーク信号出力ポートＰｈｏとハンドシェーク信号入力
ポートＰｈｉを一対のハンドシェーク信号線１４，１５
が相互接続し、かつ互いのデータ出力ポートＤｏとデー
タ入力ポートＤｉを８ビットのデータ通信線１６，１７
が相互接続している。さらに、互いのウォッチドッグパ
ルス出力ポートＰｗｏとウォッチドッグパルス入力ポー
トＰｗｉがウォッチドッグパルス線１８，１９により相
互接続されており、副ＣＰＵ１３のウォッチドッグパル
ス出力ポートＷＤｏと主ＣＰＵ１２のウォッチドッグパ
ルス入力ポートＷＤｉとを結ぶウォッチドッグドッグパ
ルス線１９にウォッチドッグパルス監視回路２０を分岐
接続し、ウォッチドッグパルスがハイレベル又はロウレ
ベルに固定されたことをもってウォッチドッグパルス監
視回路２０からシステムの暴走を報知する構成としてあ
る。
明の便宜上主副の区別を施した一対のＣＰＵ１２，１３
が、互いに専用のクロック発振器１２ａ，１３ａが発す
るほぼ同周期のクロック信号に基づいて動作し、それぞ
れほぼ同じ動作プログラムに従ってループ処理を実行す
る。各ＣＰＵ１２，１３は、ループタイム等を計時する
タイマ１２ｂ，１３ｂと、両ＣＰＵ１２，１３の同期処
理に必要な計数値を保持するレジスタ１２ｃ，１３ｃを
内蔵する。また、ＣＰＵ１２，１３は、互いのハンドシ
ェーク信号出力ポートＰｈｏとハンドシェーク信号入力
ポートＰｈｉを一対のハンドシェーク信号線１４，１５
が相互接続し、かつ互いのデータ出力ポートＤｏとデー
タ入力ポートＤｉを８ビットのデータ通信線１６，１７
が相互接続している。さらに、互いのウォッチドッグパ
ルス出力ポートＰｗｏとウォッチドッグパルス入力ポー
トＰｗｉがウォッチドッグパルス線１８，１９により相
互接続されており、副ＣＰＵ１３のウォッチドッグパル
ス出力ポートＷＤｏと主ＣＰＵ１２のウォッチドッグパ
ルス入力ポートＷＤｉとを結ぶウォッチドッグドッグパ
ルス線１９にウォッチドッグパルス監視回路２０を分岐
接続し、ウォッチドッグパルスがハイレベル又はロウレ
ベルに固定されたことをもってウォッチドッグパルス監
視回路２０からシステムの暴走を報知する構成としてあ
る。
【００１０】実施例の場合、双方のＣＰＵ１２，１３
は、相手方のハンドシェーク信号出力ポートＰｈｏから
ロウレベルのハンドシェーク信号を受けて割り込み要求
フラグＩＦＬを立てる。また、データ出力ポートＤｏ
は、ＣＰＵ１２，１３内のレジスタ１２ｃ，１３ｃが保
持する計数値を供給され、これを相手方のデータ入力ポ
ートＤｉへと供給する。ウォッチドッグパルス出力ポー
トＷＤｏは、図２（Ａ），（Ｂ）に示したように、１ル
ープが消化される時点でレベルが反転するウォッチドッ
グパルスを、相手方のウォッチドッグパルス入力ポート
ＷＤｉに供給する。なお、図２（Ｃ），（Ｄ）は、異常
発生時のウォッチドッグパルスの波形を例示するもので
ある。
は、相手方のハンドシェーク信号出力ポートＰｈｏから
ロウレベルのハンドシェーク信号を受けて割り込み要求
フラグＩＦＬを立てる。また、データ出力ポートＤｏ
は、ＣＰＵ１２，１３内のレジスタ１２ｃ，１３ｃが保
持する計数値を供給され、これを相手方のデータ入力ポ
ートＤｉへと供給する。ウォッチドッグパルス出力ポー
トＷＤｏは、図２（Ａ），（Ｂ）に示したように、１ル
ープが消化される時点でレベルが反転するウォッチドッ
グパルスを、相手方のウォッチドッグパルス入力ポート
ＷＤｉに供給する。なお、図２（Ｃ），（Ｄ）は、異常
発生時のウォッチドッグパルスの波形を例示するもので
ある。
【００１１】ところで、主ＣＰＵ１２も副ＣＰＵ１３の
基本的には、同じ処理プログラムに従って動作する。そ
こで、以下の説明では、概ね主ＣＰＵ１２に関する処理
プログラムに沿って説明する。まず、全体のループ処理
プログラムは、図３に示したように、その大部分をステ
ップ（１０）で示した演算プログラムが占めており、こ
の演算プログラムに続く判断ステップ（７０）におい
て、タイマ１２ｂの計時出力ＴＭがＣＰＵ１２が保持し
ているループタイム目標値ＴＬに一致したかどうか判断
される。判断の結果、計時出力ＴＭがループタイム目標
値ＴＬに一致すると、続くステップ（８０）においてウ
ォッチドッグパルスＷＤｍがレベル反転され、相手方の
副ＣＰＵ１３へと出力される。さらに、前述のステップ
（１０）に示した演算プログラムに復帰する前に、ステ
ップ（９０）において、自らのウォッチドッグパルスＷ
Ｄｍと相手方である副ＣＰＵ１３が出力するウォッチド
ッグパルスＷＤｓとを同期判定し、クロック発振器１２
ａ，１３ａのクロック周波数ずれや主副のＣＰＵ１２，
１３によってランダムに異なる割り込み処理に要した時
間の違い等により生ずる同期ずれを解消して同期出力す
るための同期処理を行う。
基本的には、同じ処理プログラムに従って動作する。そ
こで、以下の説明では、概ね主ＣＰＵ１２に関する処理
プログラムに沿って説明する。まず、全体のループ処理
プログラムは、図３に示したように、その大部分をステ
ップ（１０）で示した演算プログラムが占めており、こ
の演算プログラムに続く判断ステップ（７０）におい
て、タイマ１２ｂの計時出力ＴＭがＣＰＵ１２が保持し
ているループタイム目標値ＴＬに一致したかどうか判断
される。判断の結果、計時出力ＴＭがループタイム目標
値ＴＬに一致すると、続くステップ（８０）においてウ
ォッチドッグパルスＷＤｍがレベル反転され、相手方の
副ＣＰＵ１３へと出力される。さらに、前述のステップ
（１０）に示した演算プログラムに復帰する前に、ステ
ップ（９０）において、自らのウォッチドッグパルスＷ
Ｄｍと相手方である副ＣＰＵ１３が出力するウォッチド
ッグパルスＷＤｓとを同期判定し、クロック発振器１２
ａ，１３ａのクロック周波数ずれや主副のＣＰＵ１２，
１３によってランダムに異なる割り込み処理に要した時
間の違い等により生ずる同期ずれを解消して同期出力す
るための同期処理を行う。
【００１２】ステップ（９０）におけるウォッチドッグ
パルス同期処理においては、まず、図４に示す最初のス
テップ（１００）において、同期処理中の割り込みを禁
止する。次に、ステップ（１０１）において、ループタ
イム目標値ＴＬに対し初期値を設定する。また、これと
同時にロウレベルのハンドシェーク信号をポートＰｈｏ
から出力する。さらにまた、同期時間の計測に同期カウ
ンタとして用いるレジスタ１２ｃを零リセットする。次
に、判断ステップ（１０２）において、ハンドシェーク
信号入力ポートＰｈｉの信号レベルから、相手方である
副ＣＰＵ１３の割り込み要求フラグＩＦＬが立っている
かどうか、すなわち副ＣＰＵ１３が主ＣＰＵ１２からの
同期信号すなわちハンドシェーク信号待ちか否かを判定
する。
パルス同期処理においては、まず、図４に示す最初のス
テップ（１００）において、同期処理中の割り込みを禁
止する。次に、ステップ（１０１）において、ループタ
イム目標値ＴＬに対し初期値を設定する。また、これと
同時にロウレベルのハンドシェーク信号をポートＰｈｏ
から出力する。さらにまた、同期時間の計測に同期カウ
ンタとして用いるレジスタ１２ｃを零リセットする。次
に、判断ステップ（１０２）において、ハンドシェーク
信号入力ポートＰｈｉの信号レベルから、相手方である
副ＣＰＵ１３の割り込み要求フラグＩＦＬが立っている
かどうか、すなわち副ＣＰＵ１３が主ＣＰＵ１２からの
同期信号すなわちハンドシェーク信号待ちか否かを判定
する。
【００１３】判定の結果、割り込み要求フラグＩＦＬが
立っていてハンドシェーク信号待ちではないこと、すな
わち両ＣＰＵ１２，１３が互いに同期していることが判
明した場合は、ステップ（１０３）において、割り込み
要求フラグＩＦＬをクリアし、続くステップ（１０４）
において、ハンドシェーク信号を停止して同期処理を終
える。
立っていてハンドシェーク信号待ちではないこと、すな
わち両ＣＰＵ１２，１３が互いに同期していることが判
明した場合は、ステップ（１０３）において、割り込み
要求フラグＩＦＬをクリアし、続くステップ（１０４）
において、ハンドシェーク信号を停止して同期処理を終
える。
【００１４】一方、判断ステップ（１０２）において割
り込み要求フラグが立っていないこと、すなわち相手方
である副ＣＰＵ１３がハンドシェーク信号を出力してい
ないことが明らかになった場合は、ステップ（１２０）
において、同期カウンタであるレジスタ１２ｃが保持す
る計数値を１だけ増し、続く判断ステップ（１２１）に
おいて、レジスタ１２ｃが計数値として保持する時間デ
ータが規定時間を超過しているかどうか、すなわちＣＰ
Ｕ１２，１３が出力するハンドシェーク信号間に時間差
があるかどうかを判定する。なお、この規定時間は、一
対のＣＰＵ１２，１３間で許容できるループタイムずれ
の最大値を規定するものであり、この値を越えてループ
タイムに差が生じた場合に暴走が生じたものと判定する
閾値そのものを指す。
り込み要求フラグが立っていないこと、すなわち相手方
である副ＣＰＵ１３がハンドシェーク信号を出力してい
ないことが明らかになった場合は、ステップ（１２０）
において、同期カウンタであるレジスタ１２ｃが保持す
る計数値を１だけ増し、続く判断ステップ（１２１）に
おいて、レジスタ１２ｃが計数値として保持する時間デ
ータが規定時間を超過しているかどうか、すなわちＣＰ
Ｕ１２，１３が出力するハンドシェーク信号間に時間差
があるかどうかを判定する。なお、この規定時間は、一
対のＣＰＵ１２，１３間で許容できるループタイムずれ
の最大値を規定するものであり、この値を越えてループ
タイムに差が生じた場合に暴走が生じたものと判定する
閾値そのものを指す。
【００１５】ステップ（１２１）における判定の結果、
規定時間超過信号が出力された場合、すなわち予め規定
された許容可能な規定時間を超過していることが判れ
ば、続く判断ステップ（１２２）において、ウォッチド
ッグパルスＰｗｏ，Ｐｗｉの極性を相互に比較する。そ
こで、双方のウォッチドッグパルスＰｗｏ，Ｐｗｉの極
性が一致しなかった場合は、相手方である副ＣＰＵ１３
が暴走しているものとし、続く暴走処理ステップ（１２
３）に移行する。この暴走処理ステップでは、主ＣＰＵ
１２は自ら演算を停止して全出力を停止し、これと同時
にウォッチドッグパルスの出力も停止するため、無限ル
ープへと移行する。ただし、ウォッチドッグパルスＰｗ
ｏ，Ｐｗｉの極性が一致した場合には、ステップ（１０
３）に移行し、次のループに判定を委ねる。
規定時間超過信号が出力された場合、すなわち予め規定
された許容可能な規定時間を超過していることが判れ
ば、続く判断ステップ（１２２）において、ウォッチド
ッグパルスＰｗｏ，Ｐｗｉの極性を相互に比較する。そ
こで、双方のウォッチドッグパルスＰｗｏ，Ｐｗｉの極
性が一致しなかった場合は、相手方である副ＣＰＵ１３
が暴走しているものとし、続く暴走処理ステップ（１２
３）に移行する。この暴走処理ステップでは、主ＣＰＵ
１２は自ら演算を停止して全出力を停止し、これと同時
にウォッチドッグパルスの出力も停止するため、無限ル
ープへと移行する。ただし、ウォッチドッグパルスＰｗ
ｏ，Ｐｗｉの極性が一致した場合には、ステップ（１０
３）に移行し、次のループに判定を委ねる。
【００１６】このように、ＣＰＵ１２は、それぞれのル
ープ処理プログラム途中の所定ステップにおいてループ
タイムＴＬが経過したことを判定し、判定時点でウォッ
チドッグパルスＷＤｍを相手方である副ＣＰＵ１３に出
力し、副ＣＰＵ１３が発するウォッチドッグパルスＷＤ
ｓと自ら発したウォッチドッグパルスＷＤｍとが規定時
間内に極性一致しない場合は暴走であると判定し、自ら
のループ処理を停止する。すなわち、主副一対のＣＰＵ
１２，１３間で相手方のループタイムを相互監視し、少
なくとも一方に異常があると判断した場合には、自らル
ープ処理を停止するため、自然消滅的に両ＣＰＵ１２，
１３が作動を停止する。従って、主副一対のＣＰＵ１
２，１３が出力するウォッチドッグパルスＷＤｍ，ＷＤ
ｓの一方、すなわちこの実施例ではＷＤｓの極性変化の
有無をウォッチドッグパルス監視回路２０により外部監
視するだけで、両ＣＰＵ１２，１３の異常を発見するこ
とができる。
ープ処理プログラム途中の所定ステップにおいてループ
タイムＴＬが経過したことを判定し、判定時点でウォッ
チドッグパルスＷＤｍを相手方である副ＣＰＵ１３に出
力し、副ＣＰＵ１３が発するウォッチドッグパルスＷＤ
ｓと自ら発したウォッチドッグパルスＷＤｍとが規定時
間内に極性一致しない場合は暴走であると判定し、自ら
のループ処理を停止する。すなわち、主副一対のＣＰＵ
１２，１３間で相手方のループタイムを相互監視し、少
なくとも一方に異常があると判断した場合には、自らル
ープ処理を停止するため、自然消滅的に両ＣＰＵ１２，
１３が作動を停止する。従って、主副一対のＣＰＵ１
２，１３が出力するウォッチドッグパルスＷＤｍ，ＷＤ
ｓの一方、すなわちこの実施例ではＷＤｓの極性変化の
有無をウォッチドッグパルス監視回路２０により外部監
視するだけで、両ＣＰＵ１２，１３の異常を発見するこ
とができる。
【００１７】一方、ステップ（１０４）において、ハン
ドシェーク信号出力ポートＰｈｏをハイレベルにセット
してハンドシェーク信号を停止した後は、続くステップ
（１０５）において、タイマ１２ｂの計時出力ＴＭ、す
なわち上記ステップ（７０）〜（１０４）までの同期処
理に要した時間を、タイマ１２ｂから１６ビットの計数
値としてレジスタ１２ｃに取り込む。なお、取り込んだ
１６ビットの計数値ＡＸは、Ａが上位８ビットを表し、
Ｘが下位８ビットを表すが、同期異常が発生していなけ
れば、上位８ビットＡは零で下位８ビットＸだけがデー
タとして存在する。次に、タイマ１２ｂを零から動作再
開させるため、続くステップ（１０６）において、タイ
マコントロールフラグＴＭＣＦＬをクリアした後、タイ
マコントロールフラグＴＭＣＦＬをセットしてタイマ１
２ｃを再度動作開始させる。
ドシェーク信号出力ポートＰｈｏをハイレベルにセット
してハンドシェーク信号を停止した後は、続くステップ
（１０５）において、タイマ１２ｂの計時出力ＴＭ、す
なわち上記ステップ（７０）〜（１０４）までの同期処
理に要した時間を、タイマ１２ｂから１６ビットの計数
値としてレジスタ１２ｃに取り込む。なお、取り込んだ
１６ビットの計数値ＡＸは、Ａが上位８ビットを表し、
Ｘが下位８ビットを表すが、同期異常が発生していなけ
れば、上位８ビットＡは零で下位８ビットＸだけがデー
タとして存在する。次に、タイマ１２ｂを零から動作再
開させるため、続くステップ（１０６）において、タイ
マコントロールフラグＴＭＣＦＬをクリアした後、タイ
マコントロールフラグＴＭＣＦＬをセットしてタイマ１
２ｃを再度動作開始させる。
【００１８】タイマ１２ｂの動作再開に続き、まずステ
ップ（１０７）において、主ＣＰＵ１２は内蔵するレジ
スタ１２ｃが保持する計数値Ｘをデータ出力ポートＤｏ
にセットし、この計数値Ｘを副ＣＰＵ１３が取りこめる
ようにする。また、これに並行して副ＣＰＵ１３の側で
も、自らが内蔵するレジスタ１３ｃが保持する計数値Ｘ
をデータ出力ポートＤｏにセットするため、主ＣＰＵ１
２は副ＣＰＵ１３が同期処理に要した時間に関する計数
値Ｘを取り込めるようになる。ただし、実施例では、副
ＣＰＵ１３を主ＣＰＵ１２に準拠させる構成としてある
ため、副ＣＰＵ１３が同期処理に要した時間に関する計
数値Ｘは、使用されないまま終わる。次に、ステップ
（１０８）において同期処理を行う。
ップ（１０７）において、主ＣＰＵ１２は内蔵するレジ
スタ１２ｃが保持する計数値Ｘをデータ出力ポートＤｏ
にセットし、この計数値Ｘを副ＣＰＵ１３が取りこめる
ようにする。また、これに並行して副ＣＰＵ１３の側で
も、自らが内蔵するレジスタ１３ｃが保持する計数値Ｘ
をデータ出力ポートＤｏにセットするため、主ＣＰＵ１
２は副ＣＰＵ１３が同期処理に要した時間に関する計数
値Ｘを取り込めるようになる。ただし、実施例では、副
ＣＰＵ１３を主ＣＰＵ１２に準拠させる構成としてある
ため、副ＣＰＵ１３が同期処理に要した時間に関する計
数値Ｘは、使用されないまま終わる。次に、ステップ
（１０８）において同期処理を行う。
【００１９】ステップ（１０８）における同期処理は、
ステップ（１０１）〜（１０４）に非常に似ており、そ
の内容はステップ（１０１）からレジスタ１２ｃのリセ
ット動作を除外し、かつ判断ステップ（１０２）の判断
否定結果をステップ（１２０）〜（１２３）を経ずに直
接帰還させる内容となっている。このため、主副のＣＰ
Ｕ１２，１３は相手方からハンドシェーク信号が得られ
るまで、すなわちハンドシェーク信号入力ポートＰｈｉ
を介して受信されるハンドシェーク信号がロウレベルと
なって割り込み要求フラグＩＦＬが起立するのを待ち、
最後に相手方に出力していたハンドシェーク信号を停止
し、同期処理が行われる。
ステップ（１０１）〜（１０４）に非常に似ており、そ
の内容はステップ（１０１）からレジスタ１２ｃのリセ
ット動作を除外し、かつ判断ステップ（１０２）の判断
否定結果をステップ（１２０）〜（１２３）を経ずに直
接帰還させる内容となっている。このため、主副のＣＰ
Ｕ１２，１３は相手方からハンドシェーク信号が得られ
るまで、すなわちハンドシェーク信号入力ポートＰｈｉ
を介して受信されるハンドシェーク信号がロウレベルと
なって割り込み要求フラグＩＦＬが起立するのを待ち、
最後に相手方に出力していたハンドシェーク信号を停止
し、同期処理が行われる。
【００２０】このように、暴走が発生していない場合に
は、ステップ（１０６）において一対のＣＰＵ１２，１
３がループタイムの計時を新たに同時期に再開する。こ
のため、主副一対のＣＰＵ１２，１３を各専用のクロッ
ク発振器１２ａ，１３ａで動作させる２クロック２ＣＰ
Ｕのシステム構成が原因で、各専用のクロック発振器１
２ａ，１３ａ間に生じたクロック周期のずれが堆積して
ループタイムずれを招来しそうになっても、規定時間内
であれば１ループごとに補正でき、従ってクロック周期
のずれが突発的に暴走判定を招来するといった不都合を
排除することができる。
は、ステップ（１０６）において一対のＣＰＵ１２，１
３がループタイムの計時を新たに同時期に再開する。こ
のため、主副一対のＣＰＵ１２，１３を各専用のクロッ
ク発振器１２ａ，１３ａで動作させる２クロック２ＣＰ
Ｕのシステム構成が原因で、各専用のクロック発振器１
２ａ，１３ａ間に生じたクロック周期のずれが堆積して
ループタイムずれを招来しそうになっても、規定時間内
であれば１ループごとに補正でき、従ってクロック周期
のずれが突発的に暴走判定を招来するといった不都合を
排除することができる。
【００２１】同期処理を終えると、主ＣＰＵ１２（副Ｃ
ＰＵ１３）は、ステップ（１０９）において、相手方の
副ＣＰＵ１３（主ＣＰＵ１２）のレジスタ１３ｃ（１２
ｃ）が出力ポートＤｏから出力する計数値Ｘを、データ
入力ポートＤｉから取り込んでレジスタ１２ｃ（１３
ｃ）の計数値Ａとする。ただし、ここでレジスタ１２
ｃ，１３ｃに取り込まれた相手方の計数値Ｘは、主ＣＰ
Ｕ１２と副ＣＰＵ１３とで異なる処理を行うための判断
ステップ（１１０）の判断結果を受けて、異なる取り扱
いを受ける。判断ステップ（１１０）は、これまで主Ｃ
ＰＵ１２を例に説明してきたフローチャートを、ここか
ら主ＣＰＵ１２と副ＣＰＵ１３とで別扱いとするための
判断ステップであり、主ＣＰＵ１２についてはステップ
（１１１）を飛び越えて直接ステップ（１１２）に移行
させ、副ＣＰＵ１３についてはステップ（１１１）を経
てステップ（１１２）へと導く。すなわち、前述の如く
ここでは副ＣＰＵ１３側を主ＣＰＵ１２に準拠させる方
法によっているため、副ＣＰＵ１３のレジスタ１３ｃが
保持する計数値Ｘは、ステップ（１１１）において上記
の計数値Ａすなわち主ＣＰＵ１２側の計数値Ｘに強制的
に合致させられる。こうして、副ＣＰＵ１３側の同期を
主ＣＰＵ１２側に同調させる前処理が施され、しかるの
ちループタイムの補正ステップ（１１２）へと移行す
る。
ＰＵ１３）は、ステップ（１０９）において、相手方の
副ＣＰＵ１３（主ＣＰＵ１２）のレジスタ１３ｃ（１２
ｃ）が出力ポートＤｏから出力する計数値Ｘを、データ
入力ポートＤｉから取り込んでレジスタ１２ｃ（１３
ｃ）の計数値Ａとする。ただし、ここでレジスタ１２
ｃ，１３ｃに取り込まれた相手方の計数値Ｘは、主ＣＰ
Ｕ１２と副ＣＰＵ１３とで異なる処理を行うための判断
ステップ（１１０）の判断結果を受けて、異なる取り扱
いを受ける。判断ステップ（１１０）は、これまで主Ｃ
ＰＵ１２を例に説明してきたフローチャートを、ここか
ら主ＣＰＵ１２と副ＣＰＵ１３とで別扱いとするための
判断ステップであり、主ＣＰＵ１２についてはステップ
（１１１）を飛び越えて直接ステップ（１１２）に移行
させ、副ＣＰＵ１３についてはステップ（１１１）を経
てステップ（１１２）へと導く。すなわち、前述の如く
ここでは副ＣＰＵ１３側を主ＣＰＵ１２に準拠させる方
法によっているため、副ＣＰＵ１３のレジスタ１３ｃが
保持する計数値Ｘは、ステップ（１１１）において上記
の計数値Ａすなわち主ＣＰＵ１２側の計数値Ｘに強制的
に合致させられる。こうして、副ＣＰＵ１３側の同期を
主ＣＰＵ１２側に同調させる前処理が施され、しかるの
ちループタイムの補正ステップ（１１２）へと移行す
る。
【００２２】ステップ（１１２）では、同期処理に要し
た時間によってループタイムが延びてしまわないよう、
ループタイム目標値ＴＬからステップ（７０）〜（１０
６）までの同期処理に要した時間（Ｘ＋Ｙ）を減算し、
これを新たなループタイマ目標値ＴＬとして保持させ
る。ただし、Ｙは、システムに固有のステップ処理時間
を含む微調整値であり、例えばタイマ１２ｂ内のカウン
タクロックの計数値に換算して２や３といった数値が用
いられる。こうして、主ＣＰＵ１２と副ＣＰＵ１３は、
専用のクロック発振器１２ａ，１３ａのクロック周波数
が周波数ずれを多少生じたり、或いは規定時間の範囲内
で割り込み処理に要する時間差が生じたとしても、ステ
ップ（１０４）までにおいて相互に同期をとられ、また
ステップ（１０５）以下において同期に要した時間も補
正される。このため、最終的にはループタイムの正確な
維持が可能である。同期処理の最後は、ステップ（１１
３）において、それまで禁止していた割り込みを許可
し、図３に示した演算プログラム（１０）に復帰するこ
とで締めくくられる。
た時間によってループタイムが延びてしまわないよう、
ループタイム目標値ＴＬからステップ（７０）〜（１０
６）までの同期処理に要した時間（Ｘ＋Ｙ）を減算し、
これを新たなループタイマ目標値ＴＬとして保持させ
る。ただし、Ｙは、システムに固有のステップ処理時間
を含む微調整値であり、例えばタイマ１２ｂ内のカウン
タクロックの計数値に換算して２や３といった数値が用
いられる。こうして、主ＣＰＵ１２と副ＣＰＵ１３は、
専用のクロック発振器１２ａ，１３ａのクロック周波数
が周波数ずれを多少生じたり、或いは規定時間の範囲内
で割り込み処理に要する時間差が生じたとしても、ステ
ップ（１０４）までにおいて相互に同期をとられ、また
ステップ（１０５）以下において同期に要した時間も補
正される。このため、最終的にはループタイムの正確な
維持が可能である。同期処理の最後は、ステップ（１１
３）において、それまで禁止していた割り込みを許可
し、図３に示した演算プログラム（１０）に復帰するこ
とで締めくくられる。
【００２３】このように、それぞれ固有のクロック信号
に従って動作する一対のＣＰＵ１２，１３が、ハンドシ
ェーク線１４，１５とウォッチドッグパルス線１８，１
９を介して一定時間ごとに同期処理を行い、しかも同期
処理に続いて主ＣＰＵ１２は自らの同期処理に要した時
間（Ｘ＋Ｙ）をもって、また副ＣＰＵ１３は同期通信線
１６を介して主ＣＰＵ１２から送られてくる前記時間
（Ｘ＋Ｙ）をもって、それぞれループタイム目標値ＴＬ
を補正するため、１ループごとにループタイムを共通の
一定時間に規制し、正確に管理されたループタイムのも
とＣＰＵ１２，１３の円滑な処理を保証することができ
る。特に、一対のＣＰＵ１２，１３のそれぞれの処理時
間に個体差が存在したり、或いは各ＣＰＵ１２，１３の
処理途中に挿入される割り込み処理に費やされる時間が
異なる場合でも、暴走以外の原因でウォッチドッグパル
ス監視回路２０が作動してしまうことはなく、的確な暴
走監視が可能である。
に従って動作する一対のＣＰＵ１２，１３が、ハンドシ
ェーク線１４，１５とウォッチドッグパルス線１８，１
９を介して一定時間ごとに同期処理を行い、しかも同期
処理に続いて主ＣＰＵ１２は自らの同期処理に要した時
間（Ｘ＋Ｙ）をもって、また副ＣＰＵ１３は同期通信線
１６を介して主ＣＰＵ１２から送られてくる前記時間
（Ｘ＋Ｙ）をもって、それぞれループタイム目標値ＴＬ
を補正するため、１ループごとにループタイムを共通の
一定時間に規制し、正確に管理されたループタイムのも
とＣＰＵ１２，１３の円滑な処理を保証することができ
る。特に、一対のＣＰＵ１２，１３のそれぞれの処理時
間に個体差が存在したり、或いは各ＣＰＵ１２，１３の
処理途中に挿入される割り込み処理に費やされる時間が
異なる場合でも、暴走以外の原因でウォッチドッグパル
ス監視回路２０が作動してしまうことはなく、的確な暴
走監視が可能である。
【００２４】なお、上記実施例において、主ＣＰＵ１２
を基準に副ＣＰＵ１３の同期を強制するようにしたが、
副ＣＰＵ１３を基準に主ＣＰＵ１２に同期を強制するシ
ステム構成も可能であり、その場合はデータ通信線１７
を介して副ＣＰＵ１３から主ＣＰＵ１２にループタイム
補正用時間データ（Ｘ＋Ｙ）が送り込まれる。
を基準に副ＣＰＵ１３の同期を強制するようにしたが、
副ＣＰＵ１３を基準に主ＣＰＵ１２に同期を強制するシ
ステム構成も可能であり、その場合はデータ通信線１７
を介して副ＣＰＵ１３から主ＣＰＵ１２にループタイム
補正用時間データ（Ｘ＋Ｙ）が送り込まれる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
それぞれがほぼ同周期の固有のクロック信号に基づき、
それぞれに固有の割り込み処理を織り混ぜて互いにほぼ
同様のループ処理プログラムに従って動作する一対のＣ
ＰＵが、それぞれのループ処理プログラム途中の所定ス
テップにおいてループ処理に要するループタイムが所定
のループタイム目標値に一致したことを判定し、前記ル
ープタイムの計時を新たに同時期に再開するよう相互に
同期処理を行うとともに、一方のＣＰＵは自らの同期処
理に要した時間をもって、また他方のＣＰＵは前記一方
のＣＰＵが同期処理に要した前記時間をもって、それぞ
れ前記ループタイム目標値を補正し、一対のＣＰＵが常
に互いに共通する同一のループタイムをもってループ処
理を実行するよう監視するようにしたから、１ループご
とにループタイムを共通の一定時間に規制し、正確に管
理されたループタイムのもと一対のＣＰＵの円滑な処理
を保証することができ、そのため一対のそれぞれの処理
時間に個体差が存在したり、或いは各ＣＰＵの処理途中
に挿入される割り込み処理に費やされる時間が異なる場
合でも、暴走以外の原因でウォッチドッグパルス監視回
路が作動してしまうことはなく、的確な暴走監視が可能
である等の優れた効果を奏する。
それぞれがほぼ同周期の固有のクロック信号に基づき、
それぞれに固有の割り込み処理を織り混ぜて互いにほぼ
同様のループ処理プログラムに従って動作する一対のＣ
ＰＵが、それぞれのループ処理プログラム途中の所定ス
テップにおいてループ処理に要するループタイムが所定
のループタイム目標値に一致したことを判定し、前記ル
ープタイムの計時を新たに同時期に再開するよう相互に
同期処理を行うとともに、一方のＣＰＵは自らの同期処
理に要した時間をもって、また他方のＣＰＵは前記一方
のＣＰＵが同期処理に要した前記時間をもって、それぞ
れ前記ループタイム目標値を補正し、一対のＣＰＵが常
に互いに共通する同一のループタイムをもってループ処
理を実行するよう監視するようにしたから、１ループご
とにループタイムを共通の一定時間に規制し、正確に管
理されたループタイムのもと一対のＣＰＵの円滑な処理
を保証することができ、そのため一対のそれぞれの処理
時間に個体差が存在したり、或いは各ＣＰＵの処理途中
に挿入される割り込み処理に費やされる時間が異なる場
合でも、暴走以外の原因でウォッチドッグパルス監視回
路が作動してしまうことはなく、的確な暴走監視が可能
である等の優れた効果を奏する。
【図１】本発明のＣＰＵ監視装置の一実施例を示すブロ
ック構成図である。
ック構成図である。
【図２】図１に示した回路各部の信号波形図である。
【図３】図１に示した主ＣＰＵの動作を説明するための
フローチャートである。
フローチャートである。
【図４】図３に示したウォッチドッグパルス同期処理ス
テップの具体的内容を示すフローチャートである。
テップの具体的内容を示すフローチャートである。
【図５】従来のＣＰＵ監視装置の一例を示すブロック構
成図である。
成図である。
【符号の説明】 １１ ＣＰＵ監視装置 １２ 主ＣＰＵ １３ 副ＣＰＵ １２ａ，１３ａ クロック発振器 １２ｂ，１３ｂ タイマ １２ｃ，１３ｃ レジスタ １４，１５ ハンドシェーク信号線 １６，１７ データ通信線 １８，１９ ウォッチドッグパルス線
Claims (2)
- 【請求項１】 それぞれがほぼ同周期の固有のクロック
信号に基づき、それぞれに固有の割り込み処理を織り混
ぜて互いにほぼ同様のループ処理プログラムに従って動
作する一対のＣＰＵが、それぞれのループ処理プログラ
ム途中の所定ステップにおいてループ処理に要するルー
プタイムが所定のループタイム目標値に一致したことを
判定し、前記ループタイムの計時を新たに同時期に再開
するよう相互に同期処理を行うとともに、一方のＣＰＵ
は自らの同期処理に要した時間をもって、また他方のＣ
ＰＵは前記一方のＣＰＵが同期処理に要した前記時間を
もって、それぞれ前記ループタイム目標値を補正し、一
対のＣＰＵが常に互いに共通する同一のループタイムを
もってループ処理を実行するよう監視することを特徴と
するＣＰＵ監視方法。 - 【請求項２】 それぞれがほぼ同周期の固有のクロック
信号に基づき、それぞれに固有の割り込み処理を織り混
ぜて互いにほぼ同様のループ処理プログラムに従って動
作し、それぞれのループ処理プログラム途中の所定ステ
ップにおいてループ処理に要するループタイムが所定の
ループタイム目標値に一致したことを判定してそれぞれ
ウォッチドッグパルスを出力するとともに、前記ループ
タイムの計時を新たに同時期に再開するようハンドシェ
ーク信号を出力して相互に同期処理を行う一対のＣＰＵ
であって、一方のＣＰＵは自らの同期処理に要した時間
をもって、また他方のＣＰＵは前記一方のＣＰＵが同期
処理に要した前記時間をもって、それぞれ前記ループタ
イム目標値を補正し、常に互いに共通する同一のループ
タイムをもってループ処理を実行するよう監視する前記
一対のＣＰＵと、該一対のＣＰＵを相互接続し、前記ウ
ォッチドッグパルス出力を相互に送受する一対のウォッ
チドッグパルス線と、前記一対のＣＰＵを相互接続し、
前記ハンドシェーク信号を送受する一対のハンドシェー
ク信号線と、前記一対のＣＰＵを接続し、前記一方のＣ
ＰＵが自らの同期処理に要した時間データを前記他方の
ＣＰＵに送出するデータ通信線とを具備することを特徴
とするＣＰＵ監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10550995A JPH08305664A (ja) | 1995-04-28 | 1995-04-28 | Ｃｐｕ監視方法及びｃｐｕ監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10550995A JPH08305664A (ja) | 1995-04-28 | 1995-04-28 | Ｃｐｕ監視方法及びｃｐｕ監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08305664A true JPH08305664A (ja) | 1996-11-22 |
Family
ID=14409578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10550995A Pending JPH08305664A (ja) | 1995-04-28 | 1995-04-28 | Ｃｐｕ監視方法及びｃｐｕ監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08305664A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005105646A1 (ja) * | 2004-04-27 | 2005-11-10 | Mitsubishi Denki Kabushiki Kaisha | エレベータ制御装置 |
| WO2006033153A1 (ja) * | 2004-09-24 | 2006-03-30 | Mitsubishi Denki Kabushiki Kaisha | エレベータ装置 |
| JP2008117390A (ja) * | 2006-10-25 | 2008-05-22 | Rockwell Automation Technologies Inc | デュアルｃｐｕの安全システムにおける安全タイマクロスチェック診断 |
| US7496800B2 (en) | 2005-06-06 | 2009-02-24 | Denso Corporation | Malfunction monitoring method and system |
-
1995
- 1995-04-28 JP JP10550995A patent/JPH08305664A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005105646A1 (ja) * | 2004-04-27 | 2005-11-10 | Mitsubishi Denki Kabushiki Kaisha | エレベータ制御装置 |
| JPWO2005105646A1 (ja) * | 2004-04-27 | 2007-09-13 | 三菱電機株式会社 | エレベータ制御装置 |
| US7549513B2 (en) | 2004-04-27 | 2009-06-23 | Mitsubishi Denki Kabushiki Kaisha | Control device of elevator for detecting abnormalities in a clock signal |
| JP4664288B2 (ja) * | 2004-04-27 | 2011-04-06 | 三菱電機株式会社 | エレベータ制御装置 |
| WO2006033153A1 (ja) * | 2004-09-24 | 2006-03-30 | Mitsubishi Denki Kabushiki Kaisha | エレベータ装置 |
| US7496800B2 (en) | 2005-06-06 | 2009-02-24 | Denso Corporation | Malfunction monitoring method and system |
| JP2008117390A (ja) * | 2006-10-25 | 2008-05-22 | Rockwell Automation Technologies Inc | デュアルｃｐｕの安全システムにおける安全タイマクロスチェック診断 |
| JP4711197B2 (ja) * | 2006-10-25 | 2011-06-29 | ロックウェル オートメーション テクノロジーズ， インコーポレーテッド | デュアルｃｐｕの安全システムにおける安全タイマクロスチェック診断 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010703 |