JPS62162159A - マスタ−レスシリアルバス占有制御方法 - Google Patents
マスタ−レスシリアルバス占有制御方法Info
- Publication number
- JPS62162159A JPS62162159A JP343486A JP343486A JPS62162159A JP S62162159 A JPS62162159 A JP S62162159A JP 343486 A JP343486 A JP 343486A JP 343486 A JP343486 A JP 343486A JP S62162159 A JPS62162159 A JP S62162159A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- data
- serial bus
- time
- mpu
- Prior art date
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- Information Transfer Systems (AREA)
- Bus Control (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数台の処理装置が通信用バスを共用する場
合のバス占有制御方式に係り、特に制御用プログラマブ
ル・コントローラ（以下ＰＣと略す）に適用するに最適
なバス占有制御方法に関する。
合のバス占有制御方式に係り、特に制御用プログラマブ
ル・コントローラ（以下ＰＣと略す）に適用するに最適
なバス占有制御方法に関する。
ＰＣは、プラントのスイッチ、接点２発振器などを入力
し、コイルやモータのＯＮ１０ Ｆ Ｆ、バルブの開閉
などを、プログラムにより演算し制御を行っている。こ
のプログラムは、高速かつサイクリックに実行されると
いう特徴を有している。
し、コイルやモータのＯＮ１０ Ｆ Ｆ、バルブの開閉
などを、プログラムにより演算し制御を行っている。こ
のプログラムは、高速かつサイクリックに実行されると
いう特徴を有している。
このＰＣを複数台接続したシステムにおいては、２０間
相互のデータ転送は、上述サイクルに同期し、高速に発
生する。従って、ＰＣ用のデータ転送はＰＣの演算制御
周期に同期していることが要求される。
相互のデータ転送は、上述サイクルに同期し、高速に発
生する。従って、ＰＣ用のデータ転送はＰＣの演算制御
周期に同期していることが要求される。
さらに、ＰＣに要求されることはコンパクトさである。
そのためには、データ転送装置はパラレルバスよりもシ
リアルバスが望ましい。
リアルバスが望ましい。
またシリアルバスの制御方法としても１台のプロセッサ
でＰＣの演算制御とデータ転送制御の両方を行える方式
がコンパクトさの点で有利である。
でＰＣの演算制御とデータ転送制御の両方を行える方式
がコンパクトさの点で有利である。
従来シリアルバス占有制御方法としては、マスターとな
る装置があり、シリアルバスに接続される各スレーブ装
置のバス占有権の制御を行う方式や、マスターはなくバ
ス占有要求が発生した時に一方的にバス上にデータを送
出し、バス上でデータの衝突が発生した場合、一定時間
を隔てて、再度リトライを実施する衝突検出方法が知ら
れている。
る装置があり、シリアルバスに接続される各スレーブ装
置のバス占有権の制御を行う方式や、マスターはなくバ
ス占有要求が発生した時に一方的にバス上にデータを送
出し、バス上でデータの衝突が発生した場合、一定時間
を隔てて、再度リトライを実施する衝突検出方法が知ら
れている。
しかしながら前者の方法はマスターが停止した場合デー
タ転送が停止してしまうという問題がある。後者の方法
はバス上のデータ衝突に伴うり１−ライ等の処理が複雑
となり演算制御周期とデータ転送周期の同期をとるのが
回連となる。
タ転送が停止してしまうという問題がある。後者の方法
はバス上のデータ衝突に伴うり１−ライ等の処理が複雑
となり演算制御周期とデータ転送周期の同期をとるのが
回連となる。
簡単な方法によりマスターレスバス占有制御を行う例と
しては、特開昭５８−１６１０６１号公報に記載された
ものである。
しては、特開昭５８−１６１０６１号公報に記載された
ものである。
前記従来例（特開昭５８−１６１０６１号公報）に記載
された方式では、送信待時間タイマの設定として前回受
信終了時点から次の送信に要する最低限の時間を設定す
ることにより、高速データ転送を行うことを主眼として
いるが、送信データ量、不在ＰＣの影響により伝送周期
が変化するという問題があった。
された方式では、送信待時間タイマの設定として前回受
信終了時点から次の送信に要する最低限の時間を設定す
ることにより、高速データ転送を行うことを主眼として
いるが、送信データ量、不在ＰＣの影響により伝送周期
が変化するという問題があった。
本発明の目的は、特別な優先制御装置を設けることなく
、簡単な構成でバス上のデータ衝突を回避し、かつＰＣ
の演算制御周期と同期した一定周期にてサイクリックデ
ータ転送を行うことを可能とするマスターレスシリアル
バス占有制御方法を提供することにある。
、簡単な構成でバス上のデータ衝突を回避し、かつＰＣ
の演算制御周期と同期した一定周期にてサイクリックデ
ータ転送を行うことを可能とするマスターレスシリアル
バス占有制御方法を提供することにある。
本発明は、複数台の処理装置が共通バスに接続されたシ
ステムにおいて、システム立上げ時に決定された各処理
装置のシリアル番号に対応した送信間隔時間及び前回送
信を行った処理装置の番号により決定される時間を各処
理装置中の計時装置に設定することにより、達成される
。
ステムにおいて、システム立上げ時に決定された各処理
装置のシリアル番号に対応した送信間隔時間及び前回送
信を行った処理装置の番号により決定される時間を各処
理装置中の計時装置に設定することにより、達成される
。
一定の演算周期で制御を行いかつ制御に同期した高速か
つサイクリックなデータ転送を行う必要性から、マスタ
ーレスでしかも全てが同一優先順位を持ち、シリアルバ
ス上のデータ衝突を回避し。
つサイクリックなデータ転送を行う必要性から、マスタ
ーレスでしかも全てが同一優先順位を持ち、シリアルバ
ス上のデータ衝突を回避し。
一定周期にてデータ転送を行う手段として、前回転送し
た処理装置の番号と自処理装置の番号に対応した時間を
計時装置に設定し、これを最適送信待時間として送信を
行うことにより、一定周期にて法定を行うための転送デ
ータ量による補正が加えられることとなり、上記目的が
達成されることとなる。
た処理装置の番号と自処理装置の番号に対応した時間を
計時装置に設定し、これを最適送信待時間として送信を
行うことにより、一定周期にて法定を行うための転送デ
ータ量による補正が加えられることとなり、上記目的が
達成されることとなる。
以下、本発明の一実施例を図面により説明する。
第１図は本発明を適用したＰＣの構成を、第２図は該Ｐ
Ｃを使用した制御システム例を示す。
Ｃを使用した制御システム例を示す。
先ず、第２図により全体構成を説明する。ｐｃｌは、主
としてプログラムを実行する中央処理装置（以下ＣＰＵ
と略す。）２とプロセスとのインターフェイスを司どる
プロセス入出力装置（以下Ｐ■Ｏと略す）３により構成
される。ＣＰＵ２は、リミットスイッチ５、発振器８な
どのプロセスデータを、周期的にＰ Ｉ Ｏ３より入力
し、このプロセスデータとＣＰＵＺ内にあらかじめ格納
されるプログラムにより演算実行し、再びＰＩ○を通し
、モーター４、電磁弁６の０Ｎ１０ＦＦ制御、調整弁７
の開閉制御を行っている。またＰｃｔは、シリアルバス
９により他ＰＣと接続されており、各ｐｃの演算制御に
必要なデータ及び演算結果を周期的に送出してＰＣ相互
の制御協調をとりながら演算制御を行う。
としてプログラムを実行する中央処理装置（以下ＣＰＵ
と略す。）２とプロセスとのインターフェイスを司どる
プロセス入出力装置（以下Ｐ■Ｏと略す）３により構成
される。ＣＰＵ２は、リミットスイッチ５、発振器８な
どのプロセスデータを、周期的にＰ Ｉ Ｏ３より入力
し、このプロセスデータとＣＰＵＺ内にあらかじめ格納
されるプログラムにより演算実行し、再びＰＩ○を通し
、モーター４、電磁弁６の０Ｎ１０ＦＦ制御、調整弁７
の開閉制御を行っている。またＰｃｔは、シリアルバス
９により他ＰＣと接続されており、各ｐｃの演算制御に
必要なデータ及び演算結果を周期的に送出してＰＣ相互
の制御協調をとりながら演算制御を行う。
次に第１図によりＣＰＵの構成を説明する。プログラム
、データ及び途中演算結果を格納するメモリ２６、メモ
リ２６に格納されているプログラムを実行するマイクロ
プロセラスイングユニット（以下ＭＰＵと略す）２４、
プログラムを実行した結果を、プロセスに対し伝えるた
めのＰＩＯ３とのインターフェイスを司どるＰＩＯ入出
力制御回路２８、ＰＩＯ３から入力したデータ、及びＭ
ＰＵ２４により演算実行された結果をシリアルバス９に
対し送出するシリアルバス出力回路２２、シリアルバス
９上に送出された、他ＰＣのデータ。
、データ及び途中演算結果を格納するメモリ２６、メモ
リ２６に格納されているプログラムを実行するマイクロ
プロセラスイングユニット（以下ＭＰＵと略す）２４、
プログラムを実行した結果を、プロセスに対し伝えるた
めのＰＩＯ３とのインターフェイスを司どるＰＩＯ入出
力制御回路２８、ＰＩＯ３から入力したデータ、及びＭ
ＰＵ２４により演算実行された結果をシリアルバス９に
対し送出するシリアルバス出力回路２２、シリアルバス
９上に送出された、他ＰＣのデータ。
演算結果を受信するシリアルバス入力回路２１、及び、
これらシリアルバス入出力回路の制御を行うシリアルバ
ス入出力制御回路２３、ＰＣＩのＰＣ番号、シリアルバ
スの送信間隔を設定する設定装置２７、設定装置２７に
より決定されるｐｃ番号、伝送周期と送信ｐｃ番号より
得られる送信待時間を設定し、ＭＰＵ２４に対し送信タ
イミングを与える計時装置２５から成っている。
これらシリアルバス入出力回路の制御を行うシリアルバ
ス入出力制御回路２３、ＰＣＩのＰＣ番号、シリアルバ
スの送信間隔を設定する設定装置２７、設定装置２７に
より決定されるｐｃ番号、伝送周期と送信ｐｃ番号より
得られる送信待時間を設定し、ＭＰＵ２４に対し送信タ
イミングを与える計時装置２５から成っている。
次に第１図に示すＣＰＵ２のデータ転送制御動作を説明
する６ＭＰＵ２４は、通常時メモリ２６に格納されるプ
ログラムを実行しプロセス機器の制御を行っている。こ
の演算制御中、一定周期で計時装置２５から送信タイミ
ングがＭＰＵ２４に対し与えられる。ＭＰＵ２４は送信
タイミングを受けとるとそれまでの演算制御を中断しデ
ータ転送制御を開始する。まずＭＰＵ２４は、メモリ２
６に格納された出力データをシリアルバス入出力制御回
路２３内レジスタにセットすることによりシリアルバス
出力回路２２を介しシリアルバス９にデータが送出され
る。ＭＰＵ２４は、自ＣＰＵの転送が終了すると再び演
算制御を始める。他ＰＣがシリアルバス９に対し送出し
た場合、送出データは、無条件にシリアルバス入力回路
２１を介し、シリアルバス入出力制御回路２３内レジス
タにデータがセットされる。データがセットされるとシ
リアルバス入出力制御回路２３はＭＰＵ２４に対し、受
信データが存在することを伝える。
する６ＭＰＵ２４は、通常時メモリ２６に格納されるプ
ログラムを実行しプロセス機器の制御を行っている。こ
の演算制御中、一定周期で計時装置２５から送信タイミ
ングがＭＰＵ２４に対し与えられる。ＭＰＵ２４は送信
タイミングを受けとるとそれまでの演算制御を中断しデ
ータ転送制御を開始する。まずＭＰＵ２４は、メモリ２
６に格納された出力データをシリアルバス入出力制御回
路２３内レジスタにセットすることによりシリアルバス
出力回路２２を介しシリアルバス９にデータが送出され
る。ＭＰＵ２４は、自ＣＰＵの転送が終了すると再び演
算制御を始める。他ＰＣがシリアルバス９に対し送出し
た場合、送出データは、無条件にシリアルバス入力回路
２１を介し、シリアルバス入出力制御回路２３内レジス
タにデータがセットされる。データがセットされるとシ
リアルバス入出力制御回路２３はＭＰＵ２４に対し、受
信データが存在することを伝える。
これによりＭＰＵ２４は、それまでの演算制御を中断し
、データ受信を開始する。ＭＰＵ２４は、シリアルバス
入出力制御回路２３内レジスタにセットされたデータを
メモリ２６に転送し、以下受信が終了するまでこれを繰
り返す。その後再びＭＰＵ２４は、演算制御を始める。
、データ受信を開始する。ＭＰＵ２４は、シリアルバス
入出力制御回路２３内レジスタにセットされたデータを
メモリ２６に転送し、以下受信が終了するまでこれを繰
り返す。その後再びＭＰＵ２４は、演算制御を始める。
第３図にシリアルバスに送出されるデータのフォーマッ
トを示す。送出データは、まず送信ｐｃ番号（Ｓ Ａ）
続いて送信データ量（ＤＬ）そして送信データ（ＤＡＴ
Ａ）により構成される。
トを示す。送出データは、まず送信ｐｃ番号（Ｓ Ａ）
続いて送信データ量（ＤＬ）そして送信データ（ＤＡＴ
Ａ）により構成される。
第４〜５図にＭＰＵ２４のデータ転送処理フローチャー
トを示す。ＣＰＵ２内ＭＰＵ２４は、リセットスタート
後、装置のイニシャルを行う。伝送制御のイニシャル処
理もリセットスタート後行われる。第１にＭＰＵ２４は
、設定装置２７に。
トを示す。ＣＰＵ２内ＭＰＵ２４は、リセットスタート
後、装置のイニシャルを行う。伝送制御のイニシャル処
理もリセットスタート後行われる。第１にＭＰＵ２４は
、設定装置２７に。
あらかじめ設定される自ＰＣ番号、送信間隔、及び総Ｐ
Ｃ数を読み出しメモリ２６に格納する。その後ＭＰＵ２
４は、シリアルバス上に既にデータ転送を行っているＰ
Ｃが他にあることを確認するため計時装置２５に最大待
時間を設定しバスモニタ状態となる。（以上Ｆ５〜ＦＩ
Ｏ）シリアルバス上に既にデータ転送を行うＰＣが存在
しない場合、計時装置２５からＭＰＵに対し最大待時間
接送信タイミングが与えられる。ＭＰＵは送信を行い送
信終了後再び最大待時間を計時装置２４に設定し、演算
制御を実行する。以下これを繰り返す。
Ｃ数を読み出しメモリ２６に格納する。その後ＭＰＵ２
４は、シリアルバス上に既にデータ転送を行っているＰ
Ｃが他にあることを確認するため計時装置２５に最大待
時間を設定しバスモニタ状態となる。（以上Ｆ５〜ＦＩ
Ｏ）シリアルバス上に既にデータ転送を行うＰＣが存在
しない場合、計時装置２５からＭＰＵに対し最大待時間
接送信タイミングが与えられる。ＭＰＵは送信を行い送
信終了後再び最大待時間を計時装置２４に設定し、演算
制御を実行する。以下これを繰り返す。
（以上Ｆ１５〜Ｆ３０）シリアルバス上に既にデータ転
送を開始しているＰＣが存在する場合、計時装＠２５に
より送信タイミングが与えられる以前に、ＭＰＵ２４に
対しデータ受信したことが、第１図信号線１００により
シリアルバス入出力制御回路２３からＭＰＵに出力され
、ＭＰＵは受信処理を開始する。受信が正常に完了した
かどうかの判定は、データの最終受信をもって判定され
る。
送を開始しているＰＣが存在する場合、計時装＠２５に
より送信タイミングが与えられる以前に、ＭＰＵ２４に
対しデータ受信したことが、第１図信号線１００により
シリアルバス入出力制御回路２３からＭＰＵに出力され
、ＭＰＵは受信処理を開始する。受信が正常に完了した
かどうかの判定は、データの最終受信をもって判定され
る。
受信データ異常時、誤ったデータにより送信待時間を設
定した場合、データの衝突発生の可能性が大であるため
′、計時装置２５への送信待時間の設定は、データの正
常受信確認後行う。受信データ異常時は、次回の正常受
信まで、設定は延ばされる。この場合、計時装置２５へ
の送信待時間設定を受信終了時点で行うためデータ量の
変化に伴い伝送周期も変化する。これを一定周期とする
ため送信待時間にデータ量による補正を行う。第６図に
送信待時間の設定例を示す。送信待時間Ｔは、第１図の
設定回路２７により設定される自ＰＣ番号、総ｐｃ数、
送信間隔を及び、受信データから得られる送信ＰＣ番号
、データ量により決定される。自ＰＣ番号が受信ＰＣ番
号より大である場合。
定した場合、データの衝突発生の可能性が大であるため
′、計時装置２５への送信待時間の設定は、データの正
常受信確認後行う。受信データ異常時は、次回の正常受
信まで、設定は延ばされる。この場合、計時装置２５へ
の送信待時間設定を受信終了時点で行うためデータ量の
変化に伴い伝送周期も変化する。これを一定周期とする
ため送信待時間にデータ量による補正を行う。第６図に
送信待時間の設定例を示す。送信待時間Ｔは、第１図の
設定回路２７により設定される自ＰＣ番号、総ｐｃ数、
送信間隔を及び、受信データから得られる送信ＰＣ番号
、データ量により決定される。自ＰＣ番号が受信ＰＣ番
号より大である場合。
送信待時間ＴはＴ＝（自ｐｃ番号−受信ＰＣ番号）ｘｔ
−τ□にて得られる。ここでτ１はシリアルバス上にデ
ータが送出されている時間であり、データ転送を一定周
期にて行うための補正時間である。
−τ□にて得られる。ここでτ１はシリアルバス上にデ
ータが送出されている時間であり、データ転送を一定周
期にて行うための補正時間である。
τ、は、τ、＝（送信データ量）÷（伝送速度）にて得
られる。尚、簡略化して、の平均をτとし、−律にτに
より送信待時間の補正を行うことも可能である。次に自
ＰＣ番号が受信ＰＣ番号より小さい場合、送信待時間Ｔ
は、Ｔ＝（総ｐｃ数士自ＰＣ番号−受信ＰＣ番号）Ｘｔ
−τ亀により得られる。自ｐｃ送信後の送信待時間Ｔは
Ｔ＝総ｐｃ数×し−でｌにより設定される。
られる。尚、簡略化して、の平均をτとし、−律にτに
より送信待時間の補正を行うことも可能である。次に自
ＰＣ番号が受信ＰＣ番号より小さい場合、送信待時間Ｔ
は、Ｔ＝（総ｐｃ数士自ＰＣ番号−受信ＰＣ番号）Ｘｔ
−τ亀により得られる。自ｐｃ送信後の送信待時間Ｔは
Ｔ＝総ｐｃ数×し−でｌにより設定される。
以上手順にて得られた送信待時間を第１図計時装置２５
に設定後筒５図Ｆ６１〜Ｆ６３に示す抜はチェックを行
う。各ＰＣは前回受信ＰＣ番号を記憶しており今回受信
ｐ ｃ ？３号との比較を行う。
に設定後筒５図Ｆ６１〜Ｆ６３に示す抜はチェックを行
う。各ＰＣは前回受信ＰＣ番号を記憶しており今回受信
ｐ ｃ ？３号との比較を行う。
前回受信と今回受信のＰＣ番号の差が１以外であった場
合、前回受信と今回受信の間に抜けが生じたことを示す
。抜けＰＣ番号は、今回受信ＰＣ番号と前回受信ＰＣ番
号及びその差により逆算し、その番号を得ることができ
る。次に受信データを第１図メモリ２６上ワークエリア
に格納する。以上にて受信処理を完了し、受信待状態に
入り、中断されていた演算制御を再開する。（以上Ｆ４
０〜Ｆ６５）以上ＰＣＣ焙処理フローチャート説明した
が１次に第７図により全体の制御方式を現下に説明する
。前提条件としてＰＣ＃２は停電により停止しているも
のとする。
合、前回受信と今回受信の間に抜けが生じたことを示す
。抜けＰＣ番号は、今回受信ＰＣ番号と前回受信ＰＣ番
号及びその差により逆算し、その番号を得ることができ
る。次に受信データを第１図メモリ２６上ワークエリア
に格納する。以上にて受信処理を完了し、受信待状態に
入り、中断されていた演算制御を再開する。（以上Ｆ４
０〜Ｆ６５）以上ＰＣＣ焙処理フローチャート説明した
が１次に第７図により全体の制御方式を現下に説明する
。前提条件としてＰＣ＃２は停電により停止しているも
のとする。
ＰＣ＃３に着目するとＰＣ＃３は演算制御実行中ＰＣ＃
Ｏからデータを受信後データ受信処理を開始し正常受信
判定の後計時装置２５に（３−０）×を一τｏ＝３ｔ−
τ０を設定し受信待状態に入り演算制御を再開する。次
にｔ−τ０時間経過後ｐｃ＃１が送信を開始しＰＣ＃３
は再びデータ受信処理を開始する。データ正常受信後計
時装置２５に（３−１）ｘｔ−τｒ＝２ｔ−τ■を設定
し受信待状態となり演算制御を再開する。ここでＰＣ＃
２は停電により停止しているため２を一τ１時間経過後
ＰＣ＃３は、計時装置２５からの送信タイミングを受け
とり送信処理を開始する。送信終了後計時装置２５には
最大待時間が設定される。
Ｏからデータを受信後データ受信処理を開始し正常受信
判定の後計時装置２５に（３−０）×を一τｏ＝３ｔ−
τ０を設定し受信待状態に入り演算制御を再開する。次
にｔ−τ０時間経過後ｐｃ＃１が送信を開始しＰＣ＃３
は再びデータ受信処理を開始する。データ正常受信後計
時装置２５に（３−１）ｘｔ−τｒ＝２ｔ−τ■を設定
し受信待状態となり演算制御を再開する。ここでＰＣ＃
２は停電により停止しているため２を一τ１時間経過後
ＰＣ＃３は、計時装置２５からの送信タイミングを受け
とり送信処理を開始する。送信終了後計時装置２５には
最大待時間が設定される。
以上示す様に、送信待時間に時間での補正を加えること
により、伝送周期が一定となる。伝送周期は、ａＰＣ数
と送信間隔ｔにより決定され、ｔ＝総ＰＣ数Ｘｔとなる
。総ＰＣ数及び送信間ｔは。
により、伝送周期が一定となる。伝送周期は、ａＰＣ数
と送信間隔ｔにより決定され、ｔ＝総ＰＣ数Ｘｔとなる
。総ＰＣ数及び送信間ｔは。
設定装置２７により可能設定可能であり、これによりシ
ステ１１に応じた伝送系を構成することができる。１例
として次の様なシステム構成を挙げておく。伝送系は、
５台のＰＣから成り、それぞれ０．２秒周期で伝送及び
制御を行わせる場合、総ｐｃ数を５、送信間隔時間ｔを
０．０４秒とすることにより容易に０．２秒の伝送周期
を設定することができる。尚、制御は、伝送のあいまに
行い１伝送周期で１回の制御を行う様に構成する。また
、将来このシステムに３台のＰＣが追加される可能性が
あるという場合、総ＰＣ数を１０、送信間隔ｔを、０．
０２秒とする。これによりＰＣが追加となった場合にも
、他のＰＣの設定を変えることなくかつ伝送周期を一定
としたままでのＰＣの追加が可能となる。
ステ１１に応じた伝送系を構成することができる。１例
として次の様なシステム構成を挙げておく。伝送系は、
５台のＰＣから成り、それぞれ０．２秒周期で伝送及び
制御を行わせる場合、総ｐｃ数を５、送信間隔時間ｔを
０．０４秒とすることにより容易に０．２秒の伝送周期
を設定することができる。尚、制御は、伝送のあいまに
行い１伝送周期で１回の制御を行う様に構成する。また
、将来このシステムに３台のＰＣが追加される可能性が
あるという場合、総ＰＣ数を１０、送信間隔ｔを、０．
０２秒とする。これによりＰＣが追加となった場合にも
、他のＰＣの設定を変えることなくかつ伝送周期を一定
としたままでのＰＣの追加が可能となる。
本発明によれｌｆ、送出データフォーマット内の送信ｐ
ｃ番号、設定装置により設定されろ送信時間間隔、及び
、送出データフォーマット内の送信データ量により最適
送信待時間を求め、各ｐｃの計時装置に設定することに
より、システムに対応した一定の伝送周期にてバス上デ
ータの衝突のないシリアルバス占有制御を実現する効果
がある。
ｃ番号、設定装置により設定されろ送信時間間隔、及び
、送出データフォーマット内の送信データ量により最適
送信待時間を求め、各ｐｃの計時装置に設定することに
より、システムに対応した一定の伝送周期にてバス上デ
ータの衝突のないシリアルバス占有制御を実現する効果
がある。
【図面の簡単な説明】
第１図はＣＰＵの内部稙成図、第２図は、本発明のＰＣ
によるシステム楕成例、第３図はシリアルバス上データ
フォーマット、第４〜５図は制御装置内伝送処理フロー
を、第６図は、送信待時間の決定法を、第７図はシリア
ルバス上及び各ＰＣの処理タイムチャートを示す。 １・・・ＰＣ，２・・・ＣＰ Ｕ、９・・・シリアルバ
ス、２４・・・Ｍ Ｐ ｔＪ、２５・・・計時装置。
によるシステム楕成例、第３図はシリアルバス上データ
フォーマット、第４〜５図は制御装置内伝送処理フロー
を、第６図は、送信待時間の決定法を、第７図はシリア
ルバス上及び各ＰＣの処理タイムチャートを示す。 １・・・ＰＣ，２・・・ＣＰ Ｕ、９・・・シリアルバ
ス、２４・・・Ｍ Ｐ ｔＪ、２５・・・計時装置。
Claims (1)
- 【特許請求の範囲】 １、周期的に演算制御する処理装置を複数台共通バスに
接続したシステムにおいて、システム立上げ時に決定さ
れ、割り付けられた各処理装置の番号に対応した送信間
隔時間及び前回送信を行つた処理装置の番号により決定
される時間を各処理装置の計時装置に設定し、この設定
時間経過時点で共通バスにデータを送信することを特徴
とするマスターレスシリアルバス占有制御方法。 ２、特許請求の範囲第１項において、計時装置に設定す
る時間は、システム立上げ時に決定される送信間隔時間
に各処理装置のバス占有時間の補正を加えることにより
一定周期にてサイクリックに伝送を行うことを特徴とす
るマスターレスシリアルバス占有制御方法。 ３、特許請求の範囲第１項において、システム立上げ時
に決定される送信間隔を設定装置による可変設定とし、
任意の伝送周期を得ることを特徴とするマスターレスシ
リアルバス占有制御。 ４、特許請求の範囲第１項において、前回送信を行つた
処理装置の番号は、送信データの正常受信後よみとるこ
とにより、異常データ受信時、計時装置に誤つた時間を
設定することによる送信データの衝突の発生を回避する
ことを特徴とするマスターレスシリアルバス占有制御方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003434A JPH0648478B2 (ja) | 1986-01-13 | 1986-01-13 | マスタ−レスシリアルバス占有制御方法 |
| IN5/CAL/87A IN165881B (ja) | 1986-01-13 | 1987-01-01 | |
| CN 87100279 CN1008019B (zh) | 1986-01-13 | 1987-01-13 | 可编程控制器的无主控串行总线占有控制的方法和设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003434A JPH0648478B2 (ja) | 1986-01-13 | 1986-01-13 | マスタ−レスシリアルバス占有制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62162159A true JPS62162159A (ja) | 1987-07-18 |
| JPH0648478B2 JPH0648478B2 (ja) | 1994-06-22 |
Family
ID=11557255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61003434A Expired - Fee Related JPH0648478B2 (ja) | 1986-01-13 | 1986-01-13 | マスタ−レスシリアルバス占有制御方法 |
Country Status (3)
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| JP (1) | JPH0648478B2 (ja) |
| CN (1) | CN1008019B (ja) |
| IN (1) | IN165881B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196699A (ja) * | 1988-01-31 | 1989-08-08 | Matsushita Electric Works Ltd | 電話回線を使用した出退表示システム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104243189B (zh) * | 2013-06-09 | 2018-07-20 | 海尔集团公司 | 一种基于同一信道的多设备通信方法及其通信系统 |
| DE102019214721A1 (de) * | 2019-09-26 | 2021-04-01 | Robert Bosch Gmbh | Konfliktdetektor für eine Teilnehmerstation eines seriellen Bussystems und Verfahren zur Kommunikation in einem seriellen Bussystem |
Citations (2)
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|---|---|---|---|---|
| JPS5654145A (en) * | 1979-10-11 | 1981-05-14 | Nec Corp | Data transmission system between processors |
| JPS59167729A (ja) * | 1983-03-11 | 1984-09-21 | Fuji Xerox Co Ltd | マルチｃｐｕ通信装置 |
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1986
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-
1987
- 1987-01-01 IN IN5/CAL/87A patent/IN165881B/en unknown
- 1987-01-13 CN CN 87100279 patent/CN1008019B/zh not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5654145A (en) * | 1979-10-11 | 1981-05-14 | Nec Corp | Data transmission system between processors |
| JPS59167729A (ja) * | 1983-03-11 | 1984-09-21 | Fuji Xerox Co Ltd | マルチｃｐｕ通信装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196699A (ja) * | 1988-01-31 | 1989-08-08 | Matsushita Electric Works Ltd | 電話回線を使用した出退表示システム |
Also Published As
| Publication number | Publication date |
|---|---|
| CN87100279A (zh) | 1987-08-12 |
| JPH0648478B2 (ja) | 1994-06-22 |
| IN165881B (ja) | 1990-02-03 |
| CN1008019B (zh) | 1990-05-16 |
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