JPH04293338A - 通信システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サーボモータ制御、主
軸モータ制御を行なうサーボアンプ、主軸アンプと数値
制御装置本体間をシリアル伝送線ラインにより結合し、
両者間でデータ伝送を行う数値制御装置や、数値制御装
置本体側の機械入出力部が不足した場合に付加されるリ
モート制御装置と数値制御装置本体間をシリアル伝送線
ラインにより結合し、両者間でデータ伝送を行う数値制
御装置等に採用される通信システムに関するものである
。

【０００２】

【従来の技術】図１１は、現在　　ドイツ工作機械製造
者協会（ＶｅｒｅｉｎｓＤｅｕｔｓｃｈｅｖ　Ｗｅｒｋ
ｚｅｕｇｍａｓｃｈｉｎｅｎ　ｆａｂｒｉｋｅｎ　ｅ．
Ｖ．）と中央電機電子工業組合（Ｚｅｎｔｒａｌｖｅｒ
ｂａｎｄ　Ｅｌｅｋｔｒｏｔｅｃｈｎｉｋ−ｕｎｄ　Ｅ
ｌｅｋｔｒｏｎｉｋｉｎｄｕｓｔｒｉｅ　ｅ．Ｖ．）に
て検討が進められている、工作機械における数値制御機
構と駆動機構間のシリアルリアルタイム通信システム（
以下ＳＥＲＣＯＳと称す）に基づく数値制御装置のＨ／
Ｗ構成（以下トポロジーと称す）であり、１は数値制御
装置本体内に実装された、サーボアンプ、主軸アンプ等
とシリアル伝送を行なうマスター局、２はマスター局１
とシリアル伝送ラインで結ばれたスレーブ局であり、サ
ーボアンプ、主軸アンプの制御部が相当する。３はスレ
ーブ局２の制御部により駆動されるドライブ部であり、
具体的にはサーボアンプ、主軸アンプのパワー部が相当
する。４はマスター局１と複数のスレーブ局２間を結ぶ
シリアル伝送ラインであり、矢印方向へシリアルデータ
伝送を行う。

【０００３】即ち、ＳＥＲＣＯＳは、図１１に示すよう
な数値制御機構本体内に複数のマスタ局１を持ち、個々
のマスター局が駆動制御部側のＩ／Ｆであるスレーブ局
２を複数持ったリング構成のシリアル伝送ライン４をも
つトポロジーである。

【０００４】ここで、ＳＥＲＣＯＳのシリアル伝送ライ
ン４の具体的仕様について、図１２〜図１６を用いて説
明する。マスター局１とスレーブ局２間のシリアル伝送
フォーマットは、図１２に示す様な一個の開始フラグ、
宛先・発信元アドレス、データ、冗長コード［以下ＦＣ
Ｓ（Ｆｒａｍｅ　　Ｃｈｅｃｋ　　Ｓｅｑｕｅｎｃｅ）
と称す、複数ビットにおよぶ総データの誤りを検出する
ために付加される］及び一個の終了フラグから構成され
るＨＤＬＣ手順（ハイレベルデータリンク制御手順のフ
レーム構成・・・・ＪＩＳ×５１０４）と同様なフォー
マットを使用する。 フレーム構成の詳細については、ＨＤＬＣ手順の内容を
参照する事とし、本文では省略する。

【０００５】また、具体的なシリアル伝送ライン４の仕
様としては、図１５に示す様な光ファイバー伝送路を使
用し、ＳＭＡ規格〔ＩＥＣ８６Ｂ（Ｃ０２０）〕コネク
タにより光ファイバーケーブルに接続される。

【０００６】また、１本の光ファイバー伝送路をリング
構成にして使用する為、伝送クロックと伝送データをマ
ルチプレクスして送信し、受信側では、送信信号より伝
送クロックと伝送データを分離抽出している。この伝送
クロックと伝送データをマルチプレクスした信号を作る
為に、図１４に示すＮＲＺＩ（Ｎｏｒｅｔｕｒｎ　ｔｏ
　　Ｚｅｒｏ　Ｉｎｖｅｒｔｅｄ）コード化を使用する
。図１４の下向きの矢印は伝送クロックの変化点を示し
、下側の０，１の伝送データと上側の伝送クロックを合
せてＮＲＺＩコード化した例が、中段に示す波形であり
、データ“０”を送出する伝送クロックのタイミングで
波形反転を生ずる。受信側では、波形反転のタイミング
で伝送クロックを抽出すると共に、抽出した伝送クロッ
クのタイミングに合せて波形をサンプリングし、伝送デ
ータの０，１を判別する。

【０００７】図１３は、伝送ライン上に伝送されるデー
タの時間的配置を示した図であり、ＭＳＴはマスター局
１からスレーブ局２への伝送タイミングデータ、ＡＴ１
、ＡＴ２〜ＡＴＸは各々のスレーブ局２からマスター局
１への送信データ、ＭＤＴはマスター局１からスレーブ
局２への送信データである。

【０００８】具体的なデータの内容としては、ＭＳＴの
タイミングにより伝送周期（ＴＣＹＣ）（例えば１．７
ｍｓ）が決定されるが、ＭＳＴはシステムモード（立上
げ、運転モード等）等が含まれているフレームであり、
その機能は主にスレーブ局２との同期確立を目的として
いる。また、ＡＴ１、ＡＴ２〜ＡＴＸは、ＭＳＴ伝送後
のある規定時間（Ｔ１．１、Ｔ１．２、Ｔ１．Ｘ）経過
後、各々のスレーブ局２からマスター局１へ伝送される
フレームであり、スレーブ局２であるサーボアンプ、主
軸アンプ等のモーター位置データ、モーター速度データ
、モーター電流データ、アラームステータス等を含むも
のである。また、マスター局１はＭＳＴ伝送後　　Ｔ２
時間経過後ＭＤＴを伝送するが、この中では、サーボア
ンプ、主軸アンプに対するモーター駆動指令や各サーボ
アンプ、主軸アンプに対するモード指定（周速一定制御
モード、Ｃ軸制御モード等）等のデータが含まれるもの
である。この様にＴＣＹＣの周期でマスター局１とスレ
ーブ局２の間で交信を行なう事により、数値制御装置と
しての機能を実現する。

【０００９】次に図１６は、１つのマスター局１に２つ
のスレーブ局２が接続された場合の概略接続ブロック図
である。図１６において、ＣＯＮＴＲＯＬＬＥＲ　ＭＡ
ＳＴＥＲはマスター局１を、またＣＯＮＴＲＯＬＬＥＲ
　ＳＬＡＶＥ１及びＳＬＡＶＥ２はスレーブ局２を示す
。又、ＴＸＭＴ（ｅｌ／ｏｐｔ）は送信部であり、ＲＥ
ＣＶ（ｏｐｔ／ｅｌ）は受信部であり、各々の部分で電
気信号→光信号変換、光信号→電気信号変換が行われる
。また、ＭＵＸは送信信号切替え部であり、ここで入力
された２信号のどちらかが選択されて後段のＴＸＭＴよ
り送信される。 次に、ＲＥＧ（ＤＰＬＬ　ＲＥＧＥＮ）は、受信信号再
生部であり、前段のＲＥＣＶで受信されたＮＲＺＩ信号
を受信データ（ＲＸＤ）と受信クロック（ＲＣＬＫ）に
分離してコントローラに与える。なお、図中、ＴＸＣＬ
Ｋはクロック、ＴＦＦはフリップフロップ、ＴＸＤは送
信データ、ＭＵＸはマルチプレックス、ＩＤＬＥは送信
の切換信号、ＴＸＭＴは送信器である。以上のように従
来における、サーボモータ制御、主軸モータ制御を行な
うサーボアンプ、主軸アンプと数値制御装置本体間をシ
リアル伝送線ラインにより結合し、両者間でデータ伝送
を行う数値制御装置は、構成されている。

【００１０】また図１７は、数値制御装置本体側の機械
入出力部が不足した場合に付加されるリモート制御装置
と数値制御装置本体間をシリアル伝送線ラインにより結
合し、両者間でデータ伝送を行う従来の数値制御装置の
概略構成図であり、図において、１はマスター局で、数
値制御装置本体が相当する。、２はスレーブ局で、リモ
ート制御装置が相当する。４はマスター局１である数値
制御装置本体とスレーブ局２であるリモート制御装置を
結ぶＨＤＬＣ手順に従ったシリアル伝送ライン、５は数
値制御装置にて制御される工作機械のインターフェイス
部、６は操作者が数値制御装置を操作するための操作ボ
ード、６Ａはキーボード、６ＢはＣＲＴ、７はサーボア
ンプ、８は主軸アンプ、７Ａはサーボモータ、８Ａは主
軸モータ、１Ａは数値制御装置本体側機械入出力部、２
Ａはリモート制御装置側機械入出力部である。

【００１１】次にこの数値制御装置の動作を説明する。 マスター局１である数値制御装置本体の内部には、数値
制御装置が取り付けられる工作機械の機械シーケンスを
実行するためのシーケンスプログラムが内蔵されており
、マスター局１である数値制御装置本体内にあるＣＰＵ
によりシーケンスプログラムが逐次実行され、機械シー
ケンス処理が実行される。ここで図１７におけるスレー
ブ局２であるリモート制御装置は、マスター局１である
数値制御装置本体側の機械入出力部が不足した場合に付
加されるものであり、機械側の機械インターフェイス部
５に対しては、数値制御装置本体側でシーケンス処理さ
れた結果がリモート制御装置へシリアル伝送ライン４を
通じてＨＤＬＣ伝送され、リモート制御装置側で出力さ
れると共に、リモート制御装置側で入力された結果がシ
リアル伝送ライン４を通じてＨＤＬＣ伝送され、数値制
御装置本体側でシーケンス処理される。

【００１２】

【発明が解決しようとする課題】図１１〜図１６に示す
従来のもの（サーボモータ制御、主軸モータ制御を行な
うサーボアンプ、主軸アンプと数値制御装置本体間をシ
リアル伝送線ラインにより結合し、両者間でデータ伝送
を行う数値制御装置）は、以上のように構成されている
ので、マスター局１とこのマスター局１に接続されるス
レーブ局２との同期性を確保するために、マスター局１
からスレーブ局２に対しマスタ同期フレームＭＳＴを送
信し、このフレームを基準にして同期確保を図ってやる
必要があるが、この方式では同期確立の為にフレームが
余分に必要な事になり伝送効率が悪い。

【００１３】因みにマスター局が複数軸（Ｘ軸、Ｙ軸、
Ｚ軸等）を同期制御できる数値制御本体で、スレーブ局
がサーボアンプ・主軸アンプの場合、両者の同期をとら
ないと、サーボアンプで駆動される各軸が時間的にバラ
バラの動きをしたり、サーボアンプで駆動される各軸と
主軸アンプで駆動される主軸とが時間的にバラバラの動
きをすることになり、目的とする加工を行うことができ
ない。

【００１４】また図１７に示すもの（数値制御装置本体
側の機械入出力部が不足した場合に付加されるリモート
制御装置と数値制御装置本体間をシリアル伝送線ライン
により結合し、両者間でデータ伝送を行う数値制御装置
）は、機械側の機械インターフェイス部５に対しては、
数値制御装置本体側でシーケンス処理された結果がリモ
ート制御装置へシリアル伝送ライン４を通じてＨＤＬＣ
伝送され、リモート制御装置側で出力されると共に、リ
モート制御装置側で入力された結果がシリアル伝送ライ
ン４を通じてＨＤＬＣ伝送され、数値制御装置本体側で
シーケンス処理されるものであるので、数値制御装置本
体とリモート制御装置との間における機械側の機械イン
ターフェイス部５に対する入出力制御が時間的にずれた
。ちなみに、この入出力制御が時間的にずれると、例え
ばロボットによるワークの搬送工程と工作機械によるワ
ークの切削タイミングとが合致せず、目的とする加工を
行うことができない事態が生じる。

【００１５】なお、この図１７に示すものにおいてこの
不具合を解消するためには、図１１〜図１６に示すもの
と同様に同期フレームを用いることにより、上記数値制
御装置本体とリモート制御装置との間における機械側の
機械インターフェイス部５に対する入出力制御を同期化
させるか、または工作機械のインターフェイス部５に上
記時間的ずれを考慮した遅延回路を設けたり、機械のシ
ーケンスプログラムを上記時間的ずれを考慮して作成す
る等して、この入出力制御を同期化させることと実質的
に同一の機能を達成させる必要がある（このことは、ひ
いては伝送効率の悪化につながる）。

【００１６】また、ＨＤＬＣフレームまたはこれに準拠
するフレームにおいて、伝送障害を引き起こすのは、開
始フラグと終了フラグである。そのフレーム中、アドレ
ス、データ及びアドレス、データ部分の誤りを検出する
ためのフレームチェックシーケンスコードの部分に伝送
誤りがあったとしても、それは、そのフレーム自体が無
意味のものとなるだけで伝送障害になることはない。と
ころで、従来のものは、ＨＤＬＣフレームまたはこれに
準拠するフレームの開始フラグと終了フラグが単一であ
るため、電源ラインに、図１９に示すような電源ノイズ
と呼ばれる比較的低周波に同期したパルス幅の短いノイ
ズ成分が重畳され、この伝送ラインノイズによって次の
ような伝送障害が生じてフレーム構成を識別できなくな
り、その復旧作業に非常に時間を要するという欠点があ
った。即ち、図１８において、フレーム１０１の開始フ
ラグＡ１に伝送誤りが生じた場合、開始フラグＡ１を検
出出来ずに開始フラグを待ち続け、Ｂ１の位置の終了フ
ラグを、開始フラグと誤認する。また正常にＡ１の開始
フラグが認識された場合でも、Ｂ１の位置の終了フラグ
を伝送誤りで識別できないと、フレーム１０２のＣ１の
位置の開始フラグを終了フラグと誤認する。

【００１７】本発明は、上記のような課題を解決するた
めになされたもので、特別な同期フレーム等を用いずに
、マスター局とスレーブ局との間またはスレーブ局間の
同期確保ができる通信システムを提供しようとするもの
である。また本発明は伝送ラインノイズに対して強い通
信システムを提供しようとするものである。

【００１８】

【課題を解決するための手段】第一の発明に係る通信シ
ステムは、マスター局と、このマスター局とシリアル伝
送ラインで接続されるスレーブ局とを備え、上記スレー
ブ局は、マスター局より送信される送信フレーム中に含
まれるアドレス情報が自分自身のアドレスと一致したと
きデータを取込むと共に、マスター局との間、または所
定のスレーブ局との間の被制御体に対する制御タイミン
グが一致するよう、自分自身の基準タイミングをプリセ
ットするように構成したものである。また第二の発明に
係る通信システムは、第一の発明に係る通信システムに
おいて、基準タイミングをプリセット後、所定時間経過
しなければ基準タイミングを再度プリセットしないよう
に構成したものである。また第三の発明に係る通信シス
テムは、マスター局とスレーブ局との間でシリアル伝送
を行うための送信フレームとして、そのフレーム中に含
まれる開始フラグ及び終了フラグを各々複数個有するも
のとしたものである。更にまた第四の発明に係る通信シ
ステムは、マスター局とリアル伝送ラインで接続される
スレーブ局に、基準カウンタと制御タイミング設定用レ
ジスタとを設け、このスレーブ局として、マスター局よ
り送信される送信フレーム中に含まれるアドレス情報が
自分自身のアドレスと一致したときデータを取込むと共
に、マスター局との間の被制御体に対する制御タイミン
グが一致するよう上記基準カウンタをプリセットし、基
準カウンタの内容と制御タイミング設定用レジスタの内
容とが一致したとき、マスター局の被制御体に対する制
御タイミングと一致する制御信号を出力し、かつマスタ
ー局とスレーブ局との間の実際の制御タイミングデータ
を収集するとともに、この実際の制御タイミングデータ
に基づいて、上記制御タイミング設定用レジスタに所定
の値を設定するものとしたものである。

【００１９】

【作用】第一の発明に係る通信システムによれば、マス
ター局からの同期フレーム送信が無くても、スレーブ局
自身が、マスター局との間、またはスレーブ局との間の
同期を確保する。また第二の発明に係る通信システムに
よれば、伝送ラインにノイズが入って誤ったアドレスが
送信された場合等にあっても、正常に動作する。また第
三の発明に係る通信システムによれば、確実に開始フラ
グ及び終了フラグを検出できる。更にまた第四の発明に
係る通信システムによれば、制御タイミング設定用レジ
スタに、マスター局との間の制御タイミングを一致させ
るのに必要なデータを確実に設定できる。

【００２０】

【実施例】実施例１． 以下本発明の第一の実施例を図１〜図７を用いて説明す
る。なおこの実施例は、サーボモータ制御、主軸モータ
制御を行なうサーボアンプ、主軸アンプと数値制御装置
本体間をシリアル伝送線ラインにより結合し、両者間で
データ伝送を行う数値制御装置に実施した場合の例であ
る。図２は本発明に係る通信システムが採用される上記
数値制御装置のシステム構成を示す図で、図中１は数値
制御装置本体内に実装された、サーボアンプ、主軸アン
プとシリアルデータ伝送を行うマスター局、２はマスタ
ー局１にシリアル伝送ラインで結ばれたスレーブ局で、
サーボアンプ・主軸アンプの制御部が相当する。３はス
レーブ局２の制御部より駆動されるドライブ部であり、
サーボアンプ・主軸アンプのパワー部が相当する。４は
マスター局１と複数のスレーブ局２間を結ぶシリアルデ
ータ伝送ラインで、矢印方向へシリアルデータ伝送を行
う。

【００２１】図３はスレーブ局が４局ある場合のマスタ
ー局側の送信開始信号発生回路を示す図、図４はマスタ
ー局側の送信回路を示す図、図１はスレーブ局２の１局
分の構成図、図５はマスター局１とスレーブ局２間の詳
細なデータ伝送タイミングを示す図、図６は本通信シス
テムの全体の動作を示すタイミング図、図７は本実施例
に於て使用されるシリアル伝送フレーム構成を示す図で
ある。図３において、１０は発振回路、１１はＮＣ内部
基準カウンタで、図６に示すように、発振回路１０のク
ロック源を分周した３．５ｍｓｅｃ、１．７ｍｓｅｃ、
０．８ｍｓｅｃ、０．４ｍｓｅｃ、０．２ｍｓｅｃの周
波数をカウントするものである。１２Ａ〜１２Ｄは送信
タイミング設定レジスタで、各スレーブ局２への送信タ
イミングがＣＰＵ１３によりセットされる。具体的には
、スレーブ局１＃０への送信タイミングを決定するレジ
スタ１２Ａには“００００”が、スレーブ局１＃１への
送信タイミングを決定するレジスタ１２Ｂには“０００
１”が、スレーブ局１＃２への送信タイミングを決定す
るレジスタ１２Ｃには“００１０”が、スレーブ局１＃
３への送信タイミングを決定するレジスタ１２Ｄには“
００１１”が夫々セットされる。なおこのセット時、周
波数０．２ｍｓｅｃのものは、セットしなくても送信タ
イミングに支障が生じないのでセットされない。

【００２２】１４Ａ〜１４Ｄはコンパレータで、ＮＣ内
部基準カウンタ１１の内容と送信タイミング設定レジス
タ１２Ａ〜１２Ｄの内容とを比較し、両者の内容が合致
したとき、該当するスレーブ局２へデータの送信を開始
させる信号を、図４に示す送信回路のデータ送信回路１
５、ＦＣＳ計算・送信回路１６及び開始・終了フラグ送
信回路１７に各々出力する。具体的には、ＮＣ内部基準
カウンタ１１の内容が“００００”になったとき、レジ
スタ１２Ａの内容“００００”と合致するので、スレー
ブ局１＃０へデータの送信を開始させる信号を図４の送
信回路に出力する。又ＮＣ内部基準カウンタ１１の内容
が“０００１”、“００１０”、“００１１”になると
、レジスタ１２Ｂ〜１２Ｄの内容と夫々合致するので、
その内容が合致したとき、スレーブ局１＃１〜３へデー
タの送信を開始させる信号を図４の送信回路に順次出力
する。

【００２３】又図４において、１５はアドレスを含むデ
ータを送信するＨＤＬＣフレームまたはこれに準拠する
フレームの送信回路で、コンパレータ１４からの出力信
号が入力されたとき、図１に示すスレーブ局への送信を
開始する。１６は複数ビットに及ぶ総データの誤りを検
出するために付加される冗長コードの計算・送信を行う
ＦＣＳ計算・送信回路で、コンパレータ１４からの出力
信号が入力されたとき、図１に示すスレーブ局への送信
を開始する。１７はＨＤＬＣフレームまたはこれに準拠
するフレームの区切りを示すための開始フラグ及び終了
フラグを送信する開始・終了フラグ送信回路で、コンパ
レータ１４からの出力信号が入力されたとき、図１に示
すスレーブ局への送信を開始すると共に、フラグ一個を
送信完了したことを示す送信完了信号１７Ａを、後述す
るフラグ数カウンタ２０に出力する。１８はＨＤＬＣフ
レームまたはこれに準拠するを構成するための開始フラ
グ、終了フラグ、データ送信、ＦＣＳ送信を切り替える
ためのＯＲ回路、１９はＣＰＵ１３で処理された並列デ
ータを直列データに変換するためのパラレル／シリアル
変換回路、２０は開始フラグと終了フラグの送信フラグ
数をカウントするためのフラグ数カウンタ、２１はＣＰ
Ｕ１３にて予めフラグ数が設定されるフラグ数設定レジ
スタ、２２はフラグ数カウンタ２０の内容とフラグ数設
定レジスタ２１との内容を比較し、両者の値が一致した
ときフラグ送信を停止させる送信停止信号２２Ａを開始
・終了フラグ送信回路１７に出力するコンパレータであ
る。なおこの送信回路から送信されるデータのフレーム
構成は、図７Ａに示すようなＨＤＬＣ規格またはＨＤＬ
Ｃ規格に準拠したフレーム構成を取ると共に、耐伝送ラ
インノイズ特性を高めるため開始フラグ及び終了フラグ
を各々４個設けている。また、データは、図５に示すよ
うに伝送ライン４による遅延を伴い△Ｔ時間遅れてスレ
ーブ局２に受信される。また図５、図６中、２０２はデ
ータフレーム、２０３は基準カウンタロード信号を示す
。

【００２４】又図１において、１０１はマスター局１か
ら送信されるデータを受信するレシーバ、１０２は受信
シフトレジスタで、実用上３〜４個設けられる。１１６
は受信開始信号及び受信終了信号を出力してＨＤＬＣフ
レームまたはこれに準拠するフレームの開始、終了を検
出するためのフラグ検出回路、１１７は受信データのＦ
ＣＳを計算すると共に、受信データの後に送信されてき
たＦＣＳデータと比較し、比較結果が不一致の場合にＦ
ＣＳエラー信号を出力しエラー発生を検出するＦＣＳ計
算・比較回路、１１８は受信した直列データを並列デー
タへ変換するためのシリアル／パラレル変換回路、１０
３は受信ＲＡＭで、マスター局１から送信されるデータ
を自局分のみ格納する。１０４は受信アドレス設定レジ
スタで、各スレーブ局２対応で割付けられた受信アドレ
スがＣＰＵ１０５にて予め設定されている。１０６は基
準カウンタプリセット用レジスタで、マスター局１から
送信される周期と位相が合うように、マスター局１側の
送信タイミング設定レジスタ１２Ａ〜１２Ｄと同一の値
が、各スレーブ局２対応でＣＰＵ１５にて予め設定され
ている。具体的には、スレーブ１＃０の基準カウンタプ
リセット用レジスタ１０６には“００００”が、スレー
ブ局１＃１の基準カウンタプリセット用レジスタ１０６
には“０００１”が、スレーブ局１＃２の基準カウンタ
プリセット用レジスタ１０６には“００１０”が、又ス
レーブ局１＃３の基準カウンタプリセット用レジスタ１
０６には“００１１”が夫々設定される。

【００２５】１０７はコンパレータで、マスター局１か
ら送信されるフレーム中のアドレスと受信アドレス設定
レジスタ１０４に設定されたアドレスと比較し、両者の
アドレスが合致したとき、基準カウンタプリセット用レ
ジスタ１０６に設定されている内容をスレーブ側基準の
カウンタ１０８にロードし、基準カウンタ１０８の内容
をプリセットする基準カウンタロード信号２０３を発生
させる。なおこのロード信号２０３は、基準カウンタ１
０８に入力される。１０９はマスター局１の発振回路１
０と同一周波数のクロック源を有する発振回路、１０８
はこの発振回路１０９のクロック源をマスター局１側の
周波数と合致するように分周した３．５ｍｓｅｃ、１．
７ｍｓｅｃ、０．８ｍｓｅｃ、０．４ｍｓｅｃの周波数
をカウントする基準カウンタ、１１０は割込みタイミン
グ設定レジスタで、全てのスレーブ局２がマスター局１
からのデータを受信した後の割込みタイミング値（この
実施例の場合は“１０００”）がＣＰＵ１０５にて予め
設定されている。 なお、このタイミング値は、同期制御を必要とするスレ
ーブ局２全てに同一の値が設定される。１１１は基準カ
ウンタ１０８の内容と割込みタイミング設定レジスタ１
１０の内容とを比較し、両者の内容が合致したとき、Ｃ
ＰＵ１０５に割込み信号を出力するコンパレータ、１１
２はＣＰＵ１０５にてＰＷＭ出力回路１１３、パワー回
路１１４を通じて制御されるサーボモータ（又は主軸モ
ータ）、１１５はモータ１１２の位置等をＣＰＵ１０５
にフィードバックするための検出器Ｉ／Ｆ、１１９は送
信ＲＡＭである。なおその他の構成については従来のも
のと同様であるので説明を省略する。

【００２６】次に動作について主に図６を用いて説明す
る。即ち、マスター局１の送信タイミング設定レジスタ
図１２Ａ〜１２Ｄに、夫々“００００”、“０００１”
、“００１０”、“００１１”をＣＰＵ１３により予め
設定しておく。一方、スレーブ局２の受信アドレスレジ
スタ１０４に、各スレーブ局２対応で割付けられた受信
アドレスをＣＰＵ１０５にて予め設定しておくと共に、
基準カウンタプリセット用レジスタ１０６に、マスター
局１の送信タイミング設定レジスタ図１２Ａ〜１２Ｄと
同一の値、即ち、“００００”、“０００１”、“００
１０”、“００１１”をＣＰＵ１０５にて予め設定して
おき、更に各スレーブ局２に全てのデータ送信が完了し
た後各スレーブ局２が同期して制御を開始できるよう、
割込みタイミング設定レジスタ１１０に、ＣＰＵ１０５
への割込みタイミング値（“１０００”）をＣＰＵ１０
５にて予め設定しておく。

【００２７】このように各レジスタ１２Ａ〜１２Ｄ、１
０４、１０６、１１０に所定の値を設定した後、マスタ
ー局１からスレーブ局２へのデータ送信を開始させる。 。そしてＮＣ内部基準カウンタ１１の内容と送信タイミ
ング設定レジスタ１２Ａ〜１２Ｄの内容とをコンパレー
タ１４Ａ〜１４Ｄにて比較し、両者の内容が合致したと
き、該当するスレーブ局２へのデータ送信を開始させる
信号を、図４に示す送信回路のデータ送信回路１５、Ｆ
ＣＳ計算・送信回路１６及び開始・終了フラグ送信回路
１７に各々出力する。具体的には、ＮＣ内部基準カウン
タ１１の内容が“００００”になったとき、レジスタ１
２Ａの内容“００００”と合致するので、スレーブ局１
＃０へデータの送信を開始させる信号を図４の送信回路
に出力する。又ＮＣ内部基準カウンタ１１の内容が“０
００１”、“００１０”、“００１１”になると、レジ
スタ１２Ｂ〜１２Ｄの内容と夫々合致するので、その内
容が合致したとき、スレーブ局１＃１〜３へデータの送
信を開始させる信号を図４の送信回路に順次出力する。

【００２８】図４における送信回路において、スレーブ
局２へのデータ送信を開始させる信号が、データ送信回
路１５、ＦＣＳ計算・送信回路１６及び開始・終了フラ
グ送信回路１７に各々順次入力されるので、データ送信
回路１５、ＦＣＳ計算・送信回路１６及び開始・終了フ
ラグ送信回路１７よりＯＲ回路１８を通じてスレーブ局
２へのデータ送信を順次開始する。このとき開始・終了
フラグ送信回路１７は、フラグ一個を送信する毎にフラ
グ一個を送信完了したことを示す送信完了信号１７Ａを
、フラグ数カウンタ２０に出力するとともに、コンパレ
ータ２２が、フラグ数カウンタ２０の内容とフラグ数設
定レジスタ２１との内容を比較し、両者の値が一致した
ときフラグ送信を停止させる送信停止信号２２Ａを開始
・終了フラグ送信回路１７に出力してフラグデータ送信
を停止させる。

【００２９】一方、各スレーブ局２では、図５に示すよ
うに送信を開始されてから伝送ライン４による遅延（△
Ｔ時間）を伴ってレシーバ１０１、受信シフトレジスタ
１０２、シリアル／パラレル変換回路１１８を通じて自
分自身のデータを受信ＲＡＭ１０３に取込む。スレーブ
局１＃０がまずデータを受信ＲＡＭ１０３に取込むので
、このとき、受信シフトレジスタ１０２に入ったアドレ
スと受信アドレス設定レジスタ１０４に設定されたアド
レスとが合致するため、コンパレータ１０７が基準カウ
ンタロード信号２０３を基準カウンタ１０８に出力する
。このロード信号２０３が基準カウンタ１０８に入力さ
れると、基準カウンタプリセット用レジスタ１０６に予
めセットされている“００００”が基準カウンタ１０８
にロードされ、基準カウンタ１０８は“００００”にプ
リセットされ、“００００”より発振回路１０９からの
クロックをカウントし始める。スレーブ局１＃０がデー
タを取込み基準カウンタ１０８が“００００”よりカウ
ントし始めた後、スレーブ局１＃１がデータを受信ＲＡ
Ｍ１０３に取込むと共に、スレーブ局１＃１の基準カウ
ンタ１０８には、上述したスレーブ局１＃０と同様の動
作にて“０００１”がプリセットされ、スレーブ局１＃
１の基準カウンタ１０８は“０００１”より発振回路１
０９からのクロックをカウントし始める。なお、このと
き、スレーブ局１＃０の基準カウンタ１０８の値は、ス
レーブ局１＃１の基準カウンタ１０８の値と同一の値と
なっている。スレーブ局１＃２、スレーブ局１＃３の基
準カウンタも上記と同様に“００１０”、“００１１”
と順次プリセットされるので、スレーブ局１＃０〜１＃
３へのデータ送信が完了した時点では各スレーブ局の基
準カウンタ１０８の値は揃うことになる。

【００３０】そしてこのように各スレーブ局の基準カウ
ンタ１０８の値が合致している状態において、割込みタ
イミング設定レジスタ１１０の内容（この実施例の場合
は“１０００”）と基準カウンタ１０８の内容とが合致
すると、各コンパレータ１１１は各ＣＰＵ１０５に割込
み信号を出力する。 この割込み信号が各ＣＰＵ１０５に入力されると各ＣＰ
Ｕ１０５は、各受信ＲＡＭ１０３に格納されている各モ
ータ１１２の制御データ（この実施例の場合は、電流ル
ープ処理、位置ループ処理及び速度ループ処理データ）
を各スレーブ局とも同時に読み出し、各ＰＷＭ出力回路
１１３、各パワー回路１１４を通じて各モータ１１２を
同期制御する。よって従来のように同期フレームを送信
しなくても、各スレーブ局間の同期をとることができる
ようになり、即ち同期フレームを送信しなくても、各モ
ータ１１２を同期補間させることが可能となる。因みに
従来例の項でも述べたように同期補間を必要とする時間
帯において同期補間を行わないと、目的とする加工を行
う事ができない。また送信フレーム構成として、開始フ
ラグと終了フラグを複数持つ構成としているので、耐伝
送ラインノイズ性が高まり、図７Ｂに示すように伝送ラ
インノイズによってＡ１，Ａ２，Ｂ１，Ｂ２等のフラグ
を検出出来なかったとしても、Ａ３，Ａ４，Ｂ３，Ｂ４
の位置で開始フラグと終了フラグを確実に検出できるよ
うになり、また送信側でフラグ数をカウントし、所定の
フラグ数送信を完了したならばフラグデータ送信を停止
させるので、フレームの受信開始が出来ない、受信終了
が出来ないといった不都合を解消できるようになる。ま
た、図４に示すように、フラグ数設定レジスタ２１を有
しているので、工場環境に応じて、即ち、伝送障害とな
るノイズが多い工場では開始、終了フラグ数を多くする
等容易にそのフラグ数を増減できる。なお、発振回路１
０、１０９として同一周波数のクロック源を有するもの
を用いた場合について説明したが、必ずしも同一周波数
のクロック源を有するものを用いる必要はない。

【００３１】実施例２． また第一の実施例で説明した構成は、図１７に示すもの
（数値制御装置本体側の機械入出力部が不足した場合に
付加されるリモート制御装置と数値制御装置本体間をシ
リアル伝送線ラインにより結合し、両者間でデータ伝送
を行う数値制御装置）にも適用可能である。即ち、この
図１７に示すものの回路構成は、ＰＷＭ出力回路１１３
、パワー回路１１４、サーボモータ（又は主軸モータ）
１１２及び検出器Ｉ／Ｆ１１５が、工作機械のインター
フェイス部５に変更されるだけで、その他の回路構成は
第一の実施例で説明した構成と実質的に同一である。

【００３２】次にこの図１７に示すものに、第一の実施
例で説明した構成を適用した場合の動作について、処理
タイミングを示す図８を用いて説明する。数値制御装置
は、通常　　リアルタイムＯＳの下でマルチタスク処理
を行っており、システムとしての基準クロック信号（図
中Ａで示す）があり、１サイクルの区間を繰り返し実行
する。Ｂ，Ｄは数値制御装置本体側の処理内容を示した
ものであり、Ｒ１，Ｒ２，Ｒ３は数値制御装置本体側の
受信データ処理、Ｓ１，Ｓ２，Ｓ３は数値制御装置本体
からの送信データ処理、Ｏ１，Ｏ２，Ｏ３は数値制御装
置本体側の出力処理、Ｉ１，Ｉ２，Ｉ３は入力処理であ
る。またＣ，Ｅはリモート制御装置側の処理内容を示し
たものであり、数値制御装置本体側の処理内容と区別す
るために頭にＲを付加している。また、Ｂ，Ｃは従来方
式、Ｄ，Ｅは本発明方式である。従来は、数値制御装置
本体からリモート制御装置への送信処理Ｓ１の後、数値
制御装置本体側での出力処理Ｏ１、入力処理Ｉ１が実行
される。リモート制御装置側では、数値制御装置本体側
の送信処理Ｓ１を受けて、受信処理ＲＲ１が実行され、
その後リモート制御装置側での出力処理ＲＯ１、入力処
理ＲＩ１が実行されるので、数値制御装置本体側の入力
処理Ｉ１とリモート制御装置側の入力処理ＲＩ１は時間
的なずれを生じることになる。

【００３３】これに対し、本発明では、スレーブ局２の
受信アドレスレジスタ１０４に、スレーブ局２対応で割
付けられた受信アドレスをＣＰＵ１０５にて予め設定し
ておくと共に、基準カウンタプリセット用レジスタ１０
６に、所定の値、例えば”００００”、または”０１０
０”等をＣＰＵ１０５にて予め設定しておき、更に割込
みタイミング設定レジスタ１１０に、数値制御装置本体
とリモート制御装置とにおける工作機械のインターフェ
イス部５への入出力処理が同期して行われるよう予め定
めた所定の値、即ちリモート制御装置側の受信処理ＲＲ
１〜数値制御装置本体側の出力処理Ｏ２までの時間（基
準カウンタプリセット用レジスタ１０６に”００００”
が設定されている場合）、またはその時間に相当する時
間（基準カウンタプリセット用レジスタ１０６に”００
００”以外の値、例えば”０１００”が設定されている
場合、リモート制御装置側の受信処理ＲＲ１〜数値制御
装置本体側の出力処理Ｏ２までの時間に”０１００”を
加算した時間）をＣＰＵ１０５にて予め設定しておく。 このため数値制御装置本体側の送信処理Ｓ１を受けてリ
モート制御装置側の受信処理ＲＲ１が実行され、このと
き検知された宛先アドレスＤ，Ａ検知信号により基準カ
ウンタ１０８が例えば■００００”にプリセットされ、
基準カウンタ１０８は発振回路１０９からのクロックを
プリセット値から再度カウントし始める。そしてこの基
準カウンタ１０８がカウントしている状態に於て、割込
みタイミング設定レジスタ１１０の内容と基準カウンタ
１０８の内容とが合致すると、コンパレータ１１１はＣ
ＰＵ１０５に割込み信号を出力する。この割込み信号が
ＣＰＵ１０５に入力されるとＣＰＵ１０５は、受信ＲＡ
Ｍ１０３に格納されている制御データを読み出し、数値
制御装置本体側の出力処理Ｏ２、入力処理Ｉ２と同時刻
に、リモート制御装置側の出力処理ＲＯ１、入力処理Ｒ
Ｉ１を実行する。このため、工作機械側から見た数値制
御装置の機械入出力のタイミングが、数値制御装置本体
に内蔵された機械入出力部とリモート制御装置に内蔵さ
れた機械入出力部とに係わらず、ほぼ同一タイミングと
なる。

【００３４】なお、リモート制御装置側の入出力処理が
従来方式より１サイクル遅れるが、入力から出力への応
答時間を考えると、従来方式では、 ＲＩ１→ＲＳ１→Ｒ２　　→Ｏ２　　（リモート側入力
から本体側出力まで） Ｉ１　　→Ｓ２　　→ＲＲ２→ＲＯ２（本体側入力から
リモート側出力まで） 本発明では、 ＲＩ１→ＲＳ２→Ｒ３　　→Ｏ３　　（リモート側入力
から本体側出力まで） Ｉ１　　→Ｓ１　　→ＲＲ１→ＲＯ１（本体側入力から
リモート側出力まで） となり、両者とも１サイクル程度かかり、差異のないこ
とがわかる。

【００３５】実施例３． また、上記第二の実施例において、割込みタイミング設
定レジスタ１１０に、数値制御装置本体とリモート制御
装置とにおける工作機械のインターフェイス部５への入
出力処理が同期して行われるよう予め定めた所定の値、
即ちリモート制御装置側の受信処理ＲＲ１〜数値制御装
置本体側の出力処理Ｏ２までの時間（基準カウンタプリ
セット用レジスタ１０６に”００００”が設定されてい
る場合）、またはその時間に相当する時間（基準カウン
タプリセット用レジスタ１０６に”００００”以外の値
、例えば”０１００”が設定されている場合、リモート
制御装置側の受信処理ＲＲ１〜数値制御装置本体側の出
力処理Ｏ２までの時間に”０１００”を加算した時間）
をＣＰＵ１０５にて予め設定しておくものについて説明
した。ところが、リモート制御装置側の受信処理ＲＲ１
〜数値制御装置本体側の出力処理Ｏ２までの時間は、種
々の要因、例えば工作機械のインターフェイス部５の入
出力特性等により変動する。このため、割込みタイミン
グ設定レジスタ１１０に予め設定する値は、リモート制
御装置側の受信処理ＲＲ１〜数値制御装置本体側の出力
処理Ｏ２までの時間を実測し、この実測時間を考慮した
時間を設定することが好ましい。

【００３６】図９及び図１０は、このリモート制御装置
側の受信処理ＲＲ１〜数値制御装置本体側の出力処理Ｏ
２までの時間を実測し、この実測時間を考慮した時間を
、割込みタイミング設定レジスタ１１０に設定する場合
の実施例を示す。即ち、図９は数値制御装置本体側の機
械入出力部が不足した場合に付加されるリモート制御装
置と数値制御装置本体間をシリアル伝送線ラインにより
結合し、両者間でデータ伝送を行う数値制御装置の概略
構成図、図１０はその要部詳細回路を示し、図において
、１Ｂ，１Ｃは数値制御装置本体側のＨＤＬＣフレーム
またはこれに準拠するフレームの送信部及び受信部、１
ＡＡ，１ＡＢは本体側機械出力部及び本体側機械入力部
、１００Ａ，１００Ｂはリモート制御装置側のＨＤＬＣ
フレームまたはこれに準拠するフレームの受信部及び送
信部で、図１におけるレシーバ１０１、受信シフトレジ
スタ１０２、フラグ検出回路１１６、ＦＣＳ計算・比較
回路１１７、シリアル／パラレル変換回路１１８、受信
ＲＡＭ１０３、送信ＲＡＭ１１９及び受信アドレス設定
レジスタ１０４が相当する。１２０は基準カウンタ１０
８の内容を、数値制御装置本体から出力されたＨＤＬＣ
フレームの受信開始信号が入力されたときラッチする第
一のラッチ回路、１２１は基準カウンタ１０８の内容を
、数値制御装置本体からの機械出力信号が入力されたと
きラッチする第二のラッチ回路、１２２は数値制御装置
本体からの機械出力信号を入力し、この信号が入力され
たとき、第二のラッチ回路１２１に対してセンサーラッ
チ信号を出力するセンサー入力部、１２３は機械出力信
号線、１２４は受信開始信号、１２５はセンサーラッチ
信号、１２６は割込み信号、２ＡＡ，２ＡＢはリモート
側機械出力部及びリモート側機械入力部である。なお、
他の構成については第二の実施例のものと同様であるの
で、説明を省略する。

【００３７】次にこの第三の実施例の動作を説明する。 即ち、数値制御装置本体の送信部１Ｂから送信されたデ
ータは、伝送ライン４を通り、リモート制御装置の受信
部１００Ａで受信される。受信されたデータフォーマッ
ト中のアドレス部が、ＣＰＵ１０７にて受信アドレス設
定レジスタ１０４に予め設定されたアドレスと一致する
と、フラグ検出回路１１６より受信開始信号１２４が出
力される。この受信開始信号１２４は、発振回路１０９
に基づいて定常的にカウントを行っている基準カウンタ
１０８に入力され、第一のラッチ回路１２０が、このと
きの基準カウンタ１０８の内容をラッチする。次に数値
制御装置本体が機械出力処理を開始すると、機械出力部
１ＡＡより機械出力信号線１２３に信号出力される。こ
の信号をリモート制御装置内にあるセンサー入力部１２
２に入力し、入力に対応して出力されたセンサーラッチ
信号１２５により、上記と同様に基準カウンタ１０８の
内容を、第二のラッチ回路１２１がラッチする。 リモート制御装置のＣＰＵ１０５は、この第一のラッチ
回路１２０と第二のラッチ回路１２１との内容を比較し
、その差分に基づいて、リモート制御装置のリモート機
械出力部２ＡＡに出力処理するタイミングを、割り込み
タイミング設定レジスタ１１０に設定する。具体的には
、基準カウンタプリセット用レジスタ１０６に”０００
０”が設定される場合には、リモート制御装置側の受信
処理ＲＲ１〜数値制御装置本体側の出力処理Ｏ２までの
時間を設定し、また基準カウンタプリセット用レジスタ
１０６に”００００”以外の値、例えば”０１００”が
設定される場合には、リモート制御装置側の受信処理Ｒ
Ｒ１〜数値制御装置本体側の出力処理Ｏ２までの時間に
”０１００”を加算した時間を設定する。なお、これ以
後の動作については、第二の実施例と同様であるので、
説明を省略する。

【００３８】また、この第三の実施例では、リモート制
御装置に特別にセンサー入力部１２２を設ける例を示し
たが、リモート機械入出力部２Ａを利用してもよい。ま
た、この第三の実施例では、機械出力処理のタイミング
を、数値制御装置本体とリモート制御装置で合わせる場
合について示したが、機械入力処理についても、数値制
御装置本体側の機械出力処理と機械入力処理の処理タイ
ミングの時間差が予め分かれば、機械入力処理も数値制
御装置本体とリモート制御装置で合わせることが可能で
ある。

【００３９】なおまた、上記各実施例において、スレー
ブ局が自局アドレス検出時に自局内の基準カウンタ１０
８をプリセットする構成としたが、一度プリセットした
後所定時間（例えば伝送周期時間）経過しなければ再度
プリセットしない構成とすることが好ましい。このよう
に構成すれば、伝送ラインにノイズが入って誤ったアド
レスが送信されたり、コンパレータ１０７が誤動作して
誤って自局アドレスと認識した場合等にあっても、本通
信システムは正常に動作し、信頼性が更に向上する。又
上記各実施例においては、数値制御装置に採用した場合
について説明したが、同期制御を必要とする他の制御装
置の通信システムにも本発明が適用できることは言うま
でもない。

【００４０】

【発明の効果】以上の様に本発明によれば、マスター局
と、このマスター局とシリアル伝送ラインで接続される
スレーブ局とを備え、上記スレーブ局として、マスター
局より送信される送信フレーム中に含まれるアドレス情
報が自分自身のアドレスと一致したときデータを取込む
と共に、マスター局との間、または所定のスレーブ局と
の間の被制御体に対する制御タイミングが一致するよう
、自分自身の基準タイミングをプリセットするように構
成したので、特別なクロック信号伝送線を使用せずにマ
スター局とスレーブ局間、またはスレーブ局間同士の同
期が図れ、データ伝送の高速化を図ることができる。 また本発明によれば、基準タイミングをプリセット後、
所定時間経過しなければ基準タイミングを再度プリセッ
トしないように構成したので、伝送ラインにノイズが入
って誤ったアドレスが送信されたり、コンパレータが誤
動作して誤って自局アドレスと認識した場合等にあって
も、本通信システムは正常に動作し、信頼性が更に向上
する。また本発明によれば、送信フレームとして、その
フレーム中に含まれる開始フラグ及び終了フラグを各々
複数個有するものとしたので、耐伝送ラインノイズ性が
高まり、伝送ラインノイズ等によって数個のフラグを検
出出来なかったとしても、開始フラグと終了フラグを確
実に検出できるようになり、フレームの受信開始が出来
ない、受信終了が出来ないといった不都合を解消できる
ようになる。更にまた本発明によれば、マスター局とリ
アル伝送ラインで接続されるスレーブ局に、基準カウン
タと制御タイミング設定用レジスタとを設け、このスレ
ーブ局として、マスター局より送信される送信フレーム
中に含まれるアドレス情報が自分自身のアドレスと一致
したときデータを取込むと共に、マスター局との間のひ
制御体に対する制御タイミングが一致するよう上記基準
カウンタをプリセットし、基準カウンタの内容と制御タ
イミング設定用レジスタの内容とが一致したとき、マス
ター局の被制御体に対する制御タイミングと一致する制
御信号を出力し、かつマスター局とスレーブ局との間の
実際の制御タイミングデータを収集するとともに、この
実際の制御タイミングデータに基づいて、上記制御タイ
ミング設定用レジスタに所定の値を設定するように構成
したので、数値制御装置本体の送信タイミングや機械入
出力のタイミングが変化しても、制御タイミング設定用
レジスタに、マスター局との間の制御タイミングを一致
させるのに必要なデータを自動的かつ確実に設定できる
ようになる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るスレーブ局の構成図で
ある。

【図２】本発明の一実施例に係る通信システムが採用さ
れる数値制御装置のシステム構成を示す図である。

【図３】本発明の一実施例に係るスレーブ局が４局ある
場合のマスター局側の送信開始信号発生回路を示す図で
ある。

【図４】本発明の一実施例に係るマスター局側の送信回
路を示す図である。

【図５】本発明の一実施例に係るマスター局とスレーブ
局間の詳細なデータ送信タイミングを示す図である。

【図６】本発明の一実施例に係る通信システムの全体の
動作を示すタイミング図である。

【図７】本発明の一実施例に係るシリアル伝送フレーム
構成及び伝送ラインのデータの流れを示す図である。

【図８】本発明の他の実施例に係る処理タイミングを示
す図である。

【図９】本発明の更に他の実施例に係る通信システムが
採用される数値制御装置のシステム構成を示す図である
。

【図１０】本発明の更に他の実施例に係る要部詳細回路
を示す図である。

【図１１】従来例に係るシリアルリアルタイム通信シス
テムに基づくトポロジーを示す図である。

【図１２】従来例に係るＳＥＲＣＯＳの１回のシリアル
伝送に使用されるデータのフレーム構成を示す図である
。

【図１３】従来例に係るＳＥＲＣＯＳのシリアル伝送ラ
インの時間的配置図である。

【図１４】従来例に係るＳＥＲＣＯＳのシリアル伝送デ
ータのコード化の例を示す図である。

【図１５】従来例に係るＳＥＲＣＯＳのシリアル伝送ラ
インに使用される光ファイバー伝送路を示すイメージ図
である。

【図１６】従来例に係るＳＥＲＣＯＳの伝送ラインの接
続概略図である。

【図１７】他の従来例に係る通信システムが採用される
数値制御装置のシステム構成を示す図である。

【図１８】従来の欠点を説明するための伝送ラインのデ
ータの流れを示す図である。

【図１９】伝送ラインに影響を及ぼす電源ノイズの特性
を示す図である。

【符号の説明】

１　　マスター局 ２　　スレーブ局 ４　　シリアルデータ伝送ライン １１　　ＮＣ内部基準カウンタ １２Ａ　　送信タイミング設定レジスタ１２Ｂ　　送信
タイミング設定レジスタ１２Ｃ　　送信タイミング設定
レジスタ１２Ｄ　　送信タイミング設定レジスタ１３　
　ＣＰＵ １４Ａ　　コンパレータ １４Ｂ　　コンパレータ １４Ｃ　　コンパレータ １４Ｄ　　コンパレータ １０５　　ＣＰＵ １０６　　基準カウンタプリセット用レジスタ１０７　
　コンパレータ １０８　　基準カウンタ １１０　　割込みタイミング設定レジスタ１１１　　コ
ンパレータ １２０　　第一のラッチ回路 １２１　　第二のラッチ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　マスター局と、このマスター局とシリ
   アル伝送ラインで接続されるスレーブ局とを備え、上記
   スレーブ局は、マスター局より送信される送信フレーム
   中に含まれるアドレス情報が自分自身のアドレスと一致
   したときデータを取込むと共に、マスター局との間、ま
   たは所定のスレーブ局との間の被制御体に対する制御タ
   イミングが一致するよう、自分自身の基準タイミングを
   プリセットすることを特徴とする通信システム。
2. 【請求項２】　　基準タイミングをプリセット後、所定
   時間経過しなければ基準タイミングを再度プリセットし
   ないことを特徴とする請求項１に記載の通信システム。
3. 【請求項３】　　マスター局とスレーブ局との間でシリ
   アル伝送を行うための送信フレームとして、そのフレー
   ム中に含まれる開始フラグ及び終了フラグを各々複数個
   有するものとしたことを特徴とする通信システム。
4. 【請求項４】　　マスター局とシリアル伝送ラインで接
   続されるスレーブ局に、基準カウンタと制御タイミング
   設定用レジスタとを設け、このスレーブ局として、マス
   ター局より送信される送信フレーム中に含まれるアドレ
   ス情報が自分自身のアドレスと一致したときデータを取
   込むと共に、マスター局との間の被制御体に対する制御
   タイミングが一致するよう上記基準カウンタをプリセッ
   トし、基準カウンタの内容と制御タイミング設定用レジ
   スタの内容とが一致したとき、マスター局の被制御体に
   対する制御タイミングと一致する制御信号を出力し、か
   つマスター局とスレーブ局との間の実際の制御タイミン
   グデータを収集するとともに、この実際の制御タイミン
   グデータに基づいて、上記制御タイミング設定用レジス
   タに所定の値を設定するものとしたことを特徴とする通
   信システム。