CN112910593A - 一种应用于伺服电机驱动器的同步控制系统及方法 - Google Patents

Abstract

本发明公开了一种应用于伺服电机驱动器的同步控制系统及方法，包括主站，所述主站分别与多个伺服电机驱动器连接，每个伺服电机驱动器包括EtherCAT从站芯片、DSP处理器芯片及FPGA芯片，所述EtherCAT从站芯片通过网线与主站通信，所述DSP处理器芯片与EtherCAT从站芯片通信连接，接收主站对从站发出的控制信号，并回传信息，保证各个从站相对于主站的指令执行延迟是固定；所述FPGA芯片接收DSP处理器芯片的控制信号，向驱动板输出SVPWM控制信号进一步驱动伺服电机。本发明可以对工件加工或者产品流水线的精密实时控制。

Description

一种应用于伺服电机驱动器的同步控制系统及方法

技术领域

本发明涉及工业控制领域，具体涉及一种应用于伺服电机驱动器的同步控制系统及方法。

背景技术

伺服电机驱动器是使伺服电机的转子位置、转速、转矩等输出，能够跟随输入量(或给定值)的变化而变化的控制系统。

在由伺服电机驱动器以及工业主机构成的网络中，目前急需解决的问题是：控制所有伺服电机驱动的控制量输出是同步的，以达到对工件加工或者产品流水线的精密实时控制。

发明内容

为了克服现有技术存在的缺点与不足，本发明提供一种应用于伺服电机驱动器的同步控制系统及方法，所述同步是指各个伺服电机的控制量输出没有延迟，也就是各个从站相对于主站发出控制信号的延迟是固定且相同的。

本发明采用如下技术方案：

一种应用于伺服电机驱动器的同步控制系统，包括主站，所述主站分别与多个伺服电机驱动器连接，每个伺服电机驱动器包括EtherCAT从站芯片、DSP处理器芯片及FPGA芯片，所述EtherCAT从站芯片通过网线与主站通信，所述DSP处理器芯片与EtherCAT从站芯片通信连接，接收主站对从站发出的控制信号，并回传信息，保证各个从站相对于主站的指令执行延迟是固定；

所述FPGA芯片接收DSP处理器芯片的控制信号，向驱动板输出SVPWM控制信号进一步驱动伺服电机。

进一步，所述DSP处理器芯片采用TMS320F28335。

进一步，所述FPGA芯片采用CYCLONE4-EP4CE15。

进一步，所述FPGA芯片包括同步脉冲处理单元，所述同步脉冲处理单元包括：

同步脉冲接收器，用于接收同步脉冲和控制指令；

脉冲检测器，将同步脉冲转换为时序控制器可检测的同步电平信号；

指令缓存器，用于存储控制指令；

FPGA执行检测器，用于检测FPGA芯片目前内部工作状况，所述工作状况包括周期空闲时间、执行指令阶段及输出控制量阶段；

时序控制器，根据脉冲检测器的电平信号、指令缓冲器的缓存指令及工作状况，发出FPGA芯片执行的同步脉冲和缓存后的控制指令。

进一步，所述DSP处理器芯片与FPGA芯片之间是采用外部接口通信方法。

进一步，DSP处理器芯片使用数据地址线与EtherCAT从站芯片连接，获取主站发来的信息，并向FPGA芯片发出控制信号，所述控制信号包括同步脉冲信号及控制指令。

进一步，控制指令和同步脉冲采用间隔输出。

基于上述同步控制系统的控制方法，包括如下步骤：

在一个通信周期内：

主站通过EtherCAT从站芯片向DSP处理器芯片发送同步脉冲及控制指令；

DSP处理器芯片在T1时间后，向FPGA芯片发出同步脉冲及转矩控制指令信号，T1时间保证所有DSP处理器芯片能够处理完毕；

FPGA芯片接收DSP处理器芯片的同步脉冲，在T2时间内，FPGA芯片根据DSP处理器芯片的指令，计算完成相应控制量，在T2时间后输出。

进一步，当FPGA芯片处于周期空闲阶段时，同步处理单元将接收到的同步脉冲和控制指令直接输出；

当FPGA芯片处于执行指令阶段或输出控制量阶段时，同步脉冲处理单元进入如下处理过程：

同步脉冲接收器接收到指令，并发送给脉冲检测器和指令缓存器；

脉冲检测器将同步脉冲转换为电平信号。指令缓存器将指令储存，以防指令丢失；

时序控制器先检测FPGA芯片执行检测器的输出，若系统处于空闲状态，则进入下一步，否则，继续检测其是否为空闲状态；

时序控制器输出新的同步脉冲和经过缓存的控制指令到下一级系统，并触发下一次的执行指令阶段和输出控制量阶段；

时序控制器给脉冲检测器发出信号，清除同步电平信号。

所述T1和T2为用户根据从站中各部分的处理信号时间，统一设定的一个时间阈值，也就是说，各个从站DSP处理器芯片的处理信号时间均为T1，各个从站的FPGA芯片的处理信号时间均为T2。

本发明的有益效果：

本发明通过合理设定时间阈值T1及T2，为主站和从站设备留有足够的指令执行裕度，并配合FPGA中所设计的同步信号处理系统，使得在同一个EtherCAT网络中，所有的工业伺服输出能够精确同步，从而提高工业数控机床中工件的生产精度和效率。

附图说明

图1是本发明的结构示意图；

图2是本发明同步脉冲单元的结构示意图；

图3是同步脉冲单元的时序示意图；

图4是本发明同步脉冲单元的流程图；

图5是本发明DSP芯片、FPGA芯片及ET1100的外部通信连接图；

图6是本发明的时序示意图。

具体实施方式

下面结合实施例及附图，对本发明作进一步地详细说明，但本发明的实施方式不限于此。

实施例

如图1所示，一种应用于伺服电机驱动器的同步控制系统，包括：

主站，主要包括工业PC机，通过网线分别与多个伺服电机驱动器连接。

多个伺服电机驱动器结构相同，每个伺服电机驱动器均采用ET1100+DSP+FPGA架构。

其中DSP处理器芯片，采用德州仪器公司TMS320F28335；负责伺服电机驱动器的主要控制流程，负责伺服电机的转子位置控制，转子速度控制，以及其他的外围功能，如：伺服电机驱动器面板显示等。

FPGA芯片采用CYCLONE4-EP4CE15型号，负责伺服电机驱动器转矩控制。其电压矢量的输出方式为SVPWM输出方式。

ET1100为德国倍福公司的EtherCAT从站芯片，负责与主站的通信，向DSP处理器芯片传达由主站发起的指令，可理解为DSP处理器芯片与主站的沟通桥梁。

具体连接方式为：

ET1100芯片通过网线与主站通信，DSP处理器芯片与ET1100芯片进行通信，负责处理主站经过ET1100对从站即多个伺服电机驱动器发起的控制信号，所述控制信号包括同步脉冲信号及控制指令，并回传所需信息，以保证各个从站相对于主站的指令执行延迟是固定的。DSP处理器芯片还与FPGA芯片进行通信，对FPGA芯片进行控制指令给定，并对FPGA芯片进行同步，保证FPGA的控制指令执行延迟是固定的。

如图5所示，为了实现控制同步方法，尽量缩减接收到同步脉冲给出控制量的延迟，在本发明DSP处理器芯片和FPGA芯片之间采用外部接口通信方法，其中包括16条数据线、16条地址线、片选信号线及读写总线2条。DSP处理器芯片的外部接口地址有几种，德州仪器公司结合数字将其命名为：外部接口0，外部接口6，外部接口7。这些不同外部接口具有相同的地址线以及数据线，区别不同的外部接口的方法是：针对不同的外部接口所连接的设备，芯片采用不同的片选引脚。

CS0，CS6这两个片选引脚在同一时刻只有一个会拉低，拉低后，该片选引脚所连接的设备根据地址线和数据线接收相应的控制指令。DSP处理器芯片使用数据地址线从ET1100芯片获取主站传递来的信息，并向FPGA芯片发出控制指令。控制指令和同步信号采用间隔输出的方法。

另外，由于由于FPGA芯片与DSP处理器芯片和ET1100采用不同的时钟系统，因此，FPGA接收到由DSP发出的同步信号的时间可能处于FPGA执行状态的各个阶段。在本发明中设计的伺服系统中FPGA的执行有如下阶段：

1、接收指令阶段，DSP向FPGA发出同步脉冲信号，并主动发出控制指令。

2、执行指令阶段，FPGA定期根据自己内部的时钟周期进行控制量的计算。

3、输出控制量阶段，FPGA根据执行指令阶段控制量的计算结果，输出相应的PWM波形。

在上述设计的三个阶段中，执行指令阶段和控制量输出阶段是在FPGA芯片中定期执行的，而接收指令阶段的发生则由DSP处理器芯片决定。由于FPGA芯片与DSP处理器芯片的时钟频率并不绝对相等，且系统的供电顺序有先后之分。因此，FPGA芯片接收到DSP处理器芯片的指令与同步信号可能存在于各个阶段中。

FPGA芯片接收DSP处理器芯片的同步脉冲信号，存在如下情况：

(a)同步脉冲和指令在FPGA控制周期前一刻的周期空闲时间发出，此时，系统控制延迟最少，是理想状态。

(b)同步脉冲和指令在FPGA执行指令时发出，发出的指令和正在执行的指令会产生冲突。

(c)同步脉冲和指令在FPGA芯片输出控制量阶段，发出的指令会被忽略。

以上三种情况中，(b)和(c)会导致控制异常，需要规避，因此在FPGA芯片中加入同步脉冲处理单元。

如图2所示，所述同步脉冲处理单元包括：

同步脉冲接收器：用于接收同步脉冲和控制指令，并发送至脉冲检测器和指令缓存器，属于中间过渡环节。

脉冲检测器：将脉冲转换为时序控制器可检测的同步电平信号。

指令缓存器：用于存储接收到的控制指令。

FPGA执行检测器：用于检测FPGA芯片目前内部工作情况。

时序控制器：根据脉冲检测器的电平信号、指令缓存器的缓存指令以及FP GA的执行检测器，发出新的同步脉冲和缓存后的指令。

如图3及图4所示，该同步脉冲处理单元执行时序如下：

(a)在FPGA芯片的周期空闲状态下执行时，该同步脉冲处理单元检测根据FPGA执行检测器检测到目前FPGA芯片处于空闲状态，直接将接收到的同步脉冲和控制指令发送发出。

(b)当处于执行指令阶段和输出控制量阶段接收到同步脉冲和指令时，该处理系统进入如下处理过程：

(b-1)同步脉冲接收器接收到指令，并发送给脉冲检测器和指令缓存器。

(b-2)脉冲检测器将同步脉冲转换为同步电平信号。指令缓存器将指令储存，以防指令丢失。

(b-3)时序控制器先检测FPGA芯片执行检测器的输出，若系统处于空闲状态，则进入下一步，否则，继续检测其是否为空闲状态。

(b-4)时序控制器检测是否有同步电平信号，如果有，则时序控制器输出新的同步脉冲和经过缓存的控制指令到下一级系统，并触发下一次的执行指令阶段和输出控制量阶段。否则，继续等待同步电平信号的产生。

(b-5)时序控制器给脉冲检测器发出信号，清除同步电平信号。

上述系统可以使接收指令和脉冲的时刻到执行指令阶段的时间尽量短。另外，规避了在执行指令阶段和输出控制量阶段，接收到同步脉冲和指令，导致指令冲突的风险。

如图6所示，一种应用于伺服电机驱动器的同步控制方法，包括：

S1主站通过ET1100向DSP处理器芯片发起一个同步脉冲信号及控制指令；

S2 DSP芯片获取主站的控制指令，接收主站指令的时刻不能确定，接收时间会受到从站连接数量以及主站程序的复杂程度影响；

DSP根据主站的指令进行信息处理，信息处理的时间根据复杂程度而定，本发明将所有从站中DSP处理器芯片接收到同步信号直至DSP向FPGA发出同步信号的时间设为T1；

S3在T1阈值时间截止，DSP处理器芯片将处理得到信息向FPGA芯片发出同步脉冲及转矩控制指令；

S4同步脉冲处理单元判断FPGA芯片处于何种工作阶段，进行相应处理后确认FPGA芯片接收脉冲信号和控制指令，在T2阈值时间内处理，在T2时间阈值截止时，输出控制量。

上述时序中，DSP芯片接收到ET1100的同步脉冲之后，由于DSP处理信息的时间是不确定的，因此将在固定时间T1之后，向FPGA发出同步脉冲。在该固定时间T1段内，保证DSP能够获取主站指令并完成信息处理。FPGA接收到由DSP发出的同步脉冲之后，在固定时间T2之后，FPGA发出控制量。在固定时间T2段内，FPGA根据DSP的指令，计算完成相应的控制量，并在T2时间段后发出控制量。

采用本发明控制方法控制的由伺服电机驱动器以及工业主机构成的网络中，所有伺服电机驱动的控制量输出是同步的，即各个伺服电机驱动器控制量的输出没有相对的延迟，也就是各个从站相对于主站发出控制信号的延迟是固定的，以达到对工件加工或者产品流水线的精密实时控制。

上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受所述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (10)

1.一种应用于伺服电机驱动器的同步控制系统，其特征在于，包括主站，所述主站分别与多个伺服电机驱动器连接，每个伺服电机驱动器包括EtherCAT从站芯片、DSP处理器芯片及FPGA芯片，所述EtherCAT从站芯片通过网线与主站通信，所述DSP处理器芯片与EtherCAT从站芯片通信连接，接收主站对从站发出的控制信号，并回传信息，保证各个从站相对于主站的指令执行延迟是固定；

所述FPGA芯片接收DSP处理器芯片的控制信号，向驱动板输出SVPWM控制信号进一步驱动伺服电机。

2.根据权利要求1所述的同步控制系统，其特征在于，所述DSP处理器芯片采用TMS320F28335。

3.根据权利要求1所述的同步控制系统，其特征在于，所述FPGA芯片采用CYCLONE4-EP4CE15。

4.根据权利要求1所述的同步控制系统，其特征在于，所述FPGA芯片包括同步脉冲处理单元，所述同步脉冲处理单元包括：

同步脉冲接收器，用于接收同步脉冲和控制指令；

脉冲检测器，将同步脉冲转换为时序控制器可检测的同步电平信号；

指令缓存器，用于存储控制指令；

FPGA执行检测器，用于检测FPGA芯片目前内部工作状况，所述工作状况包括周期空闲时间、执行指令阶段及输出控制量阶段；

时序控制器，根据脉冲检测器的电平信号、指令缓冲器的缓存指令及工作状况，发出FPGA芯片执行的同步脉冲和缓存后的控制指令。

5.根据权利要求1所述的同步控制系统，其特征在于，所述DSP处理器芯片与FPGA芯片之间是采用外部接口通信方法。

6.根据权利要求5所述的同步控制系统，其特征在于，DSP处理器芯片使用数据地址线与EtherCAT从站芯片连接，获取主站发来的信息，并向FPGA芯片发出控制信号，所述控制信号包括同步脉冲信号及控制指令。

7.根据权利要求6所述的同步控制系统，其特征在于，控制指令和同步脉冲采用间隔输出。

8.一种基于权利要求1-7任一项所述同步控制系统的方法，其特征在于，包括步骤：

在一个通信周期内：

主站通过EtherCAT从站芯片向DSP处理器芯片发送同步脉冲及控制指令；

DSP处理器芯片在T1时间后，向FPGA芯片发出同步脉冲及转矩控制指令信号，T1时间保证所有DSP芯片能够处理完毕；

FPGA芯片接收DSP处理器芯片的同步脉冲，在T2时间内，FPGA芯片根据DSP处理器芯片的指令，计算完成相应控制量，在T2时间后输出。

9.根据权利要求8所述的方法，其特征在于，

当FPGA芯片处于周期空闲阶段时，同步处理单元将接收到的同步脉冲和控制指令直接输出；

当FPGA芯片处于执行指令阶段或输出控制量阶段时，同步脉冲处理单元进入如下处理过程：

同步脉冲接收器接收到指令，并发送给脉冲检测器和指令缓存器；

脉冲检测器将同步脉冲转换为电平信号，指令缓存器将指令储存，以防指令丢失；

时序控制器先检测FPGA芯片执行检测器的输出，若系统处于空闲状态，则进入下一步，否则，继续检测其是否为空闲状态；

时序控制器输出新的同步脉冲和经过缓存的控制指令到下一级系统，并触发下一次的执行指令阶段和输出控制量阶段；

时序控制器给脉冲检测器发出信号，清除同步电平信号。

10.根据权利要求8所述的方法，其特征在于，T1和T2小于通信控制周期。

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