CN202094830U - 多轴同步伺服驱动系统 - Google Patents

Abstract

本实用新型涉及一种多轴同步伺服驱动系统，属于控制系统技术领域。该系统包括上位控制器、二个以上伺服驱动器和伺服电机，伺服驱动器内含电流环、速度环、位置环控制环路单元；伺服驱动器的输入端连接上位控制器，其输出端连接伺服电机；选定任一伺服驱动器作为定时向同步通讯总线发送同步信号的主伺服驱动器，其余作为从伺服驱动器，在伺服驱动器之间连接同步通讯总线并设置用于发出同步信号、根据同步信号产生中断并修改电流环控制周期长度设定值和将电流环控制周期执行次数值赋零的同步中断处理模块。该系统可以使各伺服驱动器的控制环控制周期长度之间的误差在同步中断间隔内得以大大缩小，从而大大增强系统的同步性，并保证系统加工的精度。

Description

多轴同步伺服驱动系统

技术领域

本实用新型涉及一种伺服驱动系统，属于控制系统技术领域。 

背景技术

伺服驱动系统是一个数字化离散闭环控制驱动系统，其基本组成是上位控制器、伺服驱动器和伺服电机。现有伺服驱动器的基本构成如图1所示，包括FPGA(Field-Programmable Gate Array，现场可编程门阵列)单元，DSP(数字信号处理器Digital Signal Processing，简称DSP))单元，电流环、速度环和位置环控制环路单元和辅助电路，DSP内含PWM(Pulse Width Modulation，脉冲宽度调制)定时器，PWM定时器内含三个基本单元-周期寄存器、比较寄存器、计数寄存器，其中周期寄存器、比较寄存器是带影子寄存器的。具体使用中，伺服驱动器需要间隔一段时间采集上位控制指令，同时采集伺服电机的传感器反馈的即时电流、即时速度、即时位置等状态信息，采用既定的控制算法，对伺服驱动器的电流环、速度环、位置环进行闭环调节控制，这个调节控制的间隔时间就是控制周期。电流环控制周期一般根据功率模块的开关频率和DSP主频等参数确定；而速度环、位置环的控制周期相同，一般是电流环控制周期的整数倍，即执行整数倍的电流环控制周期(执行的电流环控制周期个数也叫电流环执行次数值)后执行一次速度环、位置环控制周期。 

现有多轴伺服驱动系统含有多个轴伺服驱动器，一般认为多轴伺服驱动系统共同接收上位控制器的指令就可以实现多轴伺服驱动器之间的同步，但实际执行时每个轴伺服驱动器却存在不同步。造成不同步的因素有：一、每个轴伺服驱动器上电并使能起始时间点是随机的，因此各轴伺服驱动器控制环的控制周期存在起始误差；二、每个轴伺服驱动器的时钟基础易受晶振精度、环境温度等影响，即使采用很高精度的时钟晶体，各轴伺服驱动器控制环的控制周期的实际长度并不完全一致，即各轴伺服驱动器控制环的控制周期长度的存在误差。经示波器观测(如图2所示)，各轴伺服驱动器控制环的控制周期因误差形成的相对滑动，控制周期起始点呈现从低到高再从高到低的重复过程；从图2中可以分析出，各轴伺服驱动器控制环的控制周期之间的最大误差达到半个控制周期。 

上述多轴伺服驱动系统存在的误差将一定程度地影响到多轴伺服驱动系统进行加工时的精度。 

经检索发现公开号CN101038491A的中国专利公开了一种《与高速串行通讯配合的自我同步的交流伺服系统》，该系统存在的问题是：1)该系统基于高速串行通讯，脱离集中控制方式，因此无法提升现有主流的集中多轴系统性能；2)由于将并行多路脉冲指令变成了高速串行数据，对上级主机操作系统提出很高的要求，必须使用实时操作系统，否则不能保证发送串行数据的实时性；同时对下层各轴伺服驱动器也提出了很高的要求，每个轴伺服驱动器需要增加高速、高性能和高成本的器件，并且最终的执行效果仍低于传统的集中控制方式；3)该系统的主轴伺服驱动器发送的同步信号必须是高速持续的，其它从轴伺服驱动器每时每刻都依靠同步信号来执行每一步，一步错步步错，增加了该系统的使用风险。综合成本、可靠性、运行效果等多方面来分析，目前CN101038491A的中国专利系统相比集中控制方式而言性价比较低。 

实用新型内容

本实用新型要解决的技术问题是，提出一种能够有效减少各轴伺服驱动器控制环控制周期之间的误差，从而实现各轴伺服驱动器同步的多轴伺服驱动系统。 

本实用新型为解决上述技术问题提出的技术方案是：一种多轴伺服驱动系统，包括上位控制器、二个以上的伺服驱动器和伺服电机，所述伺服驱动器内含FPGA单元、DSP单元、电流环控制环路单元、速度环控制环路单元、位置环控制环路单元和辅助电路；所述伺服驱动器的输入端连接上位控制器，其输出端连接伺服电机；所述伺服驱动器含有同步中断处理模块且彼此连接有同步通讯总线；所述伺服驱动器之一是将其同步中断处理模块设置为定时向同步通讯总线发送同步信号的主伺服驱动器，其余伺服驱动器是将其同步中断处理模块设置为从同步通讯总线接收同步信号并根据同步信号产生中断、修改电流环控制周期长度设定值和将速度环内的电流环执行次数值清零的从伺服驱动器。 

本实用新型多轴伺服驱动系统的使用过程是：1)选定任一伺服驱动器作为，其余伺服驱动器作为从伺服驱动器，将主伺服驱动器的同步中断处理模块设置为定时向同步通讯总线发送同步信号，将从伺服驱动器的同步中断处理模块设置为从同步通讯总线接收送同步信号；2)上电初始化，各伺服驱动器按其原始电流环控制周期长度设定值产生电流环控制周期长度；3)主伺服驱动器按设定时间间隔发出同步信号到同步通讯总线，从伺服驱动器通过同步通讯总线接受同步信号并产生同步中断；4)在从伺服驱动器产生的第一次同步中断中，同步中断处理模块读取电流环计时长度值，将原始电流环控制周期长度设定值加上电流环计时长度值后形成的新电流环控制周期长度设定值设为中断后的第二个电流环控制周期长度设定值，并按新电流环控制周期长度设定值产生中断后的第二个电流环控制周期长度，同时，同步中断处理模块将速度环内的电流环执行次数值清零，将中 断后的第三个及以后的电流环控制周期长度设定值重新恢复为原始电流环控制周期长度设定值，并按原始电流环控制周期长度设定值产生中断后的第三个及以后的电流环控制周期长度；5)在从伺服驱动器产生的第二次同步中断及后续同步中断中，同步中断处理模块只将中断后的第二个电流环控制周期长度设定值修改为新电流环控制周期长度设定值，当电流环计时长度值≥1/2原始电流环控制周期长度设定值时，新电流环控制周期长度设定值＝2×上一次电流环控制周期长度设定值-电流环计时长度值，当电流环计时长度值＜1/2原始电流环控制周期长度设定值时，新电流环控制周期长度设定值＝上一次电流环控制周期长度设定值+电流环计时长度值，将中断后的第三个及以后的电流环控制周期长度设定值重新恢复为原始电流环控制周期长度设定值，并按原始电流环控制周期长度设定值产生中断后的第三个及以后的电流环控制周期长度；6)如果从伺服驱动器在设定时间间隔内未收到同步信号，则跳转至步骤3)重新开始同步调节，否则重复步骤5)。 

本实用新型的多轴伺服驱动系统的有益效果是：由于通过设定的主伺服驱动器发出同步信号并经同步通讯总线被其他从伺服驱动器接收，再通过设置的同步中断处理模块对从伺服驱动器的定时器的周期寄存器和比较寄存器内的电流环控制周期长度设定值和电流环执行次数值进行动态修改，从而可以使各伺服驱动器的各控制环的控制周期的起始点在产生同步中断后不断重新对齐；因此相比现有多轴伺服驱动系统的电流环控制周期长度设定值均是不变的固定值，本发明的系统和方法使各伺服驱动器的各控制环的控制周期之间的误差在同步中断间隔内得以大大缩小，而且即使出现偶尔的同步信号丢失对整个系统的影响细微，从而大大增强各伺服驱动器之间的同步性，进 而保证多轴伺服驱动系统进行加工时的精度。 

上述技术方案的完善是：所述电流环控制周期长度设定值储存于伺服驱动器的定时器的周期寄存器内，所述电流环执行次数计数值储存于伺服驱动器的随机存储器内。 

上述技术方案的进一步完善是：所述同步信号是指由主驱动器的FPGA单元按照设定参数定时发送的边沿触发信号。 

附图说明

下面结合附图对本实用新型的作进一步说明。 

图1是现有伺服驱动器的结构示意图。 

图2是现有多轴伺服驱动系统未进行同步处理时的控制环控制周期的波形分析图。 

图3是本发明实施例多轴伺服驱动系统的架构图。 

图4是本发明实施例多轴伺服驱动系统在第一次同步中断时的控制环控制周期的波形分析图。 

图5是本发明实施例多轴伺服驱动系统在第二次同步中断时的控制环控制周期的波形分析图。 

具体实施方式

实施例 

本实施例的多轴伺服驱动系统如图3所示，包括上位控制器100、三个伺服驱动器1-1、1-2、1-3和三个伺服电机5-1、5-2、5-3，本实施例为方便说明选定三个伺服驱动器。伺服驱动器一般内含FPGA单元、DSP单元、电流环控制环路单元、速度环控制环路单元、位置环控制环路单元和辅助电路；伺服驱动器的输入端连接上位控制器，其输出端连接伺服电机。以上均是现有技术，其他现有技术在此不再赘述。 

三个伺服驱动器1-1、1-2、1-3均含有同步中断处理模块4且三个伺服驱动器1-1、1-2、1-3彼此之间连接有同步通讯总线2，伺服驱动器之一1-1是将其同步中断处理模块4设置为定时向同步通讯总线2发送同步信号的主伺服驱动器，其余伺服驱动器1-2、1-3是将其同步中断处理模块4设置为从同步通讯总线2接收同步信号并根据同步信号产生中断、修改电流环控制周期长度设定值和将速度环内的电流环执行次数值清零的从伺服驱动器。 

同步信号是指由主驱动器1-1的FPGA单元按照设定参数定时发送的边沿触发信号。 

本实施例的多轴伺服驱动系统的使用过程见前述实用新型内容，在此不再赘述。 

如图4所示，在第一次同步中断时，在竖虚线A处(即第一个电流环控制周期处)，同步中断处理模块4对从伺服驱动器1-2、1-3的第二个电流环控制周期长度设定值进行修改并将速度环内的电流环执行次数值清零，此时可看出从伺服驱动器1-2、1-3的的第二个电流环控制周期长度发生了变化，在竖虚线B处(即第三个电流环控制周期开始处)，三个伺服驱动器1-1、1-2、1-3的电流环、速度环、位置环的控制周期起始点已经基本对齐。 

如图5所示，在第二次同步中断时，在竖虚线A1处(即第一个电流环控制周期处)同步中断处理模块4只对从伺服驱动器1-2、1-3的第二个电流环控制周期长度设定值进行修改，在竖虚线B1处(即第三个电流环控制周期开始处)，三个伺服驱动器1-1、1-2、1-3的电流环、速度环、位置环的控制周期起始点已经基本对齐。 

分别对比图4和图2或图5和图2，采用本实施例的多轴伺服驱动系统及其同步控制方法可以实现各伺服驱动器的同步。 

另外以伺服驱动器动力输出的伺服电机采用2500线编码器为例，将本实施例的多轴伺服驱动系统与采用现有多轴伺服驱动系统的具体对比计算说明如下： 

2500线编码器的每圈脉冲数为10000，伺服驱动器的晶振频率＝40MHz，设定晶振精度是100ppm，设定同步中断时间间隔是100ms(微秒)，设定伺服驱动器的原有电流环控制周期是100us，速度环和位置环控制周期为电流环周期的10倍＝100us×10＝1000us，储存于从伺服驱动器的定时器的周期寄存器内的电流环控制周期值＝100us÷40MHz＝，则 

指令脉冲产生1500RPM转的脉冲频率为＝1500÷60×10000/s＝250kHz， 

每个指令脉冲平均周期为＝1s/250000＝1000000us/250000＝4us， 

在半个速度环或位置环控制周期(即500us)内最多将会产生125个脉冲误差(＝500us÷4us＝125)。 

采用本实施例的多轴伺服驱动系统后，各伺服驱动器之间控制环控制周期的误差最大只有10us(产生同步中断之后到下一次同步中断之前，各伺服驱动器的控制环控制周期仍然会相对滑动，按同步中断时间间隔100ms和晶振精度100ppm计算，100ms÷100ppm＝100ms÷10000＝0.001ms＝10us)，则最多只会产生2.5个脉冲误差(＝10us÷4us＝2.5)。这样相比现有125个脉冲误差，可以大大减小多轴加工时带来的插补误差。 

上述本实施例的多轴伺服驱动系统中还需要说明的是(包括现有技术)： 

1)同步中断设为最高优先级别，以便DSP的快速响应，可屏蔽中断，除复位和非屏蔽中断NMI外其它中断此时无法响应。 

2)现有技术中，周期寄存器中被赋值(即电流环控制周期长度设定值)以后一般是固定不变的，电流环控制周期长度设定值乘以时钟基础(时基)就是电流环控制周期。比较寄存器的计数值(即电流环比较值)在每个电流环控制周期根据输入和反馈量动态修改，电流环比较值决定了输出PWM波形的占空比。计数寄存器的计数值(电流环计时长度)在一个电流环控制周期内先是从零开始不断递增，当电流环计时长度等于电流环比较值时，PWM输出发生翻转，当电流环计时长度等于电流环控制周期长度设定值时，电流环计时长度开始递减，当电流环计时长度又等于电流环比较值时，PWM再次发生翻转，直至电流环计时长度等于0，即刻产生PWM定时器下溢中断；然后开始新一轮的计数递增和递减，周而复始。 

3)周期寄存器、比较寄存器是带影子寄存器的，对电流环控制周期长度设定值的修改实际是对影子寄存器重新赋值，对第二个电流环控制周期长度设定值的修改将在第三个电流环控制周期中产生效果。只要同步修改各伺服驱动器的电流环控制周期长度设定值和电流环比较值，就能保证PWM输出的占空比不变，对输出电流的控制不会造成影响。 

 4)每个伺服驱动器电流环控制周期之间的对齐实际是在第一次同步中断发生后开始的第三个电流环控制周期完成的(如图4和图5所示的竖虚线B和B1)，电流环控制周期长度设定值则要修改第二个电流环控制周期长度设定值)，速度、位置环的控制周期调节的策略是在第一次同步中断发生时，将已经进行的电流环执行次数值统一设置为0(清零)，即第一次同步中断，将会不同程度延长各伺服驱动器的速度、位置环的控制周期一次，目的是为了在第一次同步中断发生后，在主伺服驱动器1-1的第10个电流环控制周期后，调整各伺服驱动器的速度、位置环的控制周期的起始点彼此对齐(如图4和图5所示)。 

5)同步信号由主伺服驱动器1-1内的FPGA(现场可编程逻辑阵列)定时产生，然后经过隔离及电平转换后发送至同步通讯总线2。从伺服驱动器1-2、1-3从同步通讯总线2接收到同步信号，经电平转换及隔离后输入到从伺服驱动器内的FPGA，然后向从伺服驱动器1-2、1-3内的DSP产生同步中断，在上位控制器100采用脉冲方式对各伺服驱动器进行控制时，同步信号是独立存在的且与上位控制器100脉冲指令无关，上位控制器100无需任何改动，整个同步信号的产生到传输无需上位控制器100或伺服驱动器的DSP来干预。 

6)同步通讯总线2可使用RS485、CAN、100BASE-TX/RJ45等任何一种电气接口来实现。 

7)伺服驱动器内的DSP产生同步中断的响应误差(即各从伺服驱动器的各控制环的控制周期的起始点误差)最小可小于100ns(按一般同步通讯总线2线长10m，则10m÷300m/us≈33ns，考虑最多两个指令的执行时间误差50ns以及其他误差10ns，50ns+33ns+10ns＝93ns＜100ns)。 

本实用新型的不局限于上述各实施例，凡采用等同替换形成的技术方案，均落在本实用新型要求的保护范围。 

Claims (3)

1.一种多轴同步伺服驱动系统，包括上位控制器、二个以上的伺服驱动器和伺服电机，所述伺服驱动器内含FPGA单元、DSP单元、电流环控制环路单元、速度环控制环路单元、位置环控制环路单元和辅助电路；所述伺服驱动器的输入端连接上位控制器，其输出端连接伺服电机；其特征在于：所述伺服驱动器含有同步中断处理模块且彼此连接有同步通讯总线；所述伺服驱动器之一是将其同步中断处理模块设置为定时向同步通讯总线发送同步信号的主伺服驱动器，其余伺服驱动器是将其同步中断处理模块设置为从同步通讯总线接收同步信号并根据同步信号产生中断、修改电流环控制周期长度设定值和将速度环内的电流环执行次数值清零的从伺服驱动器。

2.根据权利要求1所述多轴同步伺服驱动系统，其特征在于：所述电流环控制周期长度设定值储存于伺服驱动器的定时器的周期寄存器内，所述电流环执行次数计数值储存于伺服驱动器的随机存储器内。

3.根据权利要求2所述多轴同步伺服驱动系统，其特征在于：所述同步信号是指由主驱动器的FPGA单元按照设定参数定时发送的边沿触发信号。 

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