CN112327707B - 伺服驱动器的时序控制方法、装置和系统 - Google Patents

Abstract

本发明公开了一种伺服驱动器的时序控制方法、装置和系统。其中，伺服驱动器为多核伺服驱动器，多核伺服驱动器包括三个处理器，第一处理器和第二处理器通过并行总线与第三处理器通信，该方法包括：当第一处理器的指令同步信号被控制器下发的控制指令拉高时，第三处理器控制三个处理器的信号的时序对齐，并将第一处理器的片选信号置为有效电平；第三处理器生成三角载波信号，并在三角载波信号的周期内进行负载第一运行参数的采集和负载控制参数的更新；当到达三角载波信号的上溢处时，第三处理器将第二处理器的片选信号置为有效电平。本发明解决了现有技术中多核伺服驱动器需要多路并行总线或使用串行通讯导致宽带不足的技术问题。

Description

伺服驱动器的时序控制方法、装置和系统

技术领域

本发明涉及自动化控制领域，具体而言，涉及一种伺服驱动器的时序控制方法、装置和系统。

背景技术

伺服驱动作为运行末端执行器，根据接收的指令对控制指令进行变换、补偿、功率放大，最终驱动执行器完成对应的机械运动，并达到指定的运动精度。

目前大多数伺服驱动器，使用一个微处理器或专用芯片构成单核架构，单个MCU处理器对于支持多种编码器的需求，需要增加多种外围电路，从而导致电路板面积增大，运放电路器件也会增加，从而导致成本上升。专用的ASIC处理浮点运算难度较大，实现复杂算法困难，占用资源较多，成本也比较高。随着技术的更迭逐渐有产品采用微处理+逻辑芯片(FPGA/CPLD)的方案，但高速、高精度同步控制系统，需要增加高速总线的功能，特别是针对EtherCAT通讯，其具备100M的带宽能力，但当使用三芯时，因为微处理器的并口资源被FPGA使用，EtherCAT从站的往往采用SPI(Serial Peripheral Interface)通讯。SPI的通讯带宽受限于MCU的处理能力，不仅数据搬运消耗运算资源，也无法完全达到100M带宽的能力，因此没有真正做到节省资源，以及多处理器的协同。

针对现有技术中多核伺服驱动器需要多路并行总线或使用串行通讯导致宽带不足的问题，目前尚未提出有效的解决方案。

发明内容

本发明实施例提供了一种伺服驱动器的时序控制方法、装置和系统，以至少解决现有技术中多核伺服驱动器需要多路并行总线或使用串行通讯导致宽带不足的技术问题。

根据本发明实施例的一个方面，提供了一种伺服驱动器的时序控制方法，所述伺服驱动器为多核伺服驱动器，所述多核伺服驱动器包括三个处理器，第一处理器和第二处理器通过并行总线与第三处理器通信，伺服驱动器的时序控制方法包括：当所述第一处理器的指令同步信号被控制器下发的控制指令拉高时，所述第三处理器控制所述三个处理器的信号的时序对齐，并将所述第一处理器的片选信号置为有效电平，其中，片选信号被置为有效电平的处理器具有所述并行总线的控制权限；所述第三处理器生成三角载波信号，并在所述三角载波信号的周期内进行负载第一运行参数的采集和所述负载控制参数的更新；当到达所述三角载波信号的上溢处时，所述第三处理器将所述第二处理器的片选信号置为有效电平。

进一步地，在当第一处理器的指令同步信号被控制器下发的控制指令拉高时，第三处理器控制所述三个处理器的信号的时序对齐，并将所述第一处理器的片选信号置为有效电平之后，所述第三处理器接收所述第一处理器通过所述并行总线发送的所述控制指令，其中，所述第一处理器在获得所述并行总线的控制权限后将所述控制指令发送至所述第三处理器。

进一步地，所述第三处理器生成三角载波信号，并在所述三角载波信号的周期内进行负载第一运行参数的采集和所述负载控制参数的更新，包括：所述第三处理器在所述三角载波信号的上溢处和/或下溢处采集所述负载的第一运行参数；以及所述第三处理器在所述三角载波信号的上溢处和/或下溢处更新所述负载的控制参数。

进一步地，所述第三处理器在所述三角载波信号的上溢处和/或下溢处更新所述负载的控制参数，包括：所述第三处理器在所述三角载波信号的上溢处和/或下溢处使用上一个控制参数更新值，对当前的控制参数更新；以及所述第三处理器在所述三角载波信号的上溢处和/或下溢处计算下一个控制参数更新值。

进一步地，在当所述指令同步信号置低时，所述第三处理器将所述第二处理器的片选信号置位有效电平之后，所述第三处理器接收所述负载的第二运行参数，其中，所述第二处理器在获得所述并行总线的控制权限后，将负载的第二运行参数进行解码后发送至所述第三处理器。

进一步地，所述负载为电机，所述控制指令包括目标位置信息，所述第一运行参数为运行电流，所述第二运行参数为所述电机编码器的实际位置信息，所述负载的控制参数为脉冲宽度调制信号，其中，所述第三处理器在所述三角载波信号的上溢处和/或下溢处计算下一个控制参数更新值，包括：所述第三处理器根据所述控制指令中的目标位置信息确定电流控制目标；根据所述电流控制目标和所述负载实际的运行电流确定下一个脉冲宽度调制信号。

根据本发明实施例的另一个方面，提供了一种伺服驱动器的时序控制系统，所述伺服驱动器为多核伺服驱动器，所述伺服驱动器的时序控制系统包括：第一处理器和第二处理器，所述第一处理器和所述第二处理器通过并行总线与第三处理器通信；所述第三处理器，用于当所述第一处理器的指令同步信号被控制器下发的控制指令拉高时，所述第三处理器控制所述第一处理器、所述第二处理器和所述第三处理器的信号的时序对齐，并将所述第一处理器的片选信号置为有效电平，其中，片选信号被置为有效电平的处理器具有所述并行总线的控制权限；所述第三处理器还用于生成三角载波信号，并在所述三角载波信号的周期内进行负载第一运行参数的采集和所述负载控制参数的更新；当到达所述三角载波信号的上溢处时，所述第三处理器将所述第二处理器的片选信号置为有效电平。

根据本发明实施例的另一个方面，提供了一种伺服驱动器的时序控制装置，所述伺服驱动器为多核伺服驱动器，所述多核伺服驱动器包括三个处理器，第一处理器和第二处理器通过并行总线与第三处理器通信，其中，所述伺服驱动器的时序控制装置包括：第一控制模块，用于当所述第一处理器的指令同步信号被控制器下发的控制指令拉高时，所述第三处理器控制所述三个处理器的信号的时序对齐，并将所述第一处理器的片选信号置为有效电平，其中，片选信号被置为有效电平的处理器具有所述并行总线的控制权限；生成模块，用于所述第三处理器生成三角载波信号，并在所述三角载波信号的周期内进行负载第一运行参数的采集和所述负载控制参数的更新；第二控制模块，用于当到达所述三角载波信号的上溢处时，所述第三处理器将所述第二处理器的片选信号置为有效电平。

根据本发明实施例的另一个方面，提供了一种存储介质，存储介质包括存储的程序，其中，在所述程序运行时控制所述存储介质所在设备执行上述的伺服驱动器的时序控制方法。

根据本发明实施例的另一个方面，提供了一种处理器，该处理器用于运行程序，其中，所述程序运行时执行实施例1所述的伺服驱动器的时序控制方法。

在本发明实施例中，当所述第一处理器的指令同步信号被控制器下发的控制指令拉高时，所述第三处理器控制所述三个处理器的信号的时序对齐，并将所述第一处理器的片选信号置为有效电平，其中，片选信号被置为有效电平的处理器具有所述并行总线的控制权限；所述第三处理器生成三角载波信号，并在所述三角载波信号的周期内进行负载第一运行参数的采集和所述负载控制参数的更新；当到达所述三角载波信号的上溢处时，所述第三处理器将所述第二处理器的片选信号置为有效电平。上述方案中第一处理器和第二处理器通过并行总线与第三处理器通信，解决了现有技术中多核伺服驱动器需要多路并行总线或使用串行通讯导致宽带不足的技术问题，且在第一处理器接收到控制器下发的控制指令后，三角载波信号由幅值最低处上升至幅值最高处这一段时间内，并行总线的控制权限被第一处理器使用，其他时刻并行总线的控制权限被第二处理器所使用。从而使得第一处理器和第二处理器共同使用一个并行总线与第三处理器通信，但并不发生冲突。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据本发明实施例的一种多核伺服驱动器的示意图；

图2是根据本发明实施例的伺服驱动器的时序控制方法的流程图；

图3是根据本发明实施例的一种伺服驱动器的时序控制方法的示意图；

图4是根据本发明实施例的伺服驱动器的时序控制系统的示意图；

图5是根据本发明实施例的伺服驱动器的时序控制装置的示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

实施例1

根据本发明实施例，提供了一种伺服驱动器的时序控制方法的实施例，需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

本实施例中的伺服驱动器为多核伺服驱动器，该多核伺服驱动器包括三个处理器，第一处理器和第二处理器通过并行总线与第三处理器通信。

图1是根据本发明实施例的一种多核伺服驱动器的示意图，在一种可选的实施例中，结合图1所示，第一处理器为EtherCAT从站(EtherCAT Slave Controller，ESC)处理器，第二处理器为可编程逻辑处理器，第二处理器为微处理器。

ESC处理器设置于EtherCAT从站核模块中，EtherCAT从站核模块还包括：晶振一、ESC存储介质、物理接口收发器(Physical interface transceiver，PHY)，变压器以及网络接口；的网络接口可以为2个RJ45连接器，一个为输入口，另一个为输出口，上层控制器通过网络电缆与网络接口连接，PHY与ESC网络接口之间通过媒体独立接口(Media IndependentInterface)方式连接，输入电平经过变压器与PHY再进入ESC处理器。该ESC处理器可以采用ET1100芯片，ESC处理器主要用于进行EtherCAT链路层的数据处理，通过现场总线网络接收来自上层控制器的指令值，同时也可以将负载电机的运动状态和相关变量反馈至上层控制器；ESC存储介质为带电可擦可编程只读存储器(Electrically Erasable Programmableread only memory，EEPROM)。

可编程逻辑处理器设置于可编辑逻辑芯片模块中，可编辑逻辑芯片模块还包括：晶振二、烧录接口以及编码器接口；可编辑逻辑芯片可以为现场可编程门阵列(FieldProgrammable Gate Array，FPGA)芯片，晶振二用于为FPGA提供工作时钟，本实施例所支持的编码器类型包括绝对式编码器和增量式编码器其中至少一种，也可以是绝对式编码器和增量式编码器两者按任意比例的组合。编码器接口与负载电机相连，可编辑逻辑处理器用于检测编码器信号状态和解算编码器的编码，计算电机的位置和速度，并将数据通过并口总线传输至微处理器。

微处理器(MCU)设置于微处理器模块中，微处理器模块还包括：晶振三、MCU存储介质、I/O(Input/Output)接口，串行通信模块，烧录接口。晶振三为MCU提供工作时钟，MCU可以为DSP芯片，烧录接口可以为JTAG(Joint Test Action Group，JTAG)，用于模块的程序烧录、在线仿真、调试；MCU存储介质可以为铁电存储器(Ferroelectric RAM，FRAM)，包括用于存储伺服驱动器的程序、功能码信息，MCU通过串行通讯读写存储模块中的内容；I/O接口主要用于接入外部传感器输入的数字信号并由MCU读取该接口电平状态值，也可用于控制电机抱闸器开合，微处理器模块中集成了电机控制全闭环程序，包括位置环、速度环、电流环功能。通过接收上层控制器EtherCAT位置指令，将位置给定值与获得的位置反馈值相减得到位置偏差，经位置环PI控制器后输出速度给定值，同样与速度反馈值相减得到速度偏差，经速度环PI控制器输出电流给定值，与电流采样的反馈值相减得到电流偏差，经电流PI控制器，最终电流环输出产生PWM信号至驱动电路，从而驱动负载电机。

上述驱动模块包括：功率驱动模块、电流采样单元、电压检测单元。功率驱动模块可以包括7个功率驱动管，其中一个用于电机制动实现电机快速停止或当母线电压过高时开启泄放。电流采样单元的电子三相绕组电流，经过运放电路处理，由MCU的ADC采样转换后参与MCU控制运算。

第一处理器和第二处理器使用同一总线与第三处理器进行数据交互，两者共用16根地址数与16根数据线采用异步16位通讯配置进行数据传输。

本实施例中的时序控制方法可以在上述多核伺服驱动器中执行，图2是根据本发明实施例的伺服驱动器的时序控制方法的流程图，如图2所示，该方法包括如下步骤：

步骤S202，当第一处理器的指令同步信号被控制器下发的控制指令拉高时，第三处理器控制三个处理器的信号的时序对齐，并将第一处理器的片选信号置为有效电平，其中，片选信号被置为有效电平的处理器具有并行总线的控制权限。

具体的，上述控制指令由与第一处理器通信的控制器下发，当第一处理器接收到控制指令时，指令同步信号由低电平被拉至高电平。第三处理器检测到第一处理器的指令同步信号被拉高后，确定第一处理器接收到控制器下发的控制指令。

第三处理器在确定第一处理器接收到控制器下发的控制指令，将三个处理器的信号进行对齐。此处的对齐用于表示将其他信号的起始零相位进行对齐。此处由第三处理器进行对齐的信号可以包括：第二处理器的并行总线片选CS(Chip select)信号、第三处理器自身的脉冲宽度调制(Pulse Width Modulation，PWM)三角载波信号、第三处理器自身的电流采样信号、以及第二处理器的并行总线片选CS信号。

上述第一处理器的片选信号的有效电平可以为低电平。也即在未接收到控制器下发的控制指令时，第一处理器的片选信号为高电平，当接收到控制器下发的控制信息后，第一处理器的片选信号变为低电平。

上述控制权限可以表示对并行总线的使用权限。由于第一处理器和第二处理器共同通过并行总线与第三处理器通信，为了防止数据传输的冲突，第三处理器需要确定在当前情况下并行总线用于那个处理器进行数据传输。当第一处理器接收到控制器下发的控制指令时，需要将该控制指令发送至第三处理器，以使得第三处理器能够对该控制指令进行响应，因此此时第三处理器将第一处理器的片选信号置为有效电平，从而使得第一处理器能够向第三处理器发送控制指令。

步骤S204，第三处理器生成三角载波信号，并在三角载波信号的周期内进行负载第一运行参数的采集和负载控制参数的更新。

第三处理器与负载的驱动模块通信，通过负载的驱动模块对负载进行控制。因此第三处理器需要输出对负载的控制信号，即上述三角载波信号。

上述第一运行参数可以为电流参数，控制参数可以为PWM参数。第三处理器采集第一运行参数用于确定负载的实际运行情况，以结合控制器下发的控制指令来确定如何对负载进行控制，从而得到用于对控制参数进行更新的控制信号。

步骤S206，当到达三角载波信号的上溢处时，第三处理器将第二处理器的片选信号置为有效电平。

三角载波信号的上溢处用于表示三角载波信号的幅值最高处。当第一处理器接收到控制器下发的控制指令时，第三处理器至少对三角载波信号进行了对齐，也即三角载波信号的幅值最低处与第一处理器的指令同步信号的启示位置进行了对齐。

当到达在三角载波信号的幅值最高处时，认为第一处理器已接收完成控制指令并将控制指令传输给了第三处理器，此时将第二处理器的片选信号置为有效电平，也即将并行总线的控制权限交给了第二处理器，以使的第二处理器能够将检测到的负载编码器的位置信息发送至第三处理器。

通过上述方案可以知晓，本申请上述实施例对第一处理器和第二处理器的片选信号的调整，一旦第一处理器接收到控制器下发的控制指令，就将控制权限交给第一处理器，以使第一处理器能够将控制指令传输给第三处理器。当第三处理器的三角载波信号到达幅值最高处时，将控制权限交给第二处理器，以使得第二处理器能够将解码的位置信息发送给第三处理器。

由此可知，本申请上述实施例当第一处理器的指令同步信号被控制器下发的控制指令拉高时，第三处理器控制三个处理器的信号的时序对齐，并将第一处理器的片选信号置为有效电平，其中，片选信号被置为有效电平的处理器具有并行总线的控制权限；第三处理器生成三角载波信号，并在三角载波信号的周期内进行负载第一运行参数的采集和负载控制参数的更新；当到达三角载波信号的上溢处时，第三处理器将第二处理器的片选信号置为有效电平。上述方案中第一处理器和第二处理器通过并行总线与第三处理器通信，解决了现有技术中多核伺服驱动器需要多路并行总线或使用串行通讯导致宽带不足的技术问题，且在第一处理器接收到控制器下发的控制指令后，三角载波信号由幅值最低处上升至幅值最高处这一段时间内，并行总线的控制权限被第一处理器使用，其他时刻并行总线的控制权限被第二处理器所使用。从而使得第一处理器和第二处理器共同使用一个并行总线与第三处理器通信，但并不发生冲突。

作为一种可选的实施例，在当第一处理器的指令同步信号被控制器下发的控制指令拉高时，第三处理器控制三个处理器的信号的时序对齐，并将第一处理器的片选信号置为有效电平之后，上述方法还包括：第三处理器接收第一处理器通过并行总线发送的控制指令，其中，第一处理器在获得并行总线的控制权限后将控制指令发送至第三处理器。

上述方案中，第一处理器在获取到第三处理器给予的控制权限后，将控制指令发送至第三处理器，以使得第三处理器能够根据控制指令对负载进行控制。

作为一种可选的实施例，第三处理器生成三角载波信号，并在三角载波信号的周期内进行负载第一运行参数的采集和负载控制参数的更新，包括：

第三处理器在三角载波信号的上溢处和/或下溢处采集负载的第一运行参数；以及

第三处理器在三角载波信号的上溢处和/或下溢处更新负载的控制参数。

在上述方案中，第三处理器可以按照连续增减计数的方式生成三角载波信号。在一种可选的实施例中，第三处理器可以在三角载波信号的上溢处和下溢处均采集负载的第一运行参数，也可以在三角载波信号的上溢处和下溢处均对负载的控制参数进行更新，以使得在下半个三角载波信号的周期内，按照更新后的控制参数对负载进行控制。

需要说明的是，对第一运行参数的采集和对控制参数的更新可以都仅在上溢处进行，也可以都仅在下溢处进行，还可以都在上溢处和下溢处进行。如果在上溢处和下溢处均进行第一运行参数的采样和控制参数的更新，即可实现了在一个载波周期内，对负载的第一运行参数进行两次采样以及对控制参数进行两次更新，进而极大缩短了控制系统的运算控制周期。

作为一种可选的实施例，第三处理器在三角载波信号的上溢处和/或下溢处更新负载的控制参数，包括：第三处理器在三角载波信号的上溢处和/或下溢处使用上一个控制参数更新值，对当前的控制参数更新；以及第三处理器在三角载波信号的上溢处和/或下溢处计算下一个控制参数更新值。

在上述方案中，在每个更新控制参数的时刻，第三处理器都使用上一个时刻计算得到的控制参数更新值对负载的控制参数进行更新，并计算下一时刻的控制参数更新值，从而使得计算控制参数更新值和对控制参数的更新可以在一个时刻同时进行，而无需先计算控制参数更新值，在使用当前计算的控制参数更新值对控制参数进行更新。

作为一种可选的实施例，在当指令同步信号置低时，第三处理器将第二处理器的片选信号置位有效电平之后，上述方法还包括：第三处理器接收负载的第二运行参数，其中，第二处理器在获得并行总线的控制权限后，将负载的第二运行参数进行解码后发送至第三处理器。

上述第二处理器用于检测负载的第二运行参数，该第二运行参数可以为负载编码器的位置参数，第三处理器使用控制指令和该位置参数来计算控制参数更新值。

作为一种可选的实施例，负载为电机，控制指令包括目标位置信息，第一运行参数为运行电流，第二运行参数为电机编码器的实际位置信息，负载的控制参数为脉冲宽度调制信号，其中，第三处理器在三角载波信号的上溢处和/或下溢处计算下一个控制参数更新值，包括：第三处理器根据控制指令中的目标位置信息确定电流控制目标；根据电流控制目标和负载实际的运行电流确定下一个脉冲宽度调制信号。

在上述方案中，第三处理器用于实现电机控制全闭环程序，包括位置环、速度环和电流环。第三处理器通过第一处理器接收上层控制器发送的控制指令，该控制指令中包含目标位置信息。第三处理器将该目标位置信息与从第二处理器处获得的实际位置信息做差得到位置偏差，经位置环PI控制器后输出目标速度信息；将该目标速度信息与根据实际位置信息转换得到的实际速度信息做差得到速度偏差，经速度环PI控制器输出目标电流信息，将目标电流信息与第三处理器采样得到的实际电流信息(即上述负载实际的运行电流)做差得到，经电流PI控制器最终电流环输出产生PWM信号至驱动电路，从而驱动负载电机。

图3是根据本发明实施例的一种伺服驱动器的时序控制方法的示意图，结合图3所示，该示例在图1示例的基础上进行说明。由于三个处理器均有各自的时钟，这也就导致三个处理器工作的时序混乱，因此首先需将时序先进行对齐。

由图3可知，整个控制系统的时序信号主要包括：ESC与上层控制器同步的SYNC信号、ESC侧并行总线片选CS(Chip select)信号、脉冲宽度调制(Pulse Width Modulation，PWM)三角载波信号、电流采样触发信号、可编辑逻辑芯片侧并行总线片选CS信号，当ESC接收到控制器下发控制指令时，SYNC同步信号产生上升沿，可以将SYNC同步信号的上升沿作为其它信号的起始零相位并进行对齐。

当SYNC产生上升沿时，将ESC的CS信号将置低，此时并行总线的控制权限将切为ESC侧，用于读写ESC邮箱数据。

MCU按照连续增减计数的方式来产生三角载波信号，在一个三角载波周期内，完成采样电流和PWM占空比信号更新；电流采样可以在连续增减计数器的上溢处，和/或连续增减计数器下溢处进行，进行电流采样的同时进行PWM占空比信号更新与计算，即PWM占空比信号也随电流采样在三角载波计数最大值处或最小值处更新。而PWM更新的占空比值是上一次溢出处计算得到的值，当前计算的值是下一次溢出处的更新值。在该示例中，在上溢处和下溢处都进行采样并更新，所以当MCU捕获到SYNC信号上升沿后将调整当前三角载波的计数值为0。

当PWM计数值为0时会产生一IRQ中断，这一时刻PWM占空比将进行更新，更新的PWM占空比值是上个载波周期中点(即三角波的上溢处)开始运算得到的PWM占空比值，同时进行电流采样，以及开始进行下一个控制周期的运算及PWM占空比的计算。随着时间的增加三角载波信号的计数值达到最大值时，将再次更新PWM占空比，此占空比值为载波周期开始处(即三角波的下溢处)计算得到的PWM占空比，于此同时进行电流采样，以及开始进行下一个控制周期的运算及PWM占空比的计算。

当三角载波信号在上溢处时，产生的IRQ中断脉冲信号也会输出给可编辑逻辑处理器，同时MCU将可编辑逻辑处理器侧的CS信号置低，从而将并行总线的控制权切换到可编辑逻辑处理器，可编辑逻辑处理器在接收到IRQ脉冲信号后，把解码的位置信息通过并行总线发送给MCU。从而实现了在一个载波周期内，对电机定子电流进行两次采样以及对PWM占空比进行两次更新，使得控制系统的运算控制周期极大缩短。

实施例2

根据本发明实施例，提供了一种伺服驱动器的时序控制系统的实施例，图4是根据本发明实施例的伺服驱动器的时序控制系统的示意图，如图4所示，伺服驱动器为多核伺服驱动器，该系统包括如下步骤：

第一处理器41和第二处理器42，第一处理器和第二处理器通过并行总线与第三处理器通信；

第三处理器43，用于当第一处理器的指令同步信号被控制器下发的控制指令拉高时，第三处理器控制第一处理器、第二处理器和第三处理器的信号的时序对齐，并将第一处理器的片选信号置为有效电平，其中，片选信号被置为有效电平的处理器具有并行总线的控制权限；第三处理器还用于生成三角载波信号，并在三角载波信号的周期内进行负载第一运行参数的采集和负载控制参数的更新；当到达三角载波信号的上溢处时，第三处理器将第二处理器的片选信号置为有效电平。

需要说明的是，本实施例中的第一处理器、第二处理器以及第三处理器与实施例1中的第一处理器、第二处理器以及第三处理器相同，允许执行实施例1中的第一处理器、第二处理器以及第三处理器所执行的步骤，此处不再赘述。

实施例3

根据本发明实施例，提供了一种伺服驱动器的时序控制装置，该伺服驱动器为多核伺服驱动器，所述多核伺服驱动器包括三个处理器，第一处理器和第二处理器通过并行总线与第三处理器通信，图5是根据本发明实施例的伺服驱动器的时序控制装置的示意图，如图5所示，该装置包括：

第一控制模块50，用于当第一处理器的指令同步信号被控制器下发的控制指令拉高时，第三处理器控制三个处理器的信号的时序对齐，并将第一处理器的片选信号置为有效电平，其中，片选信号被置为有效电平的处理器具有并行总线的控制权限；

生成模块52，用于第三处理器生成三角载波信号，并在三角载波信号的周期内进行负载第一运行参数的采集和负载控制参数的更新；

第二控制模块54，用于当到达三角载波信号的上溢处时，第三处理器将第二处理器的片选信号置为有效电平。

本实施例中的装置还包括用于执行实施例1中的伺服驱动器的时序控制方法的其他模块或单元，此处不再赘述。

实施例4

根据本发明实施例，提供了一种存储介质，该存储介质包括存储的程序，其中，在所述程序运行时控制所述存储介质所在设备执行实施例1所述的伺服驱动器的时序控制方法。

实施例5

根据本发明实施例，提供了一种处理器，该处理器用于运行程序，其中，所述程序运行时执行实施例1所述的伺服驱动器的时序控制方法。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种伺服驱动器的时序控制方法，其特征在于，所述伺服驱动器为多核伺服驱动器，所述多核伺服驱动器包括三个处理器，第一处理器和第二处理器通过并行总线与第三处理器通信，其中，所述伺服驱动器的时序控制方法包括：

当所述第一处理器的指令同步信号被控制器下发的控制指令拉高时，所述第三处理器控制所述三个处理器的信号的时序对齐，并将所述第一处理器的片选信号置为有效电平，其中，片选信号被置为有效电平的处理器具有所述并行总线的控制权限；

所述第三处理器生成三角载波信号，并在所述三角载波信号的周期内进行负载第一运行参数的采集和所述负载控制参数的更新；

当到达所述三角载波信号的上溢处时，所述第三处理器将所述第二处理器的片选信号置为有效电平。

2.根据权利要求1所述的方法，其特征在于，在当第一处理器的指令同步信号被控制器下发的控制指令拉高时，第三处理器控制所述三个处理器的信号的时序对齐，并将所述第一处理器的片选信号置为有效电平之后，所述方法还包括：

所述第三处理器接收所述第一处理器通过所述并行总线发送的所述控制指令，其中，所述第一处理器在获得所述并行总线的控制权限后将所述控制指令发送至所述第三处理器。

3.根据权利要求1所述的方法，其特征在于，所述第三处理器生成三角载波信号，并在所述三角载波信号的周期内进行负载第一运行参数的采集和所述负载控制参数的更新，包括：

所述第三处理器在所述三角载波信号的上溢处和/或下溢处采集所述负载的第一运行参数；以及

所述第三处理器在所述三角载波信号的上溢处和/或下溢处更新所述负载的控制参数。

4.根据权利要求3所述的方法，其特征在于，所述第三处理器在所述三角载波信号的上溢处和/或下溢处更新所述负载的控制参数，包括：

所述第三处理器在所述三角载波信号的上溢处和/或下溢处使用上一个控制参数更新值，对当前的控制参数更新；以及

所述第三处理器在所述三角载波信号的上溢处和/或下溢处计算下一个控制参数更新值。

5.根据权利要求4所述的方法，其特征在于，在当所述指令同步信号置低时，所述第三处理器将所述第二处理器的片选信号置位有效电平之后，所述方法还包括：

所述第三处理器接收所述负载的第二运行参数，其中，所述第二处理器在获得所述并行总线的控制权限后，将负载的第二运行参数进行解码后发送至所述第三处理器。

6.根据权利要求5所述的方法，其特征在于，所述负载为电机，所述控制指令包括目标位置信息，所述第一运行参数为运行电流，所述第二运行参数为电机编码器的实际位置信息，所述负载的控制参数为脉冲宽度调制信号，其中，

所述第三处理器在所述三角载波信号的上溢处和/或下溢处计算下一个控制参数更新值，包括：

所述第三处理器根据所述控制指令中的目标位置信息确定电流控制目标；

根据所述电流控制目标和所述负载实际的运行电流确定下一个脉冲宽度调制信号。

7.一种伺服驱动器的时序控制系统，其特征在于，所述伺服驱动器为多核伺服驱动器，所述伺服驱动器的时序控制系统包括：

第一处理器和第二处理器，所述第一处理器和所述第二处理器通过并行总线与第三处理器通信；

所述第三处理器，用于当所述第一处理器的指令同步信号被控制器下发的控制指令拉高时，所述第三处理器控制所述第一处理器、所述第二处理器和所述第三处理器的信号的时序对齐，并将所述第一处理器的片选信号置为有效电平，其中，片选信号被置为有效电平的处理器具有所述并行总线的控制权限；所述第三处理器还用于生成三角载波信号，并在所述三角载波信号的周期内进行负载第一运行参数的采集和所述负载控制参数的更新；当到达所述三角载波信号的上溢处时，所述第三处理器将所述第二处理器的片选信号置为有效电平。

8.一种伺服驱动器的时序控制装置，其特征在于，所述伺服驱动器为多核伺服驱动器，所述多核伺服驱动器包括三个处理器，第一处理器和第二处理器通过并行总线与第三处理器通信，其中，所述伺服驱动器的时序控制装置包括：

第一控制模块，用于当所述第一处理器的指令同步信号被控制器下发的控制指令拉高时，所述第三处理器控制所述三个处理器的信号的时序对齐，并将所述第一处理器的片选信号置为有效电平，其中，片选信号被置为有效电平的处理器具有所述并行总线的控制权限；

生成模块，用于所述第三处理器生成三角载波信号，并在所述三角载波信号的周期内进行负载第一运行参数的采集和所述负载控制参数的更新；

第二控制模块，用于当到达所述三角载波信号的上溢处时，所述第三处理器将所述第二处理器的片选信号置为有效电平。

9.一种存储介质，其特征在于，所述存储介质包括存储的程序，其中，在所述程序运行时控制所述存储介质所在设备执行权利要求1至6中任意一项所述的伺服驱动器的时序控制方法。

10.一种处理器，其特征在于，所述处理器用于运行程序，其中，所述程序运行时执行权利要求1至6中任意一项所述的伺服驱动器的时序控制方法。

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