CN115765743B - 基于zynq的多通道adc同步采集的装置及方法 - Google Patents

Abstract

本发明提出基于ZYNQ的多通道ADC同步采集的装置及方法。装置包括：设置于ZYNQ的PL端的控制接口模块，配置用于与多通道ADC连接以实现ZYNQ的PS端与多通道ADC的通信；与多通道ADC的输出端对应连接的采样模块，配置用于对所连接的ADC的输出信号进行采样；与采样模块连接的位流校正模块，配置用于根据采样模块所连接的ADC的开启校正命令对采样模块的采样进行位流校正；输出选择模块，输出选择模块与多通道ADC对应的位流校正模块连接，配置用于将完成位流校正的采样模块根据正常采样命令对多通道ADC同时进行采样的数据按照通道顺序依次输出。本发明公开的方案提高了多通道的ADC同步采集的效率。

Description

基于ZYNQ的多通道ADC同步采集的装置及方法

技术领域

本发明涉及计算机技术领域，尤其涉及一种基于ZYNQ的多通道ADC同步采集的装置及方法。

背景技术

随着计算机技术、通信技术和微电子技术的高速发展，高速ADC（Analog-to-Digital Converter，模/数转换器）作为模拟量与数字量接口的关键部件，广泛应用于雷达、通信、电子对抗、航天航空、导弹、测控、地展、医疗、仪器仪表、图象处理、高性能控制器及数字通信系统等现代化电子设备中，在信息技术产业中起着至关重要的作用。

高速ADC芯片进行模拟量和数字量转换后，采集完成后的数据位宽为10bit、12bit、14bit或者16bit，根据其芯片外置数据传输引脚的数量可分为并行和串行两大类。并行高速ADC的数字量传输按照其数据位宽设置芯片外置引脚数量，使用引脚较多，数据传输速度快，一个采样时钟即可输出一个采集数据，但是由于引脚数量的限制，大多数采集通道只有一个；串行高速ADC每个采集通道仅使用一个差分对进行数据传输，数据传输速度低于并行高速ADC，并且需要对串行数据进行串并转换，串行高速ADC芯片的外置引脚较少并且可以同时进行多个通道的模拟量采集。

现有技术中对多通道ADC进行采集的方式主要是：基于MCU（MicrocontrollerUnit，微控制单元）进行采集和基于FPGA（Field Programmable Gate Array，现场可编程逻辑阵列）进行采集，现有技术中对多通道ADC进行采集的方式在灵活性和传输效率上存在不同程度的缺陷。

基于MCU进行采集方式包含在MCU内部集成高速ADC和外挂高速ADC两种方式。图1示出的是在MCU内部集成高速ADC进行采集的示意图，在MCU内部集成高速ADC的方式受MCU芯片面积的限制，其采集通道较少，无法满足多通道同步采集的需求；采集数据均为16进制无符号或有符号数，无法直接使用，需要使用特定的公式进行转换处理；产生电压、电流或角度等信号，转换公式多由加、减、乘、除的组合构成，MCU进行每一次加、减、乘、除的运算都在微秒级以上，高速ADC的采集速率受MCU工作频率的限制；由于其串行处理的特性，进行大数据量传输的同时还需要进行转换公式的运算，极大的限制了数据的传输带宽，降低了传输效率。图2示出的是在MCU外挂高速ADC进行采集的示意图，MCU可以外挂多个ADC芯片，但由于高速ADC芯片的采集数据量大，在进行数据传输时，MCU用于接收ADC数据的引脚需符合高速ADC的电气特性，并且当使用并行的高速ADC时，MCU可以使用的引脚数量极少，由于MCU的串行处理特性，同样存在内部集成高速ADC时的数据处理与传输问题，当多个通道的采集数据需要处理时，采集速率较高时，存在丢数风险。

图3示出的是基于FPGA进行高速ADC采集的示意图，FPGA为可编程芯片，外部存在大量与高速ADC电气特性相同的引脚，完全能够满足挂接多个ADC芯片的使用要求，并且多个通道的数据采集、转换、处理与传输均在FPGA内部并行执行，转换和处理效率高、执行速度快，但是FPGA需要使用上位机或者MCU通过总线进行控制和传输数据，上位机或者MCU与FPGA之间的总线传输速率的选择可能会限制采集的速率，同时系统增加了上位机或MCU的成本，总体成本升高。

发明内容

有鉴于此，本发明提出了一种基于ZYNQ的多通道ADC同步采集的装置及方法，其中，本发明提出的一种基于ZYNQ的多通道ADC同步采集的装置以ZYNQ（一种可编程片上系统器件）的PL端（Process Logic，ZYNQ的逻辑端）为设计基础，能够实现串并转换位流自动校正，多通道并行处理数据，并且处理后的数据能够直接写入ZYNQ内嵌ARM（Advanced RISCMachines，处理器）的外置内存中。

基于以上目的，本发明的实施例的一个方面提供了一种基于ZYNQ的多通道ADC同步采集的装置，所述装置包括：设置于ZYNQ的PL端的控制接口模块，配置用于与多通道ADC连接以实现所述ZYNQ的PS端与所述多通道ADC的通信；与所述多通道ADC的输出端对应连接的采样模块，配置用于对所连接的ADC的输出信号进行采样；与所述采样模块连接的位流校正模块，配置用于根据所述采样模块所连接的ADC的开启校正命令对所述采样模块的采样进行位流校正；输出选择模块，所述输出选择模块与所述多通道ADC对应的位流校正模块连接，配置用于将完成位流校正的采样模块根据正常采样命令对所述多通道ADC同时进行采样的数据按照通道顺序依次输出。

在一些实施例中，所述控制接口模块进一步配置用于：根据所述PS端发送的初始化命令对所述多通道ADC的内部寄存器进行配置以及设置所述多通道ADC输出测试序列，并控制所述多通道ADC向对应的位流校正模块发送所述开启校正命令；将所述多通道ADC对所述初始化命令的响应发送给所述PS端。

在一些实施例中，所述位流校正模块进一步配置用于：指示对应的采样模块对所连接的ADC输出的测试序列进行双沿采样后转换为并行数据。

在一些实施例中，所述采样模块进一步配置用于：响应于系统上电，开始对所连接的ADC输出的数据进行采样。

在一些实施例中，所述位流校正模块包括：状态机，配置用于通过跳转到不同的状态调节所述位流校正模块所连接的采样模块进行采样的时间延迟值和对采样数据的移位，以对所述位流校正模块所连接的采样模块进行位流校正。

在一些实施例中，所述状态机进一步配置用于：响应于接收到所述开启校正命令，将所述采样的时间延迟值正向初始化并设置所述时间延迟值从正向累加；判断在预设次数内所述采样模块每次进行采样的数据是否相同，得到所述时间延迟值在所述预设次数内从正向累加的正向阈值。

在一些实施例中，所述状态机进一步配置用于：响应于得到所述时间延迟值的正向阈值，将所述采样的时间延迟值进行逆向初始化并设置所述时间延迟值从逆向累加；判断在预设次数内所述采样模块每次进行采样的数据是否相同，得到所述时间延迟值在所述预设次数内从逆向累加的逆向阈值。

在一些实施例中，所述状态机进一步配置用于：响应于得到所述时间延迟值的正向阈值和逆向阈值，指示所述采样模块基于所述正向阈值和逆向阈值的平均值进行延迟采样，以完成对所述采样模块采样的数据的稳定性的校正。

在一些实施例中，所述状态机进一步配置用于：响应于完成对所述采样模块采样的数据的稳定性的校正，根据所述采样模块所连接的ADC输出的测试序列的数值控制所述采样模块采样的数据进行移位，以完成对所述采样模块采样的数据的正确性的校正。

在一些实施例中，所述控制接口模块进一步配置用于：根据所述PS端发送的正常采样命令设置所述多通道ADC输出对应的正常序列并指示所述多通道ADC对应的采样模块同时进行采样。

在一些实施例中，所述控制接口模块进一步配置用于：根据所述PS端发送的正常采样命令动态切换所述多通道ADC的采集通道、模式以及速率。

在一些实施例中，所述输出选择模块还包括：与所述位流校正模块的输出端对应连接的数据转换模块，配置用于对所述多通道ADC输出的正常序列同时采样的数据转化为电压/电流值。

在一些实施例中，所述数据转换模块进一步配置用于：通过所述ZYNQ的单精度浮点数转换IP和乘法器IP将采集的数据转换为电压/电流值。

在一些实施例中，所述输出选择模块还包括：与所述数据转换模块的输出端所连接的FIFO存储器，配置用于将所述数据转换模块输出的电压/电流值进行缓存，并根据存储的数据量的情况判断是否发起所在通道的写请求。

在一些实施例中，所述FIFO存储器进一步配置用于：响应于存储的数据量超过设定的存储阈值，发起所在通道的写请求。

在一些实施例中，所述FIFO存储器进一步配置用于：响应于存储所在通道的数据达到预设时间，发起所在通道的写请求。

在一些实施例中，所述输出选择模块还包括：与每个FIFO存储器输出端连接的多通道AXI写控制模块，配置用于将发起写请求的FIFO存储器按照所在通道的顺序依次输出。

在一些实施例中，所述多通道AXI写控制模块还包括：仲裁器，配置用于对发起写请求的FIFO存储器按照通道顺序进行仲裁后输出。

在一些实施例中，所述仲裁器具有固定优先级，配置用于按照所述固定优先级对所述发送写请求的通道依次进行响应。

本发明实施例的另一个方面，还提供了一种基于ZYNQ的多通道ADC同步采集的方法，所述方法包括以下步骤：响应于所述控制接口模块接收到初始化命令，所述控制接口模块根据所述初始化命令控制所述多通道ADC向对应的位流校正模块发送开启校正命令；根据所述开启校正命令调节所述位流校正模块对应的采样模块进行采样的时间延迟值和对采样数据的移位，以对所述多通道ADC进行采样校正；响应于对所述多通道ADC完成校正，所述控制接口模块根据接收到的正常采样命令设置所述多通道ADC对应的采样模块同时进行采样并通过输出选择模块输出。

本发明实施例的另一方面，还提供一种计算机设备，包括至少一个处理器；以及存储器，存储器存储有可在处理器上运行的计算机指令，指令由处理器执行时实现上述任一方法的步骤。

本发明实施例的另一方面，还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时实现如上任一方法步骤的计算机程序。

本发明至少具有以下有益效果：本发明提出一种基于ZYNQ的多通道ADC同步采集的装置及方法，其中，本发明提出的一种基于ZYNQ的多通道ADC同步采集的装置可以实现多通道的高速ADC同步采集；实现串并转换时的位流自动校正；采集模式、采集通道、采集速率可配，可以应对变化多样的需求；低延时的数据转换时间，提升了采集数据传输的效率；基于仲裁器的多通道AXI写控制直接写入内存，节省了处理器处理数据和获取数据的时间，大幅提升传输效率；能够满足多通道ADC同步采集的数据带宽传输需求，降低了成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的实施例。

图1示出了现有技术提供的在MCU内部集成高速ADC进行采集的示意图；

图2示出了现有技术提供的在MCU外挂高速ADC进行采集的示意图；

图3示出了现有技术提供的基于FPGA进行高速ADC采集的示意图；

图4示出了本发明提供的一种基于ZYNQ的多通道ADC同步采集的装置的实施例的示意图；

图5示出了本发明提供的一种基于ZYNQ的多通道ADC同步采集的装置的另一实施例的示意图；

图6示出了本发明提供的基于ZYNQ的控制接口模块的架构的示意图；

图7示出了本发明提供的基于ZYNQ的位流校正模块的状态机的示意图；

图8示出了本发明提供的基于ZYNQ多通道AXI写控制模块的架构的示意图；

图9示出了本发明提供的一种基于ZYNQ的多通道ADC同步采集的方法的实施例的示意图；

图10示出了本发明提供的一种计算机设备的实施例的示意图；

图11示出了本发明提供的一种计算机可读存储介质的实施例的示意图。

具体实施方式

以下描述了本发明的实施例。然而，应该理解，所公开的实施例仅仅是示例，并且其它实施例可以采取各种替代形式。

此外，需要说明的是术语“包括”、“包含”或其任何其它变形旨在涵盖非排他性的包括，以使包含一系列要素的过程、方法、物品或装置不仅包括那些要素，也可以包括未明确列出的或这些过程、方法、物品或装置所固有的要素。

下面将结合附图说明本申请的一个或多个实施例。

基于以上目的，本发明实施例的第一个方面，提出了一种基于ZYNQ的多通道ADC同步采集的装置的实施例。图4示出的是本发明提供的一种基于ZYNQ的多通道ADC同步采集的装置的实施例的示意图。如图4所示，本发明提供的一种基于ZYNQ的多通道ADC同步采集的装置包括：设置于ZYNQ的PL端的控制接口模块，配置用于与多通道ADC连接以实现ZYNQ的PS端与多通道ADC的通信；与多通道ADC的输出端对应连接的采样模块，配置用于对所连接的ADC的输出信号进行采样；与采样模块连接的位流校正模块，配置用于根据采样模块所连接的ADC的开启校正命令对采样模块的采样进行位流校正；输出选择模块，输出选择模块与多通道ADC对应的位流校正模块连接，配置用于将完成位流校正的采样模块根据正常采样命令对多通道ADC同时进行采样的数据按照通道顺序依次输出。

根据本发明的若干实施例，控制接口模块进一步配置用于：根据PS端发送的初始化命令对多通道ADC的内部寄存器进行配置以及设置多通道ADC输出测试序列，并控制多通道ADC向对应的位流校正模块发送开启校正命令；将多通道ADC对初始化命令的响应发送给PS端。

根据本发明的若干实施例，位流校正模块进一步配置用于：指示对应的采样模块对所连接的ADC输出的测试序列进行双沿采样后转换为并行数据。

根据本发明的若干实施例，采样模块进一步配置用于：响应于系统上电，开始对所连接的ADC输出的数据进行采样。

根据本发明的若干实施例，位流校正模块包括：状态机，配置用于通过跳转到不同的状态调节位流校正模块所连接的采样模块进行采样的时间延迟值和对采样数据的移位，以对位流校正模块所连接的采样模块进行位流校正。

根据本发明的若干实施例，状态机进一步配置用于：响应于接收到开启校正命令，将采样的时间延迟值正向初始化并设置时间延迟值从正向累加；判断在预设次数内采样模块每次进行采样的数据是否相同，得到时间延迟值在预设次数内从正向累加的正向阈值。

根据本发明的若干实施例，状态机进一步配置用于：响应于得到时间延迟值的正向阈值，将采样的时间延迟值进行逆向初始化并设置时间延迟值从逆向累加；判断在预设次数内采样模块每次进行采样的数据是否相同，得到时间延迟值在预设次数内从逆向累加的逆向阈值。

根据本发明的若干实施例，状态机进一步配置用于：响应于得到时间延迟值的正向阈值和逆向阈值，指示采样模块基于正向阈值和逆向阈值的平均值进行延迟采样，以完成对采样模块采样的数据的稳定性的校正。

根据本发明的若干实施例，状态机进一步配置用于：响应于完成对采样模块采样的数据的稳定性的校正，根据采样模块所连接的ADC输出的测试序列的数值控制采样模块采样的数据进行移位，以完成对采样模块采样的数据的正确性的校正。

根据本发明的若干实施例，控制接口模块进一步配置用于：根据PS端发送的正常采样命令设置多通道ADC输出对应的正常序列并指示多通道ADC对应的采样模块同时进行采样。

根据本发明的若干实施例，控制接口模块进一步配置用于：根据PS端发送的正常采样命令动态切换多通道ADC的采集通道、模式以及速率。

根据本发明的若干实施例，输出选择模块还包括：与位流校正模块的输出端对应连接的数据转换模块，配置用于对多通道ADC输出的正常序列同时采样的数据转化为电压/电流值。

根据本发明的若干实施例，数据转换模块进一步配置用于：通过ZYNQ的单精度浮点数转换IP和乘法器IP将采集的数据转换为电压/电流值。

根据本发明的若干实施例，输出选择模块还包括：与数据转换模块的输出端所连接的FIFO存储器，配置用于将数据转换模块输出的电压/电流值进行缓存，并根据存储的数据量的情况判断是否发起所在通道的写请求。

根据本发明的若干实施例，FIFO存储器进一步配置用于：响应于存储的数据量超过设定的存储阈值，发起所在通道的写请求。

根据本发明的若干实施例，FIFO存储器进一步配置用于：响应于存储所在通道的数据达到预设时间，发起所在通道的写请求。

根据本发明的若干实施例，输出选择模块还包括：与每个FIFO存储器输出端连接的多通道AXI写控制模块，配置用于将发起写请求的FIFO存储器按照所在通道的顺序依次输出。

根据本发明的若干实施例，多通道AXI写控制模块还包括：仲裁器，配置用于对发起写请求的FIFO存储器按照通道顺序进行仲裁后输出。

根据本发明的若干实施例，仲裁器具有固定优先级，配置用于按照固定优先级对发送写请求的通道依次进行响应。

以下给出了基于本发明的一种视频流加密的配置信息同步的装置的另一实施例。

图5示出的为本发明提供的一种基于ZYNQ的多通道ADC同步采集的装置的另一实施例的示意图，如图5所示，在本实施例中，包括：4片高速ADC采集芯片、ZYNQ、电源管理模块、外置DDR。高速ADC用于实现多通道模拟信号到数字信号的转换，电源管理模块为ZYNQ和高速ADC供电，ZYNQ包含PS端（Process System，ZYNQ的系统端）和PL端（Process Logic，ZYNQ的逻辑端）。PS端包含ARM（Advanced RISC Machines，处理器）系统、DDR（Double DataRate SDRAM，双倍速率存储器）外置内存接口等，主要将外置内存中的采集数据通过千兆网发送出去；PL端主要包括采样模块、位流校正模块、数据转换模块、FIFO（First InputFirst Output，先进先出存储器）存储器、多通道AXI（Advanced eXtensible Interface）写控制模块和控制接口模块构成，主要是对采集后的数字量进行串并转换、位流校正、数据转换等处理，并将处理后的数据通过AXI总线写入外置内存。外置DDR作为ZYNQ的PS端的ARM的外置内存，用来运行ARM系统程序和存储采集数据，外置DDR内存在ZYNQ的PL端留有4个AXISlave（Advanced eXtensible Interface Slave，AXI总线从端接口）接口，可通过控制该接口，将从多通道ADC采集的数据写入各个通道约定好的内存空间中。

图6示出的为本发明提供的基于ZYNQ的控制接口模块的架构的示意图，如图6所示，系统上电后，控制接口模块自动回读多通道ADC内部寄存器的状态并且多通道ADC各自对应的采样模块开始对ADC输出数据进行采样，ARM通过控制接口模块获取多通道ADC的工作状态、位流校正情况、各FIFO状态、写入内存中数据量的情况。当ARM发起初始化命令后，控制接口模块根据寄存器配置内容对多通道ADC内部寄存器进行初始化，并将多通道ADC设置为发送测试序列模式。当多通道ADC的内部寄存器配置完成，多通道ADC向各自对应的位流校正模块发送开启校正命令，启动串并转换时的位流自动校正，采样模块对ADC传输的串行数据接口信号进行双沿采样，然后将串行数据转换为14位并行数据，此过程通过使用ZYNQ中的SelectIO IP资源实现，通过该IP可根据输入时钟实现串行输入信号的解串，转换成并行数据。

图7示出的为本发明提供的基于ZYNQ的位流校正模块的状态机的示意图，如图7所示，位流校正模块接收到对应通道的ADC的开启校正命令，位流校正模块通过状态机控制串行输入信号采样时相对于采样时钟的延迟和采样移位完成数据的稳定性和正确性的校正。具体地，如图7所示，图7示出的为本发明提供的基于ZYNQ的位流校正模块的状态机的示意图，在状态机在接收到开启校正命令后，从BIT_IDLE状态跳转至DELAY_INT状态，此时通过对应的采样模块的SelectIO的接口把延迟的Delay值设置为0，并将延迟状态置为递增状态。在Delay值初始化完成后，状态机进入DAT_STB_JUD状态，此时SelectIO按照延迟重新进行串行数据采样，然后对转换后的并行数据进行稳定性判断，判断过程不考虑数据的具体值，按照预先设置好的时间间隔连续判断预设次数的数据值是否相同即可，判断完成后将判断结果输出。此时状态机存在两种跳转情况：若延迟状态为递增状态，状态机进入DELAY_UP状态；若延迟状态为递减状态，状态机进入DELAY_DOWN状态。状态机进入DELAY_UP状态后，存在两种跳转情况：若判断结果数据不稳定，Delay值加1，状态机进入DELAY_INT状态，更新Delay值后，对重新采样的数据再次进行判断；若判断结果数据稳定，Delay值保持，状态机进入DELAY_LOG状态。状态机进入DELAY_DOWN状态后，存在两种跳转情况：若判断结果数据不稳定，Delay值减1，状态机进入DELAY_INT状态，更新Delay值后，对重新采样的数据再次进行判断；若判断结果数据稳定，Delay值保持，状态机进入DELAY_LOG状态。状态机进入DELAY_LOG状态后，存在两种跳转情况：若延迟状态为递增状态，将Delay值置为最高值，且将延迟状态置为递减状态，状态机进入DELAY_INT状态，更新Delay值后，对重新采样的数据再次进行判断；若延迟状态为递减状态，会将递增状态锁定的Delay值和递减状态锁定的Delay值相加求平均处理，Delay值处理完成后，状态机随即进入DAT_VAL_JUD状态。多通道ADC可发送14bit固定值的测试序列，并且此测试序列值可通过外部接口进行配置，以测试序列为0x2555为例，状态机进入DAT_VAL_JUD状态后，会对数据的正确性进行检测，按照预先设置好的时间间隔连续判断4096次数据的值是否等于0x2555。此时状态机存在两种跳转情况：若数据均等于0x2555，状态机跳回至BIT_IDLE状态；若数据存在不等于0x2555的情况，状态机进入BITSLIP状态。状态机进入BITSLIP状态后，发送一个时钟周期的移位脉冲至SelectIO，SelectIO接收到脉冲后会对串行的采样数据进行移位，移位完成后，采样数据更新，状态机进入DAT_VAL_JUD状态重新进行数据的正确性检查。

当完成对多通道ADC输出的测试序列的校验后，多通道ADC根据PS端发送的正常采样命令输出对应的正常序列，并通过对应的采样模块进行采样。ARM可通过控制接口模块控制多通道ADC采集的启动和停止，动态切换多通道ADC的采集速率，通过配置相关寄存器在写入内存的采集数据中添加时戳，实现多通道数据的同步对比。ARM可通过该模块获取高速ADC工作状态、位流校正情况、各FIFO状态、写入内存中数据量的情况。通过采样模块完成对应正常采样命令的采样后，通过数据转换模块将并行数据转换为电压/电流值，因为电压/电流值涉及小数，因此使用ZYNQ内部的单精度浮点数转换IP和乘法器IP来实现该功能，这里以电压值为例，转换公式为：采集值*参考电压/16383。由于参考电压在硬件设计时已经固定，因此参考电压为常数，可在计算电压值之前，将参考电压/16383的单精度浮点数提前获取，然后将采集值转换为浮点数，然后将二者输入至乘法器中，浮点数转换需要8个时钟周期，乘法器需要11个时钟周期，19个时钟周期后可获取到根据计算公式得到的电压值浮点数。

图8示出的为本发明提供的基于ZYNQ多通道AXI写控制模块的架构的示意图，如图8所示，各通道转换后的浮点数分别写入各通道的异步FIFO中，分别判断各通道异步FIFO中数据量情况，若读端数据count大于256个，则通道写控制产生写请求输出到仲裁器进行仲裁，同时若通道FIFO中数据在10ms（时间可设置）后仍未达到256个，且数据个数不为0，同样通道写控制也会产生写请求输出到仲裁器进行仲裁，仲裁器为固定优先级仲裁器，写请求响应按照通道序号0，1，2，…的顺序，优先级依次降低，仲裁出来的通道写请求产生AXIMaster写时序，将该通道FIFO中的数据写入内存中，此次请求的数据全部写入内存后，该通道写请求撤销，仲裁器响应下一通道的写请求。

基于以上目的，本发明实施例的第二个方面，提出了一种基于ZYNQ的多通道ADC同步采集的方法，图9示出的是本发明提供的一种基于ZYNQ的多通道ADC同步采集的方法的实施例的示意图。如图9所示，所述方法包括以下步骤：S1：响应于所述控制接口模块接收到初始化命令，所述控制接口模块根据所述初始化命令控制所述多通道ADC向对应的位流校正模块发送开启校正命令；S2：根据所述开启校正命令调节所述位流校正模块对应的采样模块进行采样的时间延迟值和对采样数据的移位，以对所述多通道ADC进行采样校正；S3：响应于对所述多通道ADC完成校正，所述控制接口模块根据接收到的正常采样命令设置所述多通道ADC对应的采样模块同时进行采样并通过输出选择模块输出。

基于以上目的，本发明实施例的第三个方面，提出了一种计算机设备，图10示出的是本发明提供的一种计算机设备的实施例的示意图。如图10所示，本发明提供的一种计算机设备的实施例，包括以下模块：至少一个处理器021；以及存储器022，存储器022存储有可在处理器021上运行的计算机指令023，该计算机指令023由处理器021执行时实现如上所述的方法的步骤。

本发明还提供了一种计算机可读存储介质。图11示出的是本发明提供的一种计算机可读存储介质的实施例的示意图。如图11所示，计算机可读存储介质031存储有被处理器执行时执行以下步骤的计算机程序032。

最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，设置系统参数的方法的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，程序的存储介质可为磁碟、光盘、只读存储记忆体（ROM）或随机存储记忆体（RAM）等。上述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。

此外，根据本发明实施例公开的方法还可以被实现为由处理器执行的计算机程序，该计算机程序可以存储在计算机可读存储介质中。在该计算机程序被处理器执行时，执行本发明实施例公开的方法中限定的上述功能。

此外，上述方法步骤以及系统单元也可以利用控制器以及用于存储使得控制器实现上述步骤或单元功能的计算机程序的计算机可读存储介质实现。

本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。

在一个或多个示例性设计中，功能可以在硬件、软件、固件或其任意组合中实现。如果在软件中实现，则可以将功能作为一个或多个指令或代码存储在计算机可读介质上或通过计算机可读介质来传送。计算机可读介质包括计算机存储介质和通信介质，该通信介质包括有助于将计算机程序从一个位置传送到另一个位置的任何介质。存储介质可以是能够被通用或专用计算机访问的任何可用介质。作为例子而非限制性的，该计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储设备、磁盘存储设备或其它磁性存储设备，或者是可以用于携带或存储形式为指令或数据结构的所需程序代码并且能够被通用或专用计算机或者通用或专用处理器访问的任何其它介质。此外，任何连接都可以适当地称为计算机可读介质。例如，如果使用同轴线缆、光纤线缆、双绞线、数字用户线路（DSL）或诸如红外线、无线电和微波的无线技术来从网站、服务器或其它远程源发送软件，则上述同轴线缆、光纤线缆、双绞线、D0L或诸如红外线、无线电和微波的无线技术均包括在介质的定义。如这里所使用的，磁盘和光盘包括压缩盘（CD）、激光盘、光盘、数字多功能盘（DVD）、软盘、蓝光盘，其中磁盘通常磁性地再现数据，而光盘利用激光光学地再现数据。上述内容的组合也应当包括在计算机可读介质的范围内。

以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。

应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。

上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。

本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围（包括权利要求）被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (20)

1.一种基于ZYNQ的多通道ADC同步采集的装置，其特征在于，包括：

设置于ZYNQ的PL端的控制接口模块，配置用于与多通道ADC连接以实现所述ZYNQ的PS端与所述多通道ADC的通信；

与所述多通道ADC的输出端对应连接的采样模块，配置用于对所连接的ADC的输出信号进行采样；

与所述采样模块连接的位流校正模块，配置用于根据所述采样模块所连接的ADC的开启校正命令调节所述采样模块进行采样的时间延迟值和对采样数据的移位，以对所述采样模块的采样进行位流校正；

输出选择模块，所述输出选择模块与所述多通道ADC对应的位流校正模块连接，配置用于将完成位流校正的采样模块根据正常采样命令对所述多通道ADC同时进行采样的数据按照通道顺序依次输出。

2.根据权利要求1所述的装置，其特征在于，所述控制接口模块进一步配置用于：

根据所述PS端发送的初始化命令对所述多通道ADC的内部寄存器进行配置以及设置所述多通道ADC输出测试序列，并控制所述多通道ADC向对应的位流校正模块发送所述开启校正命令；

将所述多通道ADC对所述初始化命令的响应发送给所述PS端。

3.根据权利要求2所述的装置，其特征在于，所述位流校正模块进一步配置用于：

指示对应的采样模块对所连接的ADC输出的测试序列进行双沿采样后转换为并行数据。

4.根据权利要求1所述的装置，其特征在于，所述采样模块进一步配置用于：

响应于系统上电，开始对所连接的ADC输出的数据进行采样。

5.根据权利要求1所述的装置，其特征在于，所述位流校正模块包括：

状态机，配置用于通过跳转到不同的状态调节所述位流校正模块所连接的采样模块进行采样的时间延迟值和对采样数据的移位，以对所述位流校正模块所连接的采样模块进行位流校正。

6.根据权利要求5所述的装置，其特征在于，所述状态机进一步配置用于：

响应于接收到所述开启校正命令，将所述采样的时间延迟值正向初始化并设置所述时间延迟值从正向累加；

判断在预设次数内所述采样模块每次进行采样的数据是否相同，得到所述时间延迟值在所述预设次数内从正向累加的正向阈值。

7.根据权利要求6所述的装置，其特征在于，所述状态机进一步配置用于：

响应于得到所述时间延迟值的正向阈值，将所述采样的时间延迟值进行逆向初始化并设置所述时间延迟值从逆向累加；

判断在预设次数内所述采样模块每次进行采样的数据是否相同，得到所述时间延迟值在所述预设次数内从逆向累加的逆向阈值。

8.根据权利要求7所述的装置，其特征在于，所述状态机进一步配置用于：

响应于得到所述时间延迟值的正向阈值和逆向阈值，指示所述采样模块基于所述正向阈值和逆向阈值的平均值进行延迟采样，以完成对所述采样模块采样的数据的稳定性的校正。

9.根据权利要求8所述的装置，其特征在于，所述状态机进一步配置用于：

响应于完成对所述采样模块采样的数据的稳定性的校正，根据所述采样模块所连接的ADC输出的测试序列的数值控制所述采样模块采样的数据进行移位，以完成对所述采样模块采样的数据的正确性的校正。

10.根据权利要求1所述的装置，其特征在于，所述控制接口模块进一步配置用于：

根据所述PS端发送的正常采样命令设置所述多通道ADC输出对应的正常序列并指示所述多通道ADC对应的采样模块同时进行采样。

11.根据权利要求10所述的装置，其特征在于，所述控制接口模块进一步配置用于：

根据所述PS端发送的正常采样命令动态切换所述多通道ADC的采集通道、模式以及速率。

12.根据权利要求10所述的装置，其特征在于，所述输出选择模块还包括：

与所述位流校正模块的输出端对应连接的数据转换模块，配置用于对所述多通道ADC输出的正常序列同时采样的数据转化为电压/电流值。

13.根据权利要求12所述的装置，其特征在于，所述数据转换模块进一步配置用于：

通过所述ZYNQ的单精度浮点数转换IP和乘法器IP将采集的数据转换为电压/电流值。

14.根据权利要求12所述的装置，其特征在于，所述输出选择模块还包括：

与所述数据转换模块的输出端所连接的FIFO存储器，配置用于将所述数据转换模块输出的电压/电流值进行缓存，并根据存储的数据量的情况判断是否发起所在通道的写请求。

15.根据权利要求14所述的装置，其特征在于，所述FIFO存储器进一步配置用于：

响应于存储的数据量超过设定的存储阈值，发起所在通道的写请求。

16.根据权利要求15所述的装置，其特征在于，所述FIFO存储器进一步配置用于：

响应于存储所在通道的数据达到预设时间，发起所在通道的写请求。

17.根据权利要求12所述的装置，其特征在于，所述输出选择模块还包括：

与每个FIFO存储器输出端连接的多通道AXI写控制模块，配置用于将发起写请求的FIFO存储器按照所在通道的顺序依次输出。

18.根据权利要求17所述的装置，所述多通道AXI写控制模块还包括：

仲裁器，配置用于对发起写请求的FIFO存储器按照通道顺序进行仲裁后输出。

19.根据权利要求18所述的装置，其特征在于，所述仲裁器具有固定优先级，配置用于按照所述固定优先级对发送写请求的通道依次进行响应。

20.一种基于ZYNQ的多通道ADC同步采集的方法，其特征在于，包括：

响应于控制接口模块接收到初始化命令，所述控制接口模块根据所述初始化命令控制多通道ADC向对应的位流校正模块发送开启校正命令；

根据所述开启校正命令调节所述位流校正模块对应的采样模块进行采样的时间延迟值和对采样数据的移位，以对所述多通道ADC进行采样校正；

响应于对所述多通道ADC完成校正，所述控制接口模块根据接收到的正常采样命令设置所述多通道ADC对应的采样模块同时进行采样并通过输出选择模块按照通道顺序依次输出。

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