CN111143261A - 一种基于pcie高速数据采集系统 - Google Patents

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李娟�
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Abstract

本发明公开了一种基于PCIE高速数据采集系统，包括信号处理模块、ADC模块、FPGA时序单元、PC机、DDR2SDRAM模块以及PCIE核模块；信号处理模块用于对输入信号进行放大、隔离、线性化以及滤波处理，将处理后的信号输入ADC模块中；ADC模块用于对信号处理模块传输的信号进行模数转换；FPGA时序控制单元将ADC模块与PCIE模块连接；用于对系统进行时序控制；PCIE核模块用于提供逻辑控制信号；DDR2SDRAM模块用于对FPGA时序单元采集的数据进行缓存处理；PC机用于识别PCIE核模块并对PCIE进行相对应的硬件操作。本发明的有益效果为采用所设计的采集系统，使得传输带宽快、功耗低以及成本低，所存储的空间大，灵活性更好。

Description

一种基于PCIE高速数据采集系统
技术领域
本发明涉及高速数据采集系统领域，尤其是一种基于PCIE高速数据采集系统。
背景技术
陈杨在《基于PCIE总线的高速数据采集系统设计与实现》一文中公开了一种通过连续读写方式的缓存控制器设计和级联结构的PCIE总线传输控制器的设计，实现了PCIE高速数据采集系统的高效缓存和高速可靠传输，但该方法在设计时，硬件资源多，成本高
王帅在《基于FPGA的PCIE多路高速数据采集系统的设计》一文中公开了一种基于PCIE总线的优势以及FPGA的高集成的优点，提出了基于FPGA芯片Cyclone IV GX的PCIE IP核的方案去实现多路高速数据采集系统传输，使用AD7616芯片进行实现多通道并行的数据采集，但该方法对高速数据缓存效果仍不理想，限制了需要进行大量数据采集系统中的应用。
发明内容
本发明的发明目的在于：针对上述存在的问题，提供一种基于PCIE高速数据采集系统，有效的解决了设计系统时硬件资源多、成本高等缺点，且可以进行大量数据采集系统中应用。
本发明采用的技术方案如下：
一种基于PCIE高速数据采集系统，包括信号处理模块、ADC模块、FPGA时序单元、PC机、DDR2SDRAM模块以及PCIE核模块；所述信号调理电路输出端与ADC模块输入端连接；所述FPGA时序单元分别与ADC模块输出端、PC机输入端以及DDR2SDRAM模块输入端连接；
所述信号处理模块用于对输入信号进行放大、隔离、线性化以及滤波处理，将处理后的信号输入ADC模块中；
所述ADC模块用于对信号处理模块传输的信号进行模数转换；
所述FPGA时序控制单元将ADC模块与PCIE模块连接；用于对系统进行时序控制；
所述PCIE核模块包括DMA控制器，用于提供逻辑控制信号；所述DMA控制器用于批量传输数据，接收与发送带有各种事物类型的事物层数据包。
所述DDR2SDRAM模块用于对FPGA时序单元采集的数据进行缓存处理；
所述PC机用于识别PCIE核模块并对PCIE进行相对应的硬件操作。
传统的基于PCIE高速数据采集系统，在设计系统的时候存在着硬件资源多、成本高且限制了需要进行大量数据采集系统中的应用等缺点。本发明提出了一种基于PCIE高速数据采集系统，有效的解决了在设计系统时的硬件资源多以及成本高等缺点，且设计出来的系统可以对大量数据进行采集应用，能够实现数据的高效缓存以及高速可靠传输。
更进一步的，所述FPGA时序单元包括ADC模块、FIFO模块、时钟管理模块、PCIE控制模块以及DDR2模块；
所述ADC时序控制模块用于ADC采样模式的选定、内部设置以及通道输出偏移量；
所述FIFO模块用于调取FIFO ipcore生成，实现同时读写操作；
所述时钟管理模块用于产生时钟信号驱动FPGA时序单元的其他模块；
所述PCIE控制模块用于接收和发送外部存储器的数据以及上位机的指令；
所述DDR2模块用于控制外部存储器的读写操作。
更进一步的，所述FIFO控制模块包括前端FIFO模块与后端FIFO模块；所述前端FIFO模块与后端FIFO模块组成数据通道缓冲器；所述前端FIFO与FPGA时序单元连接；所述后端FIFO与FIFO控制器总线连接。
更进一步的，所述硬件操作为向FPGA写入命令控制、中断响应以及DMA方式读取采集数据。
更进一步的，所述PCIE核模块包括DMA控制器；所述DMA控制器用于批量传输数据，接收与发送带有各种事物类型的事物层数据包。
更进一步的，所述PCIE核模块包括RXPROC模块、RSSTINF模块、TXPROC模块、FIFO存储模块以及PCIE配置模块；
所述FIFO存储模块用于对信号数据进行缓存，实现同时读写操作；
所述RXPROC模块用于DMA读操作状态机与解析IP核传输的数据包；对TLP数据包进行处理；
所述TXPROC模块用于DMA写操作状态机与实现DMA读操作中请求状态机；
所述RSSTINF模块用于将PCIE模块提供的信号以一定的顺序进行整合并以FIFO存储模块的方式传输到RXPROC中；
所述PCIE配置模块用于配置空间的ID号、总线号、设备号的产生，用于数据包的产生。
综上所述，由于采用了上述技术方案，本发明的有益效果是：
1、采用本发明所提供的一种基于PCIE高速数据采集系统，提高了PCIE总线的数据传输速率，且传输的数据更为精确、总的传输保持稳定状态；
2、采用本发明所提供的一种基于PCIE高速数据采集系统，在设计此系统的过程中，所需要的硬件资源少，且降低了成本；
3、采用本发明所提供的一种基于PCIE高速数据采集系统，所设计的PCIE高速数据采集系统，可以对大龄的数据进行采集，并且进行应用，传输带宽快；
4、采用本发明所提供的一种基于PCIE高速数据采集系统，所设计的采集系统，所使用的功耗低，且所存储的空间大，灵活性更好。
附图说明
本发明将通过例子并参照附图的方式说明，其中：
图1是PCIE高速数据采集系统设计框图
图2是FPGA时序控制单元结构示意图
图3是A/D转换原理图
图4(a)是DMA读操作状态
图4(b)是DMA读操作状态
图5是DMA写操作状态
图6是PCIE模块结构示意图
具体实施方式
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
本说明书(包括任何附加权利要求、摘要)中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
实施列一
本实施列公开了一种基于基于PCIE高速数据采集系统，如图1所示，包括信号处理模块、ADC模块、FPGA时序单元、PC机、DDR2SDRAM模块以及PCIE核模块；所述信号调理电路输出端与ADC模块输入端连接；所述FPGA时序单元分别与ADC模块输出端、PC机输入端以及DDR2SDRAM模块输入端连接；
所述信号处理模块用于对外界模拟输入信号进行放大、隔离、线性化以及滤波处理，将处理后的信号输入ADC模块中；如图3所示，所述ADC模块用于对信号处理模块传输的信号进行模数转换，在ADC模块当中。模拟信号进行输入、采样、量化以及数字信号输出的A/D转换，ADC模块采用AD7606芯片来实现，通过研究AD7606模数转换芯片的工作原理，设计AD7606的控制逻辑，并采用verilog硬件描述语言进行编程，最终实现A/D模数转换功能，使得ADC模块控制固件精度更高，延迟更低；所述FPGA时序控制单元将ADC模块与PCIE模块连接；用于对系统进行时序控制，FPGA采用的是Cyclone IV GX系列芯片，FPGA收到信号采集后，将采集到的数据送入DDR2SDRAM中，待上位机发出采集指令后，DDR2SDRAM中数据将通过FPGA中的FIFO经PCIE总线传传输到PC机中；所述DDR2SDRAM模块用于对FPGA时序单元采集的数据进行缓存处理；所述PC机用于识别PCIE核模块并对PCIE进行相对应的硬件操作；所述PCIE核模块用于提供逻辑控制信号；所述PCIE核模块在PCIE事务层、数据链路层和物理层基础上设计了DMA控制器，它能独立于处理器进行批量传输；所述DMA控制器用于批量传输数据：接收与发送带有各种事物类型的事物层数据包；所述硬件操作为向FPGA写入命令控制、中断响应以及DMA方式读取采集数据。
实施列二
本实施了是基于实施列一的基础上，公开了一种基于基于PCIE高速数据采集系统，如图2所示，所述FPGA时序单元包括ADC模块、FIFO模块、时钟管理模块、PCIE控制模块以及DDR2模块；所述ADC时序控制模块来配置ADC芯片的配置，该模块产生的串行数据配置ADC内部的控制寄存器，实现ADC采样模式的选定、内部设置以及通道输出偏移量；所述FIFO模块用于调取FIFO ipcore生成，实现同时读写操作；所述FIFO控制模块包括前端FIFO模块与后端FIFO模块；所述前端FIFO与FPGA时序单元连接；所述后端FIFO与FIFO控制器总线连接；所述前端FIFO模块与后端FIFO模块组成数据通道缓冲器；时钟管理模块，Altera器件提供丰富的时钟资源，通过这些资源，设计人员能根据工程的需要进行合理的划分，设计满足系统需要的时钟网络及时钟管理单元；所述PCIE控制模块用于接收和发送外部存储器的数据以及上位机的指令；所述DDR2模块用于控制外部存储器的读写操作；
实施列三
本实施列是基于实施列一或实施列二的基础上，公开了一种基于PCIE高速数据采集系统，如图6所示，所述PCIE核模块包括RXPROC模块、RSSTINF模块、TXPROC模块、FIFO存储模块以及PCIE配置模块；
所述RSSTINF模块是PCIE核模块提供信号以一定的顺序进行整合并以FIFO的方式输入到RXPROC模块中，所述RXPROC模块通过FIFO存储模块传输的控制信号进行解析拆分，所述TXPROC模块通过PCIE事务层TLP接口对总线操作命令进行应答，且在通过PCIE核模块进行发送出去，最终生成存储器读、存储器读完成以及存储器写这几种TLP数据包，其中TLP为事务层数据报文；所述PCIE配置模块用于配置空间的ID号、总线号、设备号的产生，用于数据包的产生；所述FIFO存储模块用于对信号数据进行缓存，实现同时读写操作；所述RXPROC模块用于DMA读操作状态机与解析IP核传输的数据包，对TLP数据包进行处理，如图4(b)所示，DMA读操作状态机的过程为通过FPGA接收来自PC(上位机)的数据，状态机此时属于IDLE状态。Avalon－ST接口有数据包的开始信号并IP核里有带数据的完成包，此时状态机进入DR＿WAIT；如果DMA读命令有效，则跳到DMA＿RD＿DATA状态，此状态下将PC通过PCIE总线传来的数据写到FIFO存储模块里；如果Avalon－ST接口的数据包终止信号并缓存数据已写满，则进入DMA＿RD＿WAIT状态等待，直到上述条件满足DMA＿RD＿DATA继续接收数据。传输一次结束，回到IDLE状态；如图4(a)所示，FPGA发送的TLP包头状态机默认处于IDLE状态，判断当前命令是DMA读操作且tx＿st＿ready＝1，即IP核准备好接收数据包，跳到DMA＿RD＿HEAD1和DMA＿RD＿HEDA2，这两个状态下将数据请求的TLP包头传输给IP核。一次包传输完成后进入IDLE状态，等待下一次包传输(加图的解释)；所述TXPROC模块用于DMA写操作状态机与实现DMA读操作中请求状态机，如图5所示，DNA写操作状态机的过程为状态机默认处于IDLE状态。如果DMA写命令有效，TX＿FIFO缓存里有数据，则转换到DMA＿WR＿WAIT1；判断tx＿st＿ready＝1，则以此进入DMA＿RD＿HEAD1和DMA＿RD＿HEDA2；然后转换到DMA＿WR＿DATA状态，将FIFO存储模块缓存的数据按64bit并行写入IP核；此时缓存中无数据，则进入DMA＿WR＿WAIT2状态；一次包传输结束128B后进入DMA＿WR＿WAIT3状态；如果字节不够，进到DMA＿WR＿WAIT1。以此进行循环，实现一次DMA写操作的过程，传输结束后，回到IDLE；所述RSSTINF模块用于将PCIE模块提供的信号以一定的顺序进行整合并以FIFO存储模块的方式传输到RXPROC中。
综上所述，本发明所采用的一种基于PCIE高速数据采集系统，采用这种设计的采集系统，所需要的硬件资源少，所利用的成本低，达到的更高的精确度以及刚好的传输效果，且使用这种高速数据采集系统，所需要的功耗低，且这种系统的存储空间更大，面对问题时的灵活性更好，且更广泛的引用于高速数据的采集当中。
本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。

Claims (5)

1.一种基于PCIE高速数据采集系统，其特征在于：包括信号处理模块、ADC模块、FPGA时序单元、PC机、DDR2SDRAM模块以及PCIE核模块；所述信号调理电路输出端与ADC模块输入端连接；所述FPGA时序单元分别与ADC模块输出端、PC机输入端以及DDR2SDRAM模块输入端连接；
所述信号处理模块用于对输入信号进行放大、隔离、线性化以及滤波处理，将处理后的信号输入ADC模块中；
所述ADC模块用于对信号处理模块传输的信号进行模数转换；
所述FPGA时序控制单元将ADC模块与PCIE模块连接；用于对系统进行时序控制；
所述PCIE核模块包括DMA控制器，用于提供逻辑控制信号；所述DMA控制器用于批量传输数据，接收与发送带有各种事物类型的事物层数据包；
所述DDR2SDRAM模块用于对FPGA时序单元采集的数据进行缓存处理；
所述PC机用于识别PCIE核模块并对PCIE进行相对应的硬件操作。
2.根据权利要求1所述的一种基于PCIE高速数据采集系统，其特征在于：所述FPGA时序单元包括ADC模块、FIFO存储模块、时钟管理模块、PCIE控制模块以及DDR2模块；
所述ADC时序控制模块用于ADC采样模式的选定、内部设置以及通道输出偏移量；
所述FIFO模块用于调取FIFO ipcore生成，实现同时读写操作；
所述时钟管理模块用于产生时钟信号驱动FPGA时序单元的其他模块；
所述PCIE控制模块用于接收和发送外部存储器的数据以及上位机的指令；
所述DDR2模块用于控制外部存储器的读写操作。
3.根据权利要求2所述的一种基于PCIE高速数据采集系统，其特征在于：所述FIFO控制模块包括前端FIFO存储模块、后端FIFO模块以及FIFO控制器；所述前端FIFO与FPGA时序单元连接；所述后端FIFO与FIFO控制器总线连接；所述前端FIFO模块与后端FIFO模块组成数据通道缓冲器。
4.根据权利要求1所述的一种基于PCIE高速数据采集系统，其特征在于：所述硬件操作为向FPGA写入命令控制、中断响应以及DMA方式读取采集数据。
5.根据权利要求1、2、3、4任一所述的一种基于PCIE高速数据采集系统，其特征在于：
所述PCIE核模块包括RXPROC模块、RSSTINF模块、TXPROC模块、FIFO存储模块以及PCIE配置模块；
所述FIFO存储模块用于对信号数据进行缓存，实现同时读写操作；
所述RXPROC模块用于DMA读操作状态机与解析IP核传输的数据包；对TLP数据包进行处理；
所述TXPROC模块用于DMA写操作状态机与实现DMA读操作中请求状态机；
所述RSSTINF模块用于将PCIE模块提供的信号以一定的顺序进行整合并以FIFO存储模块的方式传输到RXPROC中；
所述PCIE配置模块用于配置空间的ID号、总线号、设备号的产生，用于数据包的产生。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112925733A (zh) * 2021-01-22 2021-06-08 济南浪潮高新科技投资发展有限公司 一种基于pcie的数据采集与传输系统及方法
CN113342724A (zh) * 2021-04-25 2021-09-03 西人马(西安)测控科技有限公司 一种基于fpga的数据传输方法与装置
CN114116572A (zh) * 2021-09-14 2022-03-01 北京坤驰科技有限公司 一种基于PCIe总线的高速流盘系统及方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202306538U (zh) * 2011-09-15 2012-07-04 中国电力科学研究院 基于硬件实现的高速数据采集卡
CN103033675A (zh) * 2012-12-11 2013-04-10 航天科工深圳（集团）有限公司 一种交流同步采集系统及其实现方法
CN105224482A (zh) * 2015-10-16 2016-01-06 浪潮(北京)电子信息产业有限公司 一种fpga加速卡高速存储系统
CN106354063A (zh) * 2016-10-17 2017-01-25 天津光电通信技术有限公司 一种高速四通道信号采集板
CN106712775A (zh) * 2016-12-29 2017-05-24 武汉邮电科学研究院 一种多配置模式数据采集电路板
CN107544257A (zh) * 2017-10-02 2018-01-05 淮南师范学院 一种交流电机自适应控制方法及控制系统
CN108664425A (zh) * 2018-05-14 2018-10-16 吉林大学 一种基于高速模数转换和时间数字转换技术的数据采集系统

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202306538U (zh) * 2011-09-15 2012-07-04 中国电力科学研究院 基于硬件实现的高速数据采集卡
CN103033675A (zh) * 2012-12-11 2013-04-10 航天科工深圳（集团）有限公司 一种交流同步采集系统及其实现方法
CN105224482A (zh) * 2015-10-16 2016-01-06 浪潮(北京)电子信息产业有限公司 一种fpga加速卡高速存储系统
CN106354063A (zh) * 2016-10-17 2017-01-25 天津光电通信技术有限公司 一种高速四通道信号采集板
CN106712775A (zh) * 2016-12-29 2017-05-24 武汉邮电科学研究院 一种多配置模式数据采集电路板
CN107544257A (zh) * 2017-10-02 2018-01-05 淮南师范学院 一种交流电机自适应控制方法及控制系统
CN108664425A (zh) * 2018-05-14 2018-10-16 吉林大学 一种基于高速模数转换和时间数字转换技术的数据采集系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
王帅: "基于FPGA的PCIE多路高速数据采集系统的设计" *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112925733A (zh) * 2021-01-22 2021-06-08 济南浪潮高新科技投资发展有限公司 一种基于pcie的数据采集与传输系统及方法
CN113342724A (zh) * 2021-04-25 2021-09-03 西人马(西安)测控科技有限公司 一种基于fpga的数据传输方法与装置
CN114116572A (zh) * 2021-09-14 2022-03-01 北京坤驰科技有限公司 一种基于PCIe总线的高速流盘系统及方法

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