CN105224482A - 一种fpga加速卡高速存储系统 - Google Patents
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Abstract
本发明公开了一种FPGA加速卡高速存储系统，包括PCIe硬核模块、FPGA模块以及DDR3存储模块；其中，所述FPGA模块用于将待存储数据进行同步缓存与格式转换，并将所述待存储数据存入至所述DDR3存储模块，所述DDR3存储模块为高速大容量缓存；所述PCIe硬核模块通过IO接口与所述DDR3存储模块的接口相连，用于以直接内存访问的方式将所述待存储数据高速上传到系统内存中，以进行后续处理。本发明通过FPGA作为控制中心，以FPGA中提供的PCIe硬核实现高速DMA读写，同时以DDR3作为大容量缓存，具有较高的数据带宽和良好的性能。
Description
技术领域
本发明涉及FPGA加速卡高速存储系统技术领域，特别是涉及一种FPGA加速卡高速存储系统。
背景技术
高速数据采集、视频图像处理、卫星遥感测量等领域中，对高速大容量数据的传输及存储提出了更高的要求，从早期传输速度以KB/s为单位到现在以GB/s为单位，整个存储速度发生了质的飞跃。
目前对高速存储系统的研究主要分为三个方面：(1)基于SATA技术的高速存储系统；(2)基于PCI/PCI-X总线的高速存储系统；(3)基于PCIe总线的高速存储系统。PCIe作为第三代高速互联总线技术，不仅向下兼容PCI总线，而且还解决了PCI体系结构中存在带宽、数据传送质量和流量控制上的缺陷。PCIe总线由于采用串行差分总线进行数据传输，因此能够减小硬件设计的成本和复杂性，同时系统的数据带宽和稳定性也有很大提高。PCIe总线时钟频率可以做到2.5GHz，在V3.0协议中更是高达5.0GHz，如此高的总线频率使得PCIe总线具备极高的数据传输带宽。目前V2.0协议、X16的PCIe总线峰值带宽可以达到80GT/s。
鉴于此，本发明提供了一种FPGA加速卡高速存储系统，以提高数据传输的带宽以及性能。
发明内容
本发明的目的是提供一种FPGA加速卡高速存储系统，目的在于提高数据传输的带宽以及性能。
为解决上述技术问题，本发明提供一种FPGA加速卡高速存储系统，包括PCIe硬核模块、FPGA模块以及DDR3存储模块；
其中，所述FPGA模块用于将待存储数据进行同步缓存与格式转换，并将所述待存储数据存入至所述DDR3存储模块，所述DDR3存储模块为高速大容量缓存；
所述PCIe硬核模块通过IO接口与所述DDR3存储模块的接口相连，用于以直接内存访问的方式将所述待存储数据高速上传到系统内存中，以进行后续处理。
可选地，还包括：
所述PCIe硬核模块将硬盘中待读取数据导入到系统内存，再通过所述直接内存访问的方式将所述待读取数据高速存入到所述DDR3存储模块中。
可选地，所述PCIe硬核模块包括：发送引擎状态机、接收引擎状态机、DMA控制状态寄存器以及中断控制模块；
其中，所述发送引擎状态机用于发起以PCIe板卡为主的直接内存访问的读写请求；
所述接收引擎状态机用于接收计算机为主发起的存储器读写请求；
所述DMA控制状态寄存器用于对直接内存访问的传输信息进行保存；
所述中断控制模块用于对直接内存访问的中断进行控制。
可选地，所述DDR3存储模块包括：
上下行FIFO缓存单元、DDR控制器以及控制状态机。
可选地，所述DDR3存储模块传输数据的带宽大于所述PCIe硬核模块传输数据的带宽。
可选地，所述DDR3存储模块以及所述PCIe硬核模块之间进行传输时对数据位宽进行变换。
可选地，采用异步FIFO的方法将所述PCIe硬核模块的数据缓存至上行或下行FIFO中。
本发明所提供的FPGA加速卡高速存储系统，由FPGA模块将待存储数据进行同步缓存与格式转换，并将待存储数据存入至高速大容量缓存DDR3存储模块中，PCIe硬核模块以直接内存访问的方式将所述待存储数据高速上传到系统内存中，以进行后续处理。可见，本发明通过FPGA作为控制中心，以FPGA中提供的PCIe硬核实现高速DMA读写，同时以DDR3作为大容量缓存，具有较高的数据带宽和良好的性能。
附图说明
图1为本发明所提供的FPGA加速卡高速存储系统的一种具体实施方式的结构框图；
图2为本发明所提供的FPGA加速卡高速存储系统的另一种具体实施方式的硬件结构框图；
图3为本发明所提供的FPGA加速卡高速存储系统的另一种具体实施方式中DDR3存储模块的结构框图；
图4为本发明所提供的FPGA加速卡高速存储系统的另一种具体实施方式中PCIe硬核模块的结构框图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所提供的FPGA加速卡高速存储系统的一种具体实施方式的结构框图如图1所示，该系统包括PCIe硬核模块1、FPGA模块2以及DDR3存储模块3。
其中，所述FPGA模块2用于将待存储数据进行同步缓存与格式转换，并将所述待存储数据存入至所述DDR3存储模块3，所述DDR3存储模块3为高速大容量缓存；
所述PCIe硬核模块2通过IO接口与所述DDR3存储模块3的接口相连，用于以直接内存访问的方式将所述待存储数据高速上传到系统内存中，以进行后续处理。
上一实施例的基础上，本发明所提供的FPGA加速卡高速存储系统还可以进一步包括：
PCIe硬核模块将硬盘中待读取数据导入到系统内存，再通过所述直接内存访问的方式将所述待读取数据高速存入到所述DDR3存储模块中。
本发明所提供的FPGA加速卡高速存储系统，由FPGA模块将待存储数据进行同步缓存与格式转换，并将待存储数据存入至高速大容量缓存DDR3存储模块中，PCIe硬核模块以直接内存访问的方式将所述待存储数据高速上传到系统内存中，以进行后续处理。可见，本发明通过FPGA作为控制中心，以FPGA中提供的PCIe硬核实现高速DMA读写，同时以DDR3作为大容量缓存，具有较高的数据带宽和良好的性能。
本发明所提供的FPGA加速卡高速存储系统的另一种具体实施方式的硬件结构框图如图2所示，该系统主要由FPGA模块、PCIe硬核模块、DDR3存储模块构成。
具体地，PCIe接收控制板通过IO接口与板上的DDR3存储器的接口连接，将数据送入FPGA中进行同步缓存与格式转换，然后通过FPGA控制将数据存入DDR3，最后PCIe以DMA写的方式将数据高速上传到系统内存中并进行后续处理。PCIe发送控制板将硬盘数据导入系统内存，通过PCIe以DMA读的方式将数据高速的存入DDR3，然后对数据缓存及格式转换，最后通过IO接口发送出去。
同步缓存与数据格式转换通过调用FIFOIP核与部分逻辑实现；DDR3控制逻辑通过调用DDR3控制器，并设计上下行FIFO和控制状态机实现；PCIe系统逻辑通过设计发送引擎状态机、接收引擎状态机、DMA控制状态寄存器和中断控制模块实现。
DDR3存储模块的结构框图如图3所示，主要由三部分组成：上下行异步FIFO缓存单元、DDR3控制器和控制状态机。
DDR3与PCIe之间存在跨时钟域问题，采用异步FIFO来完成同步设计。DDR3的数据位宽大于PCIe的数据位宽，需要进行数据位宽变换。
PCIe数据缓存在上行FIFO中的方法是：将PCIe系统时钟作为写入时钟，写入PCIe数据位宽，在上行FIFO不满的情况下写入数据，然后在FIFO不空的情况下，在DDR3接口时钟下按照DDR3数据位宽读出数据送给DDR3控制状态机。DDR3数据缓存在下行FIFO中的方法是：将DDR3接口时钟作为写入时钟，写入DDR3数据位宽，在下行FIFO不满的情况下将数据写入，然后在下行FIFO不空的情况下，在PCIe系统时钟下按照PCIe数据位宽读出数据送给缓存模块。
PCIe部分的逻辑设计是系统FPGA逻辑设计的核心部分，主要实现以PCIe板卡为主发起的DMA读写。PCIe硬核模块的结构框图如图4所示，主要由接收引擎状态机、发送引擎状态机、DMA控制状态寄存器以及中断控制模块组成。
发送引擎状态机用于发起以PCIe板卡为主的DMA读写请求，此外发送引擎还负责发送请求完成TLP，用以回应对BAR空间的读请求操作。如果是DMA写请求操作，则发送引擎会根据DMA传输信息中的写目的地址和写传输长度，通过填充存储器写TLP相关信息和数据，并判断是否是单字写请求。如果是单字写请求，则填充TLP的前两个64位进行发送；如果不是则当发送的字节数等于TLP时，结束本次DMA写请求操作。如果是DMA读请求操作，则发送引擎会根据DMA传输信息中的读源地址和读传输长度，通过填充存储器读TLP相关信息，当发送TLP个数等于DMA读请求的TLP个数时，结束本次DMA读请求操作。
接收引擎状态机用于负责接收PC为主发起的存储器读写请求TLP，并对获取的存储器读写请求TLP进行解析，将解析得到的部分TLP信息传递给发送引擎、DMA状态控制寄存器和中断控制。当应用程序写BAR空间时，PC端会发送相应的存储器写请求TLP。接收引擎接收TLP后，对其进行解析，之后配置DMA传输参数，完成后就可以启动DMA读写操作。当需要查看DMA传输信息和中断处理状态时，应用程序就需要通过读BAR空间来实现。
PC端通过读写BAR空间来访问PCIe板卡，实现DMA传输的状态控制。每次启动DMA之前，需要配置DMA状态控制寄存器，包括有效软件复位，延迟一段时间后去除复位，使能DMA中断，开启DMA中断屏蔽，填写DMA地址和传输长度。DMA启动后，可以通过读取用户控制状态寄存器查看DMA传输信息，之后等待DMA中断，清除中断，转移DMA数据，本次请求结束。
具体地，本发明所提供的FPGA加速卡高速存储系统主要功能如下：
1、PCIe硬核实现高速DMA读写：要求DMA写速率稳定可达1.5GB/s。在系统设计中，FPGA主要用来实现基于PCIe硬核的高速DMA读写、实现DDR3控制器、实现缓存模块的设计以及实现整个系统的接口设计。FPGA芯片型号需要具有以下特性：集成PCIe硬核，支持V2.0版本协议、X8链路宽度,理论带宽要达到2GB/s；支持DDR3存储接口，提供DDR3控制器定制；32kbitBRAM/FIFO，工作频率达600MHz。
2、DDR3完成高速数据的大容量缓存：DDR3传输速率为400MHz，数据传输率为800MHz，因此数据位宽为64位的DDR3最大理论带宽高达6.4GB/s,FPGA内嵌PCIe硬核要求理论带宽可达2GB/s,考虑DMA读写延时、TLP传送开销、协议开销等因素，设计中只需要保证带宽利用率达到1.5GB/s即可，需保证DDR3数据带宽大于PCIe接口带宽。
3、FPGA完成PCIe系统逻辑、DDR3存储接口及整个系统的接口设计：包括接收引擎状态机设计、发送引擎状态机设计、DMA控制状态寄存器和中断程序设计，实现以PCIe板卡为主发起的高速DMA读写设计；完成DDR3存储接口设计，包括上下行FIFO设计和DDR3控制状态机设计，实现DDR3的读写操作。
综上，本发明通过FPGA控制将数据存入DDR3，最后再通过PCIe以DMA写的方式将数据高速的上传到系统内存中并进行后续处理。PCIe发送控制板将硬盘数据导入系统内存，再通过PCIe以DMA读的方式将数据高速的存入DDR3，能够有效提高数据的带宽，优化数据传输的性能，可应用于FPGA系统加速板卡开发中，具有良好的实用意义。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (7)
1.一种FPGA加速卡高速存储系统，其特征在于，包括PCIe硬核模块、FPGA模块以及DDR3存储模块；
其中，所述FPGA模块用于将待存储数据进行同步缓存与格式转换，并将所述待存储数据存入至所述DDR3存储模块，所述DDR3存储模块为高速大容量缓存；
所述PCIe硬核模块通过IO接口与所述DDR3存储模块的接口相连，用于以直接内存访问的方式将所述待存储数据高速上传到系统内存中，以进行后续处理。
2.如权利要求1所述的FPGA加速卡高速存储系统，其特征在于，还包括：
所述PCIe硬核模块将硬盘中待读取数据导入到系统内存，再通过所述直接内存访问的方式将所述待读取数据高速存入到所述DDR3存储模块中。
3.如权利要求1或2所述的FPGA加速卡高速存储系统，其特征在于，所述PCIe硬核模块包括：发送引擎状态机、接收引擎状态机、DMA控制状态寄存器以及中断控制模块；
其中，所述发送引擎状态机用于发起以PCIe板卡为主的直接内存访问的读写请求；
所述接收引擎状态机用于接收计算机为主发起的存储器读写请求；
所述DMA控制状态寄存器用于对直接内存访问的传输信息进行保存；
所述中断控制模块用于对直接内存访问的中断进行控制。
4.如权利要求3所述的FPGA加速卡高速存储系统，其特征在于，所述DDR3存储模块包括：
上下行FIFO缓存单元、DDR控制器以及控制状态机。
5.如权利要求3所述的FPGA加速卡高速存储系统，其特征在于，所述DDR3存储模块传输数据的带宽大于所述PCIe硬核模块传输数据的带宽。
6.如权利要求5所述的FPGA加速卡高速存储系统，其特征在于，所述DDR3存储模块以及所述PCIe硬核模块之间进行传输时对数据位宽进行变换。
7.如权利要求6所述的FPGA加速卡高速存储系统，其特征在于，采用异步FIFO的方法将所述PCIe硬核模块的数据缓存至上行或下行FIFO中。
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