CN109977048A - 基于pcie接口的非易失性存储方法及系统 - Google Patents
基于pcie接口的非易失性存储方法及系统 Download PDFInfo
- Publication number
- CN109977048A CN109977048A CN201711468569.0A CN201711468569A CN109977048A CN 109977048 A CN109977048 A CN 109977048A CN 201711468569 A CN201711468569 A CN 201711468569A CN 109977048 A CN109977048 A CN 109977048A
- Authority
- CN
- China
- Prior art keywords
- pcie
- memory device
- pcie interface
- volatile memory
- mram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims abstract description 20
- 239000004575 stone Substances 0.000 claims description 20
- 230000006870 function Effects 0.000 claims description 6
- 230000005291 magnetic effect Effects 0.000 claims description 6
- 230000008569 process Effects 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005294 ferromagnetic effect Effects 0.000 description 3
- 230000005307 ferromagnetism Effects 0.000 description 3
- 230000005389 magnetism Effects 0.000 description 3
- 230000008520 organization Effects 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F2213/0026—PCI express
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
Abstract
本发明公开了一种基于PCIE接口的非易失性存储方法及系统，其中，方法包括如下步骤：步骤一、X86主板关机时，X86主板使用的内存数据经PCIE接口传递到非易失性存储装置；步骤二、将数据从PCIE接口写入到非易失性存储装置中。本发明提供掉电后能够保存数据的一种非易失性存储方案。
Description
技术领域
本发明涉及计算机存储技术领域，特别涉及一种基于PCIE接口的非易失性存储方法及系统。
背景技术
通常主板使用的内存都采用易失性内存，断电后里面的数据就会丢失，例如每次开机时操作系统都需要重新做一次内存初始化的操作，导致开机等待时间比较长，本次设计针对带有PCIE接口的X86主板或者控制器，提供一种掉电后能够保存数据的一种非易失性存储方案。
发明内容
本发明旨在克服现有技术的缺陷，提供一种基于PCIE接口的非易失性存储方法及系统。
为实现上述目的，本发明采用以下技术方案：提供一种基于PCIE接口的非易失性存储方法，包括如下步骤：
步骤一、X86主板关机时，X86主板使用的内存数据经PCIE接口传递到非易失性存储装置；
步骤二、将数据从PCIE接口写入到非易失性存储装置中。
为PCIE接口和非易失性存储装置之间配置PCIE硬核IP模块，建立核处理PCIE协议数据链，再通过并行总线与非易失性存储装置连接，实现了PCIE接口和非易失性存储装置之间的高速数据传输，其中，PCIE硬核IP模块包含了处理层、链路层、物理层所要求的功能，支持PCIE1.0或PCIE2.0版本，X1/X2/X4吞吐量。
所述PCIE硬核IP模块包括控制芯片，所述控制芯片选用ALTERA Cyclone V GX系列FPGA。
所述非易失性存储装置为磁阻内存MRAM。
为方便存储容量的扩展，可采用两片磁阻内存MRAM并联，两片磁阻内存MRAM采用T型拓扑结构。
为实现上述目的，本发明还采用以下技术方案：提供一种基于PCIE接口的非易失性存储系统，包括：
传输模块：用于X86主板关机时，X86主板使用的内存数据经PCIE接口传递到非易失性存储装置；
写入模块：用于将数据从PCIE接口写入到非易失性存储装置中。
PCIE接口和非易失性存储装置之间配置PCIE硬核IP模块，建立核处理PCIE协议数据链，再通过并行总线与非易失性存储装置连接，实现了PCIE接口和非易失性存储装置之间的高速数据传输，其中，PCIE硬核IP模块包含了处理层、链路层、物理层所要求的功能，支持PCI-E1.0或PCI-E2.0版本，X1/X2/X4吞吐量。
所述PCIE硬核IP模块包括控制芯片，所述控制芯片选用ALTERA Cyclone V GX系列FPGA。
所述非易失性存储装置为磁阻内存MRAM。
为方便存储容量的扩展，可采用两片磁阻内存MRAM并联，两片磁阻内存MRAM采用T型拓扑结构。
本发明的有益效果在于：系统供电直接取自PCIE接口提供的电源，FPGA自带硬核处理PCIE协议数据链，再通过并行总线与磁阻内存MRAM连接，实现数据从PCIE接口到磁阻内存MRAM的存储，由于磁阻内存MRAM的铁磁性存储结构，磁阻内存几乎可以无限次重写，而铁磁体的磁性也不会由于掉电而消失，从而能够在掉电后继续保存。为方便存储容量的扩展，采用两片MRAM并联，可根据存储容量需求选择一片或者两片磁阻内存MRAM，两片磁阻内存MRAM采用T型拓扑结构，单独焊接一片也不会影响总线高速数据传输的等长要求。
附图说明
图1为本发明基于PCIE接口的非易失性存储方法的流程示意图。
图2为本发明基于PCIE接口的非易失性存储系统的框图。
图3为如图2所示的基于PCIE接口的非易失性存储系统的一个实施例的示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，而不构成对本发明的限制。
首先参考图1，本发明提供一种基于PCIE接口的非易失性存储方法，包括如下步骤：
步骤一、X86主板关机时，X86主板使用的内存数据经PCIE接口传递到非易失性存储装置；
步骤二、将数据从PCIE接口写入到非易失性存储装置中。
如图3所示的实施例中，为PCIE接口和非易失性存储装置之间配置PCIE硬核IP模块，建立核处理PCIE协议数据链，再通过并行总线与非易失性存储装置连接，其中，本实施例中的PCIE硬核IP模块控制芯片选用ALTERA Cyclone V GX系列FPGA，该系列为根端口和端点配置PCIE硬核IP模块，无需再接其他接口芯片，实现了PCIE接口和非易失性存储装置之间的高速数据传输，其中，PCIE硬核IP模块包含了处理层、链路层、物理层所要求的功能，支持PCIE1.0或PCIE2.0版本，X1/X2/X4吞吐量。
如图3所示的实施例中，所述非易失性存储装置为磁阻内存MRAM。系统供电直接取自PCIE接口提供的电源，FPGA自带硬核处理PCIE协议的数据链，再通过并行总线与MRAM连接，实现数据从PCIE接口到MRAM的存储，由于MRAM的铁磁性存储结构，磁阻内存几乎可以无限次重写，而铁磁体的磁性也不会由于掉电而消失，从而能够在掉电后继续保存。为方便存储容量的扩展，采用两片MRAM并联，可根据存储容量需求选择一片或者两片MRAM，两片MRAM采用T型拓扑结构，单独焊接一片也不会影响总线高速数据传输的等长要求。
为实现上述目的，本发明还采用以下技术方案：如图2所示，提供一种基于PCIE接口的非易失性存储装置，包括：传输模块1：用于X86主板关机时，数据经PCIE接口传递到非易失性存储装置；
写入模块2：用于将数据从PCIE接口写入到非易失性存储装置中。
如图3所示的实施例中，为PCIE接口和非易失性存储装置之间配置PCIE硬核IP模块，建立核处理PCIE协议数据链，再通过并行总线与非易失性存储装置连接，其中，本实施例中的PCIE硬核IP模块控制芯片选用ALTERA Cyclone VGX系列FPGA，该系列为根端口和端点配置PCIE硬核IP模块，无需再接其他接口芯片，实现了PCIE接口和非易失性存储装置之间的高速数据传输，其中，PCIE硬核IP模块包含了处理层、链路层、物理层所要求的功能，支持PCIE1.0或PCIE2.0版本，X1/X2/X4吞吐量。
如图3所示的实施例中，所述非易失性存储装置为磁阻内存MRAM。系统供电直接取自PCIE接口提供的电源，FPGA自带硬核处理PCIE协议的数据链，再通过并行总线与MRAM连接，实现数据从PCIE接口到MRAM的存储，由于MRAM的铁磁性存储结构，磁阻内存几乎可以无限次重写，而铁磁体的磁性也不会由于掉电而消失，从而能够在掉电后继续保存。为方便存储容量的扩展，采用两片MRAM并联，可根据存储容量需求选择一片或者两片MRAM，两片MRAM采用T型拓扑结构，单独焊接一片也不会影响总线高速数据传输的等长要求。
以上所述本发明的具体实施方式，并不构成对本发明保护范围的限定。任何根据本发明的技术构思所作出的各种其他相应的改变与变形，均应包含在本发明权利要求的保护范围内。
Claims (10)
1.一种基于PCIE接口的非易失性存储方法，其特征在于，包括如下步骤：
步骤一、X86主板关机时，X86主板使用的内存数据经PCIE接口传递到非易失性存储装置；
步骤二、将数据从PCIE接口写入到非易失性存储装置中。
2.如权利要求1所述的方法，其特征在于，为PCIE接口和非易失性存储装置之间配置PCIE硬核IP模块，建立核处理PCIE协议数据链，再通过并行总线与非易失性存储装置连接，实现了PCIE接口和非易失性存储装置之间的高速数据传输，其中，PCIE硬核IP模块包含了处理层、链路层、物理层所要求的功能，支持PCIE1.0或PCIE2.0版本，X1/X2/X4吞吐量。
3.如权利要求2所述的方法，其特征在于，所述PCIE硬核IP模块包括控制芯片，所述控制芯片选用ALTERA Cyclone V GX系列FPGA。
4.如权利要求1～3任一项所述的方法，其特征在于，所述非易失性存储装置为磁阻内存MRAM。
5.如权利要求4所述的方法，其特征在于，为方便存储容量的扩展，可采用两片磁阻内存MRAM并联，两片磁阻内存MRAM采用T型拓扑结构。
6.一种基于PCIE接口的非易失性存储系统，其特征在于，包括如下模块：
传输模块：用于X86主板关机时，X86主板使用的内存数据经PCIE接口传递到非易失性存储装置；
写入模块：用于将数据从PCIE接口写入到非易失性存储装置中。
7.如权利要求6所述的系统，其特征在于，PCIE接口和非易失性存储装置之间配置PCIE硬核IP模块，建立核处理PCIE协议数据链，再通过并行总线与非易失性存储装置连接，实现了PCIE接口和非易失性存储装置之间的高速数据传输，其中，PCIE硬核IP模块包含了处理层、链路层、物理层所要求的功能，支持PCIE1.0或PCIE2.0版本，X1/X2/X4吞吐量。
8.如权利要求7所述的系统，其特征在于，所述PCIE硬核IP模块包括控制芯片，所述控制芯片选用ALTERA Cyclone V GX系列FPGA。
9.如权利要求6～8任一项所述的系统，其特征在于，所述非易失性存储装置为磁阻内存MRAM。
10.如权利要求9所述的系统，其特征在于，为方便存储容量的扩展，可采用两片磁阻内存MRAM并联，两片磁阻内存MRAM采用T型拓扑结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711468569.0A CN109977048A (zh) | 2017-12-28 | 2017-12-28 | 基于pcie接口的非易失性存储方法及系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711468569.0A CN109977048A (zh) | 2017-12-28 | 2017-12-28 | 基于pcie接口的非易失性存储方法及系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109977048A true CN109977048A (zh) | 2019-07-05 |
Family
ID=67075452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711468569.0A Pending CN109977048A (zh) | 2017-12-28 | 2017-12-28 | 基于pcie接口的非易失性存储方法及系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109977048A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101620539A (zh) * | 2008-07-01 | 2010-01-06 | 联想(北京)有限公司 | 开关机方法和计算机 |
| CN202178760U (zh) * | 2011-07-28 | 2012-03-28 | 北京中科戎大信息技术有限公司 | 一种基于pcie的高速数据收发一体装置 |
| CN105224482A (zh) * | 2015-10-16 | 2016-01-06 | 浪潮(北京)电子信息产业有限公司 | 一种fpga加速卡高速存储系统 |
| CN105335326A (zh) * | 2015-10-10 | 2016-02-17 | 广州慧睿思通信息科技有限公司 | 一种基于fpga的pcie转sata接口阵列的装置 |
-
2017
- 2017-12-28 CN CN201711468569.0A patent/CN109977048A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101620539A (zh) * | 2008-07-01 | 2010-01-06 | 联想(北京)有限公司 | 开关机方法和计算机 |
| CN202178760U (zh) * | 2011-07-28 | 2012-03-28 | 北京中科戎大信息技术有限公司 | 一种基于pcie的高速数据收发一体装置 |
| CN105335326A (zh) * | 2015-10-10 | 2016-02-17 | 广州慧睿思通信息科技有限公司 | 一种基于fpga的pcie转sata接口阵列的装置 |
| CN105224482A (zh) * | 2015-10-16 | 2016-01-06 | 浪潮(北京)电子信息产业有限公司 | 一种fpga加速卡高速存储系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104781801B (zh) | 使固态驱动器配置成采用存储模式或存储器模式操作的技术 | |
| CN102298561B (zh) | 一种对存储设备进行多通道数据处理的方法、系统和装置 | |
| CN104981873B (zh) | 在发送写入数据到存储器的同时从存储器读取数据的系统和方法 | |
| CN107391397A (zh) | 支持近存储器和远存储器访问的存储器通道 | |
| CN110299159A (zh) | 存储器装置、存储器装置的操作方法及存储器系统 | |
| CN105159731A (zh) | 一种fpga配置文件远程升级的装置 | |
| CN102866980B (zh) | 用于多核微处理器片上互连网络的网络通信胞元 | |
| CN104008069B (zh) | 一种数据保护方法、装置及设备 | |
| CN104681077A (zh) | 一种mram-nand控制器及贴片式固态硬盘 | |
| CN105320462A (zh) | 固态硬盘存取数据的方法 | |
| CN103309626A (zh) | 实现网络芯片多读写端口存储器的方法及相应存储器 | |
| CN104375959A (zh) | 一种powerpc云存储平台采用nvdimm实现数据保护的方法 | |
| CN109411007A (zh) | 一种基于fpga的通用闪存测试系统 | |
| CN207008602U (zh) | 一种基于NandFlash存储器多通道的存储阵列控制装置 | |
| JP2014532929A (ja) | 埋め込みメモリ及び埋め込み式記憶システム | |
| CN103064749A (zh) | 一种进程间通信方法 | |
| CN109977048A (zh) | 基于pcie接口的非易失性存储方法及系统 | |
| CN103164344B (zh) | 一种闪存存储设备中数据管理的方法及装置 | |
| CN101783165A (zh) | 一种半导体存储器、半导体存储器系统及其对应编程方法 | |
| US9087050B2 (en) | Memory controller and operating method thereof | |
| US11733926B2 (en) | Command sequencing for read operations by solid-state drives | |
| CN102523168B (zh) | 一种传输报文的方法及装置 | |
| CN105139890A (zh) | 一种信息处理方法及固态硬盘 | |
| CN106997275B (zh) | 缓存管理方法及使用该方法的电子装置 | |
| CN103729326A (zh) | 基于移位寄存器的gpio扩展方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190705 |