CN109634880A - 一种数据采集设备、数据交互设备及数据采集系统 - Google Patents
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Abstract
本发明公开了一种数据采集设备，包括采集接口、内存控制器和DDR内存，所述数据采集设备还包括：DDR接口；所述DDR接口与数据交互设备的第一内存条接口相连，以使所述数据交互设备的交互控制器通过所述第一内存条接口和与处理器相连的第二内存条接口，实现所述数据采集设备与所述处理器之间的数据交互。可见，在本方案中，数据采集设备与处理器之间，通过具有内存条接口的数据交互设备相连，可以使处理器像读写本机内存条一样读写数据采集设备的内存，大大降低了采集设备与处理器之间的传输延时，提高传输带宽；本发明实施例还公开了一种数据交互设备及数据采集系统，同样能实现上述技术效果。
Description
技术领域
本发明涉及数据传输技术领域，更具体地说，涉及一种数据采集设备、数据交互设备及数据采集系统。
背景技术
数据采集系统实现了计算机系统和物理客观世界的连接，数据采集系统采集客观世界的各类数据信息，并存储在计算机系统上，进行数据分析与处理。参见图1，为现有方案的数据采集系统的结构框图；通过图1可以看出，该系统主要包括计算机系统以及采集设备，采集设备用来采集待采集信号，计算机系统从采集设备中获取数据，该计算机系统具体为处理器。随着芯片技术的不断发展，带来了更快的数据采集速度，计算机系统与采集设备间的总线传输带宽和总线延时也有了更高的要求。PCIE(peripheral componentinterconnect express)总线作为新一代的传输总线，具有很高的传输速率，常被用作连接处理器与采集设备的接口总线，参见图2，为现有方案中基于PCIE总线的高速数据采集设备结构图，通过图2可以看出，待采集数据经采集设备的采集接口采集后缓存到DDR(DoubleData Rate，双倍速率同步动态随机存储器)内存条，基于PCIE总线的直接内存访问(DirectMemory Access，DMA)能高效的完成采集设备内存到处理器内存的数据搬移。
PCIE总线是目前最常见的连接处理器与采集设备的接口总线，但是通过PCIE总线实现采集设备与处理器之间的连接，存在如下问题：一、存在着固有的传送延时长的弱点：PCIe链路使用串行方式进行数据传送，然而在处理器内部，数据总线仍然是并行的，因此PCIe链路接口需要进行串并转换，这种串并转换将产生较大的延时；除此之外，PCIe总线的数据报文需要经过事务层、数据链路层和物理层，这些数据报文在穿越这些层次时，也将带来延时；二、PCIE总线由于物理层编码开销及TLP(Transaction Layer Packet,事务传输层报文)包头开销，总线带宽通常不能达到理论带宽；以目前常见的PCIE_Gen3*16为例，假设TLP报文有效负载长度为256B，TLP Header为3个双字12B。物理层协议使用128b/130b的编码方案，编码效率为128/130；TLP包头共24B，TLP报文格式参考图3，有效数据带宽效率为256/(256+24)，故PCIE总线的有效带宽效率为(128/130)*(256/280)＝90％。三、基于PCIE的DMA传输需要与处理器进行描述符信号和中断信号的传输，也占用带宽，影响了实际有效传输带宽。
因此，如何降低采集设备与处理器之间的传输延迟，提高传输宽带，是本领域技术人员需要解决的问题。
发明内容
本发明的目的在于提供一种数据采集设备、数据交互设备及数据采集系统，以实现降低采集设备与处理器之间的传输延迟，提高传输宽带。
为实现上述目的，本发明实施例提供了如下技术方案：
一种数据采集设备，包括采集接口、内存控制器和DDR内存，所述数据采集设备还包括：DDR接口；
所述DDR接口与数据交互设备的第一内存条接口相连，以使所述数据交互设备的交互控制器通过所述第一内存条接口和与处理器相连的第二内存条接口，实现所述数据采集设备与所述处理器之间的数据交互。
其中，所述DDR接口包括：与第一内存条接口相连的第一DDR PHY接口，和与DDR内存相连的第二DDR PHY接口。
一种数据交互设备，包括：与数据采集设备的DDR接口相连的第一内存条接口，与处理器相连的第二内存条接口，交互控制器；
所述交互控制器用于通过所述第一内存条接口和所述第二内存条接口，实现所述数据采集设备与所述处理器之间的数据交互。
其中，所述第一内存条接口和所述二内存条接口均为DIMM接口。
一种数据采集系统，包括：数据采集设备、数据交互设备和处理器；
所述数据采集设备的DDR接口与所述数据交互设备的第一内存条接口相连，所述数据交互设备通过所述第二内存条接口与处理器相连；所述数据交互设备的交互控制器用于通过所述第一内存条接口和所述第二内存条接口，实现所述数据采集设备与所述处理器之间的数据交互。
其中，所述DDR接口包括：与所述第一内存条接口相连的第一DDR PHY接口，和与所述数据采集设备的DDR内存相连的第二DDR PHY接口。
其中，所述第一内存条接口和所述二内存条接口均为DIMM接口。
通过以上方案可知，本发明实施例提供的一种数据采集设备，包括采集接口、内存控制器和DDR内存，所述数据采集设备还包括：DDR接口；所述DDR接口与数据交互设备的第一内存条接口相连，以使所述数据交互设备的交互控制器通过所述第一内存条接口和与处理器相连的第二内存条接口，实现所述数据采集设备与所述处理器之间的数据交互。
可见，在本方案中，数据采集设备与处理器之间，通过具有内存条接口的数据交互设备相连，可以使处理器像读写本机内存条一样读写数据采集设备的内存，大大降低了采集设备与处理器之间的传输延时，提高传输带宽；本发明实施例还公开了一种数据交互设备及数据采集系统，同样能实现上述技术效果。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有方案的数据采集系统的结构框图；
图2为现有方案中基于PCIE总线的数据采集设备结构图；
图3为现有方案中放入TLP报文格式参考图；
图4为本发明实施例公开的一种数据采集设备结构示意图；
图5为本发明实施例公开的一种具体的数据采集设备结构示意图；
图6为本发明实施例公开的一种数据交互设备结构示意图；
图7为本发明实施例公开的一种数据采集系统结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例公开了一种数据采集设备、数据交互设备及数据采集系统，以实现降低采集设备与处理器之间的传输延迟，提高传输宽带。
参见图4，本发明实施例提供的一种数据采集设备10，包括采集接口11、内存控制器12和DDR内存13，所述数据采集设备还包括：DDR接口14；
所述DDR接口14与数据交互设备的第一内存条接口相连，以使所述数据交互设备的交互控制器通过所述第一内存条接口和与处理器相连的第二内存条接口，实现所述数据采集设备与所述处理器之间的数据交互。
具体来说，本方案直接使用数据交互设备的内存条接口连接处理器和数据采集设备。且数据交互设备的第一内存条接口和二内存条接口均为DIMM接口。该DIMM(Dual-Inline-Memory-Modules)接口为双列直插式存储模块接口，这样处理器便可以像读写本机内存条一样读写外设内存，数据传输延时为DDR内存条的读延时，数据传输带宽为DDR的读写带宽，与目前方案中通过PCIE总线传输数据的方式相比，大大降低传输延时，提高传输带宽。
参见图5，为本发明实施例提供的一种具体的数据采集设备结构示意图，通过该图可以看出，本方案中的DDR接口14具体包括与第一内存条接口相连的第一DDR PHY接口141，和与DDR内存相连的第二DDR PHY接口142。
在本实施例中，采集接口11采集到数据之后通过内存控制器12缓存到DDR内存条13，当处理器需要读取DDR内存13的数据时，直接通过与处理器相连的DIMM接口访问数据采集设备的DDR内存13，采集设备完成了与处理器相连的第一DDR PHY接口141和与DDR内存条相连的第二PHY接口142的实现。需要说明的是，图4和图5中的主机即为本方案中的处理器。可以看出，本方案中数据采集设备的DDR接口通过内存条DIMM接口连接处理器的方式，可以大大降低传输延时，提高传输带宽。
参见图6，为本发明实施例提供的一种数据交互设备20，包括：与数据采集设备的DDR接口相连的第一内存条接口21，与处理器相连的第二内存条接口22，交互控制器23；
所述交互控制器23用于通过所述第一内存条接口21和所述第二内存条接口22，实现所述数据采集设备10与所述处理器之间的数据交互；其中，所述第一内存条接口21和所述二内存条接口22均为DIMM接口。
在本实施例中，数据交互设备20可以实现数据采集设备10与处理器之间的数据交互，也就是说，数据采集设备10将采集的数据存储在DDR内存13以后，处理器可以通过第一内存条接口21从DDR内存中获取采集数据，由于第二内存条接口与处理器的接口相连，因此可将采集数据通过第二内存条接口发送至处理器，以便处理器进行数据处理；同样的，如果处理器要向数据采集设备写入数据时，数据交互设备10也可通过与处理器相连的第二内存条接口22获取写入数据，将该写入数据通过与数据采集设备之间的第一内存条接口21写入数据采集设备，从而实现了数据采集设备10与处理器之间的数据交互。
可以看出，本方案通过使用DIMM接口连接处理器和采集设备，从而实现了处理器高效的访问数据采集设备内存，大大降低了高速采集设备的传输延时并提高了传输带宽。
下面对本发明实施例提供的数据采集系统进行介绍，下文描述的数据采集系统与上文描述的数据采集设备及数据交互设备可以相互参照。
参见图7，本发明实施例提供的一种数据采集系统，包括：数据采集设备10、数据交互设备20和处理器30；
所述数据采集设备的DDR接口与所述数据交互设备的第一内存条接口相连，所述数据交互设备通过所述第二内存条接口与处理器相连；所述数据交互设备的交互控制器用于通过所述第一内存条接口和所述第二内存条接口，实现所述数据采集设备与所述处理器之间的数据交互。
其中，所述DDR接口包括：与所述第一内存条接口相连的第一DDR PHY接口，和与所述数据采集设备的DDR内存相连的第二DDR PHY接口。
其中，所述第一内存条接口和所述二内存条接口均为DIMM接口。
在本方案中，处理器访问数据采集设备的内存的延时为DDR内存的最大读延时，数据传输带宽为DDR接口带宽，以2400MHz的DDR4内存条为例，与目前常用的PCIE gen3*16为例进行比较，参见表1，为方案和PCIE DMA方式的传输性能比较表：
表1
| 传输延时 | 传输带宽 | |
| PCIE DMA | 500ns | 8.0Gbps*16*90％＝14.4GB/s |
| 本发明装置 | 27.5ns(CL＝17,RL＝33) | 2400M*64/8＝19.2GB/s |
如表一所示：处理器发起一次读请求到收到读数据的传输延时，如果通过PCIEDMA的方式，需要约500ns的延时(实际测试结果)，而通过本方案，则只需要27.5ns(最大读延时为33个时钟周期，以1200MHz为例)；如果通过PCIE DMA，则传输带宽为8.0Gbps*16*90％＝14.4GB/s，而使用本发明装置，传输带宽为1200*2*64/8＝19.2GB/s，可以看出，本方案通过数据交互设备的内存条接口，有效提高了数据传输性能。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (7)
1.一种数据采集设备，包括采集接口、内存控制器和DDR内存，其特征在于，所述数据采集设备还包括：DDR接口；
所述DDR接口与数据交互设备的第一内存条接口相连，以使所述数据交互设备的交互控制器通过所述第一内存条接口和与处理器相连的第二内存条接口，实现所述数据采集设备与所述处理器之间的数据交互。
2.根据权利要求1所述的数据采集设备，其特征在于，所述DDR接口包括：与第一内存条接口相连的第一DDR PHY接口，和与DDR内存相连的第二DDR PHY接口。
3.一种数据交互设备，其特征在于，包括：与数据采集设备的DDR接口相连的第一内存条接口，与处理器相连的第二内存条接口，交互控制器；
所述交互控制器用于通过所述第一内存条接口和所述第二内存条接口，实现所述数据采集设备与所述处理器之间的数据交互。
4.根据权利要求3所述的数据采集设备，其特征在于，所述第一内存条接口和所述二内存条接口均为DIMM接口。
5.一种数据采集系统，其特征在于，包括：数据采集设备、数据交互设备和处理器；
所述数据采集设备的DDR接口与所述数据交互设备的第一内存条接口相连，所述数据交互设备通过所述第二内存条接口与处理器相连；所述数据交互设备的交互控制器用于通过所述第一内存条接口和所述第二内存条接口，实现所述数据采集设备与所述处理器之间的数据交互。
6.根据权利要求5所述的数据采集系统，其特征在于，所述DDR接口包括：与所述第一内存条接口相连的第一DDR PHY接口，和与所述数据采集设备的DDR内存相连的第二DDR PHY接口。
7.根据权利要求6所述的数据采集系统，其特征在于，所述第一内存条接口和所述二内存条接口均为DIMM接口。
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