CN108886366B - 具有时间分离的adc控制器 - Google Patents

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Abstract

本发明的实施例可包含ADC电路，所述ADC电路包含信道寄存器集、转换请求触发器、优先编码器电路及控制器电路。所述控制器电路可经配置以：接收转换请求信号；将所述转换请求信号锁存到所述转换请求触发器中；通过所述优先编码器电路确定最高优先待决转换请求；及输出有源信道识别符码。所述信道识别符可经配置以通过识别所接收选择位而选择有源的所述数据信道寄存器集。所述实施例可包含基于所述信道识别符码而将来自选定模拟输入的经转换值存储到数据输出寄存器的逻辑。

Description

具有时间分离的ADC控制器
技术领域
本发明涉及模/数转换器，特定来说，涉及可在具有时间分离特征的微控制器内实施的模/数转换器。
相关申请案的交叉参考
本申请案主张2016年8月16日申请的第62/375,735号美国临时专利申请案的优先权，所述申请案的内容并入本文中。
背景技术
模/数转换器(ADC)通常实施于微控制器中且用于许多应用中。特定来说，高速ADC通常用于切换模式电力供应器(SMPS)应用中。SMPS控制回路可能需要极快速地获取且处理模拟电压/电流的ADC测量。然而，在处理数据缓冲器且处置中断服务例程(ISR)时，SMPS控制回路可能被中断。
可作出信号波形上的多个特定点(例如此波形的峰值或谷值)的测量，且这些值可被视为相异值。可需要用户测量单个波形上的多个特定点，以在控制回路周期期间循序读取ADC且管理缓冲器。相比之下，本发明的实施例可读取这些相异值且在相关联控制算法中一次处理所述相异值。
发明内容
本发明的实施例可包含设备，所述设备包含：ADC电路，其包含信道寄存器集；转换请求触发器；优先编码器电路；及控制器电路。所述控制器电路可经配置以：接收转换请求信号；将所述转换请求信号锁存到所述转换请求触发器中；通过所述优先编码器电路确定最高优先待决转换请求；及输出有源信道识别符码。所述信道识别符码可经配置以通过识别所接收模拟选择位而选择有源的所述多个数据信道寄存器集。所述设备可包含控制逻辑，所述控制逻辑经配置以基于所述信道识别符码将来自选定模拟输入的经转换值存储到数据输出寄存器。在与任何上文实施例的组合中，所述控制器电路可包含状态机。在与任何上文实施例的组合中，所述转换请求触发器可经配置以在转换过程完成时被清除。在与任何上文实施例的组合中，所述设备可包含针对每一信道寄存器集的转换请求触发器。在与任何上文实施例的组合中，所述设备可包含比模拟输入更多或更少的信道寄存器。在与任何上文实施例的组合中，所述信道寄存器集可彼此并行存取。在与任何上文实施例的组合中，可在向允许存取在其中的内容的软件发出中断之前设置所述信道寄存器集。在与任何上文实施例的组合中，所述设备可进一步包含连接引脚、定时器及PWM模块，其中所述转换请求信号是由所述定时器、所述PWM模块或所述装置引脚中的一者产生。在与任何上文实施例的组合中，所述选定模拟输入可选自施加到模拟输入多路复用器的多个模拟输入。在与任何上文实施例的组合中，所述控制器电路经进一步配置以引起根据所述选定模拟输入的随后测量。在与任何上文实施例的组合中，所述控制逻辑经进一步配置以将所述随后测量存储到多个信道寄存器中。在与任何上文实施例的组合中，所述设备进一步包含中断处置器电路，所述中断处置器电路经配置以在将所述随后测量存储于所述多个信道寄存器中之后，产生对软件的中断。
本发明的实施例包含ADC，所述ADC包括上文实施例的所述设备中的任一者。此外，本发明的实施例包含微控制器，所述微控制器包括上文实施例的所述设备或ADC中的任一者。另外，本发明的实施例包含由上文所描述的所述设备、ADC或微控制器中的任一者执行的方法。
附图说明
图1是用以触发ADC转换的脉冲宽度调制(PWM)信号的时序图的说明，其中每一转换经指派到不同输出寄存器。
图2是使用单个寄存器来存储后续转换的常规ADC的说明。
图3是典型I-Q ADC的说明。
图4是根据本发明的实施例的具有时间分离的ADC控制器的示范性框图。
图5A到5B是根据本发明的实施例的具有时间分离的ADC控制器的更详细示范性框图。
具体实施方式
本发明的各种实施例可经配置以基于时序信号获取特定信号的样本且将数据放置或“频格化”于唯一寄存器中，以减小处理测量数据的软件额外开销。
ADC是在微控制器中最常见的外围装置。SMPS应用及其它严苛应用需要极快速ADC。根据一些实施例的一些微控制器包括双核心或多核心架构，其中每一核心包括其自身ADC。其它双核心或多核心架构包括在核心之间共享的ADC外围单元。根据一个实施例，双核心装置经设计以尤其针对电力供应器应用且并入操作快达10ns的超速ADC。此ADC足够快(例如)以在临界拐点处取样电感器电流波形。根据针对此ADC外围装置的实施例的新控制器并入称为“时间分离”的特征。
图1展示根据本发明的实施例的用以触发ADC转换的脉冲宽度调制信号的时序图，其中每一转换经指派到不同输出寄存器。信号的所展示三个样本说明所关注实例拐点。第一PWM信号可在PWM信号的上升或下降边缘上产生待获取的样本，从而导致图1的样本输出到编号1及2的寄存器。第二PWM信号可在PWM信号的下降边缘上产生待获取的样本，从而导致图2的样本输出到寄存器3。在任何情况中，本发明的实施例的高速可使控制器能够引导ADC以在(例如)所关注信号的峰值、谷值或中高层处获取样本。
图2说明常规ADC配置及操作。在ADC 202中，可每个模拟输入实施单个输出寄存器。给定多个模拟输入，可对输入多路复用。控制器可引起ADC循序取样模拟输入，且使用A/D转换的结果将模拟输入路由到相应输出寄存器。可基于系统、处理器或微控制器上运行的软件而存取个别数据寄存器。软件可通过存取对应数据寄存器而存取给定模拟输入的数据。数据寄存器可相对于模拟输入在1:1基础上存在。
在ADC 204中，可使用先进先出(FIFO)存储器将A/D转换的结果输出到在系统、处理器或存储器上运行的软件。然而，在此情况中，存取FIFO的软件必须充分理解且转换FIFO中的数据。软件不能仅存取FIFO来寻找单个模拟输入的数据，这是因为此存取需要知道由ADC 204执行何种其它转换过程及其参数。例如，为整理ADC 204的输出，可需要知道通过整个ADC 204有源地转换的模拟输入的数目及其速率。
图3说明典型I-Q ADC。I-Q ADC可测量在一些信号处理、无线及光纤应用中是有用的正弦信号的I部分及Q部分。可使用两个ADC实施ADC 302，每一ADC用于信号的I部分及信号的Q部分。每一此ADC可将其值输出到专用寄存器。然而，此解决方案可为昂贵的，这是因为302中的个别ADC可需要大量裸片或半导体空间、电力或成本来实施。
可使用单个ADC实施ADC 304以捕获信号的I部分及Q部分两者，每一部分经输出到个别数据寄存器。然而，为捕获信号的I部分及Q部分两者，必须执行刚性计时以正确捕获不同分量。
图4说明根据本发明的实施例的经配置用于时间分离的ADC 400的框图。可通过模拟电路与数字电路的任何适合组合实施ADC 400的元件。ADC 400可经配置以使用由控制电路418控制的ADC电路428来执行ADC转换，其中转换由转换请求或触发信号414唯一计时。
ADC 400可利用数据信道402。多个数据信道可从相同或不同模拟信号收集数据。可在时间上分离转换。此外，可将转换的结果放置于不同物理位置或寄存器中。ADC 400的用户(例如软件)可组织及重新组织数据信道402以配合特定应用。
个别数据信道402可包含输入选择寄存器404、触发选择寄存器406及数据输出寄存器408。每一数据信道402还可包含或与以下相关联：一或多个转换请求或触发信号414；多路复用器410，其经配置以多路复用转换请求或触发信号414；及转换请求触发器(FF)412，其经配置以接收多路复用器410的经多路复用输出。在图4的实例中，ADC 400可与ADC信道402A到402N一起使用，但可在其中实施任何适合数目个ADC信道。
ADC 400还可包含经配置以将不同模拟输入多路复用到ADC电路428中的多路复用器422。在图4的实例中，可选择模拟输入420的特定模拟输入，以通过经配置以多路复用选择信号424的另一多路复用器426从多路复用器422输出。选择信号424可对应于数据信道402。
ADC 400可包含优先编码器电路416。优先编码器电路416可经配置以确定在转换请求信号414中作出的待决转换请求的最高优先权。可根据识别哪个数据信道402包含最高优先待决转换请求的信道识别符识别待决转换请求的最高优先权。可以表示为“chnl_id[x:0]”的有源信道识别符码识别信道。
转换请求信号414可由其中实施ADC 400的微控制器的其它部分产生，或由在此微控制器外部的元件或电路产生且由所述微控制器接收。例如，转换请求信号414可源自定时器、PWM控制电路或微控制器引脚。转换请求信号414可经接收且锁存到与控制相关联多路复用器410的触发选择信号相关联的FF 412中。转换请求信号414可并行提供到多路复用器410中的每一者。
转换请求信号414可锁存于FF 412中。优先编码器电路416可识别锁存于FF 412中的哪个转换请求信号414是最高优先。优先编码器电路416可将有源信道识别符码输出到控制电路418。如果存在任何有源输入，那么优先编码器电路416可将指示存在待决有源输入的信号输出到控制电路418。
当控制电路418接收存在待决有源输入的信号时，控制电路418可中断从优先编码器电路416接收的信道识别符，以引导对应模拟输入420到ADC电路428的路由以执行模/数转换。控制电路418可使用信道识别符码来选择数据信道402中的哪个数据信道寄存器集是有源的且将存储ADC的结果。控制电路418可将输入选择信号424控制到多路复用器426中以通过多路复用器422选择相关联模拟输入420。寄存器404、406内的值可用来应用于选择424、410。控制电路418可发出控制逻辑以在转换之后清除相关联FF 412。针对下一待决转换请求重复过程。
可通过ADC 400执行ADC，而不通过在其中嵌入ADC 400的微控制器的CPU进行有源控制。此CPU可仅初始编程各种寄存器。一旦经转换值可用于进一步处理，则ADC 400可发出中断。
ADC电路428可以极低样本到输出延时(例如10ns)执行。因此，ADC 400的用户可能够取样例如图1中所展示的模拟信号上的许多不同点。例如，用户可编程在提供到ADC 400的模拟输入的电力供应器中的峰值及谷值电感器点处的对ADC 400请求的测量。在一个实施例中，信道402可为数字的且与模拟输入420分离。通过此分离，ADC 400的用户可获取单个信号的两个不同样本，其中可将两个不同样本放置于专用寄存器中。此外，可作出单个模拟输入信号的两个以上此类样本。ADC 400可支持可通过数字信道402的数目启用的尽可能多的样本的收集。可在未由ADC 400的用户的临时软件干预的情况下来收集样本。ADC 400的软件或用户可从寄存器收集数据，且其它样本的随后收集可不受软件中断的阻止。ADC400的用户无需收集第一样本，接着重新发出针对第二样本的请求。取样单个模拟输入的多个部分的能力可被称为时间分离。
图5A到5B是根据本发明的实施例的具有时间分离的ADC 500的更详细示范性框图。ADC 500可实施ADC 400的方面。ADC 500可包含转换请求逻辑502、转换控制逻辑504、数据输出逻辑508及实施ADC、可编程增益放大器(PGA)及多路复用器(MUX)的模拟块506。
如上文所论述，可以类似于中断控制器的方式组织ADC 500的输入级。类似中断控制器，可存在与每一数据信道相关联的FF。每一数据信道可指定针对其转换触发信号的信号源。在每一请求FF的输入上的多路复用器选择所需转换请求触发信号。当作出请求(转换触发)时，设置相关联请求FF。将请求FF的输出馈送到优先编码器中以确定下一个应处置哪个请求。
转换请求逻辑502可包含转换请求FF、亚稳态接口、保持寄存器及请求优先编码器。可经由固定方案选择优先权。给定十六个数据信道(ADATA 0…ADATA 15)的实例，ADATA0数据信道可具有最高优先权而ADATA 15可具有最低优先权。优先编码器可选择最高优先待决请求且产生表示相关联数据信道的数目的ID位字段。在ADC核心电路已取样模拟输入信号且开始转换过程之后，可清除相关联请求FF。
FF可捕获从多种外围装置产生的短持续时间请求脉冲(触发器)。FF可实施为边缘敏感触发请求触发器。这些可异步设置且同步清除。产生触发信号的外围装置可以不同于ADC时钟频率的时钟频率操作。FF的输出可通过亚稳态性寄存器及保持寄存器。一旦已检测且选择最高优先转换请求，则保持寄存器可防止转换请求优先选择状态中的任何进一步改变直到电流转换周期已进展到足以开始下一转换周期为止。
如上文所论述，请求优先编码器电路可经配置以监测所有待决转换请求。如果存在一个以上数据信道转换请求待决，那么请求优先编码器电路选择最高优先输入。输出可包含表示针对转换选择的数据信道的识别符的4位值。另外，输出称为“convert_req”的信号以指示已经请求转换。
转换控制逻辑504的顶部中所展示的多路复用器可基于由请求优先编码器电路产生的信道识别符而从适当ACCRx寄存器选择增益、信号源及稳定时间值。寄存器(例如数字信道中的输入选择寄存器及触发选择寄存器)可存储待路由到转换请求逻辑502及转换控制逻辑504的多路复用器及其它选择逻辑的此信息。
转换控制逻辑504还可包含一或多个转换单热解码器电路。此电路可唯一地解码哪个数据信道处于转换过程中。输出信号(转换[n:0])可清除与当前在转换中的数据信道相关联的转换请求FF。清除请求FF解码器仅可在cycle_active＝1时启用。电路可监测所有待决转换请求。解码器电路可解码PGASRC_SEL[x][3:0]位字段。解码器电路的输出可启用适当模拟垫开关，使得所需模拟信号达到PGA多路复用器。
转换控制逻辑504还可包含稳定时间及控制逻辑块。此电路可经配置以处置ADC转换过程的起始及计时。可在ADC时钟信号(adc_clk)的下降边缘上计时ADC转换开始信号“div4_gate”。ADC控制器模块中的其它电路可使用ADC的上升边缘(使用adc_clk的上升边缘)。稳定时间及控制逻辑块可在已接收且优先新转换请求时启用时间段，但其仍等待ADC完成预先存在转换过程。在此时间期间，启用适当模拟垫开关，且应用PGA输入多路复用器选择。因此，电路提供额外PGA信号获取任务及稳定时间。此模拟信号选择过程可在现有转换过程已完成取样阶段之后在所述现有转换过程仍是有源时操作。可在convert_req＝1及cycle_active＝0时接受且开始新取样及转换周期。一旦开始新周期，则可起始PGA稳定定时器。
数据输出逻辑508可包含数据格式器、数据寄存器、比较器、过取样过滤器及FIFO。数据输出逻辑508可独立于转换控制逻辑504操作。一旦从稳定定时器记录“data_rdy”信号，且将其作为数据输出块控制且传递到数据输出逻辑508作为“wr_en”信号，且chnl_id[3:0]信号被记录为“chnl_id_dly[3:0]”信号，数据输出逻辑508可随后独立地操作。数据输出逻辑508可包含针对ADATAx寄存器、比较器及FIFO的一个时钟延时。数据输出逻辑508可(例如)将12位宽数据拉伸成用于FIFO的16位宽结果，或用于存储到32位寄存器中的32位宽数据。此可保存软件格式化ADC结果的任务用于进一步计算。如果“wr_en”信号被断言，那么经格式化数据可经存储到由chnl_id[3:0]信号指定的适当数据寄存器(ADATA0-ADATA15)中。即使数据还可存储于任选FIFO中，但有效数据始终存储于数据寄存器中。
尽管已在本发明中说明特定实施例，然可在不脱离本发明的精神及教示的情况下，对本发明的实例实施例作出添加、修改、减去及其它变更。

Claims (13)

1.一种模/数转换器电路，其包括：
模/数转换器；
模拟多路复用器，其与所述模/数转换器耦合；
多个数据信道寄存器集，每一寄存器集包含输入选择寄存器、触发选择寄存器及数据寄存器；
转换请求触发器，其经配置以锁存转换触发信号；
优先级编码器电路，其经配置以确定最高优先级待决转换请求及产生信道识别符码；
控制器电路，其经配置以：
自所述优先级编码器电路接收转换请求信号；
自所述优先级编码器电路接收所述信道识别符码，其中所述信道识别符码经配置以通过识别所接收模拟选择位而自所述多个数据信道寄存器集中选择有源数据信道寄存器集；
基于存储在所述输入选择寄存器和/或所述触发选择寄存器中的信息，通过所述模拟多路复用器为所述模/数转换器选择模拟信号；及
控制逻辑经配置以基于所述信道识别符码将来自选定模拟输入的经转换值存储到数据输出寄存器；及
多个连接引脚、定时器及脉冲宽度调制模块，其中通过所述定时器、所述脉冲宽度调制模块或所述多个连接引脚中的一者产生所述转换请求信号。
2.根据权利要求1所述的模/数转换器电路，其中所述控制器电路包含状态机。
3.根据权利要求1所述的模/数转换器电路，其中所述转换请求触发器经配置以在转换过程完成时被清除。
4.根据权利要求1所述的模/数转换器电路，其进一步包括选择多路复用器，其接收来自所述输入选择寄存器的输入选择信号且具有控制所述模拟多路复用器的输出。
5.根据权利要求1所述的模/数转换器电路，其中：
所述控制器电路经进一步配置以执行对来自所述选定模拟输入的模拟信号上不同点的取样的随后测量；及
所述控制逻辑经进一步配置以将所述随后测量存储到多个信道寄存器中。
6.根据权利要求5所述的模/数转换器电路，其中：
所述模/数转换器进一步包括中断处置器电路，所述中断处置器电路经配置以在将所述随后测量存储于所述多个信道寄存器中之后产生对软件的中断。
7.一种微控制器，其包含根据权利要求1到6中任一权利要求所述的模/数转换器电路。
8.一种通过根据权利要求1到6中任一权利要求所述的模/数转换电路在微控制器内进行自动化模/数转换的方法，所述方法包括以下的步骤：
根据存储在所述触发选择寄存器中的触发选择将所述转换请求信号锁存到转换请求触发器中；
通过优先级编码器电路确定最高优先级待决转换请求，及产生转换请求信号及相关联的信道识别符码，其中所述信道识别符码经配置以通过识别所接收模拟选择位而自多个数据信道寄存器集中选择有源数据信道寄存器集；
将所述模拟选择位转发到模拟输入多路复用器；及
将来自选定模拟输入的经转换值存储到与所述信道识别符码相关联的数据输出寄存器。
9.根据权利要求8所述的方法，其进一步包括在所述转换过程完成时清除所述转换请求触发器。
10.根据权利要求8所述的方法，其中通过如由转换请求信号选择寄存器中的设置选择的定时器、PWM模块或装置引脚产生所述转换请求信号。
11.根据权利要求8所述的方法，其进一步包括通过多路复用器接收来自所述输入选择寄存器的输入选择信号，并通过所述多路复用器控制所述模拟多路复用器。
12.根据权利要求8所述的方法，其进一步包括：
执行对来自所述选定模拟输入的模拟信号上不同点的取样的随后测量；及
将所述随后测量存储到多个信道寄存器中。
13.根据权利要求12所述的方法，其进一步包括：
在将所述随后测量存储于所述多个信道寄存器中之后产生对软件的中断。
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