JP2022116784A - 半導体記憶装置 - Google Patents

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Abstract

【課題】動作を高速化できる半導体記憶装置を提供する。【解決手段】一実施形態の半導体記憶装置は、メモリセルと、ビット線と、第１回路及びラッチ回路を含むセンスアンプとを備える。第１回路は、ビット線に電気的に接続可能であり、メモリセルの読み出し動作において、メモリセルのデータに応じてビット線に電荷が転送される第１ノードと、第１ノードにゲートが接続され、且つラッチ回路に接続された第２ノードに接続可能な第１トランジスタと、第２ノードと第３ノードとを接続可能な第２トランジスタと、第３ノードにゲートが接続され、且つ第１ノードに接続可能な第３トランジスタとを含む。センスアンプは、読み出し動作において、ビット線に電荷を転送したときの第１ノードの第１電圧をセンスし、第１電圧を増幅した第２電圧を第３ノードに印加し、第２電圧を増幅した第３電圧を第１ノードに印加する。【選択図】図６

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特開２０１７－２２４３７４号公報
動作を高速化できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、データを記憶可能なメモリセルと、メモリセルに電気的に接続されたビット線と、ビット線に電気的に接続され、第１回路及びラッチ回路を含むセンスアンプとを備える。第１回路は、ビット線に電気的に接続可能であり、メモリセルの読み出し動作において、メモリセルのデータに応じてビット線に電荷が転送される第１ノードと、第１ノードにゲートが接続され、且つラッチ回路に接続された第２ノードに接続可能な第１トランジスタと、第２ノードと第３ノードとを接続可能な第２トランジスタと、第３ノードにゲートが接続され、且つ第１ノードに接続可能な第３トランジスタとを含む。センスアンプは、読み出し動作において、ビット線に電荷を転送したときの第１ノードの第１電圧をセンスし、第１電圧を増幅した第２電圧を第３ノードに印加し、第２電圧を増幅した第３電圧を第１ノードに印加する。
図１は、第１実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。 図２は、第１実施形態に係るＮＡＮＤ型フラッシュメモリに含まれるメモリセルアレイの回路図である。 図３は、第１実施形態に係るＮＡＮＤ型フラッシュメモリに含まれるメモリセルトランジスタの閾値分布図である。 図４は、第１実施形態に係るＮＡＮＤ型フラッシュメモリに含まれるセンスアンプのブロック図である。 図５は、第１実施形態に係るＮＡＮＤ型フラッシュメモリに含まれるセンスアンプユニットの回路図である。 図６は、第１実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作を示すフローチャートである。 図７は、第１実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作時の各種信号等の電圧を示すタイミングチャートである。 図８は、第１実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作時の各種信号等の電圧を示すタイミングチャートである。 図９は、第２実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作を示すフローチャートである。 図１０は、第２実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作時の各種信号等の電圧を示すタイミングチャートである。 図１１は、第３実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作を示すフローチャートである。 図１２は、第３実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作時の各種信号等の電圧を示すタイミングチャートである。 図１３は、第４実施形態に係るＮＡＮＤ型フラッシュメモリに含まれるセンスアンプユニットの回路図である。 図１４は、第４実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作を示すフローチャートである。 図１５は、第４実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作時の各種信号等の電圧を示すタイミングチャートである。 図１６は、第４実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作時の各種信号等の電圧を示すタイミングチャートである。
以下、図面を参照して実施形態について説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ ＮＡＮＤ型フラッシュメモリの全体構成
本実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成について、図１を用いて説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、制御回路３、電圧生成回路４、ロウデコーダ５、及びセンスアンプ６を含む。
メモリセルアレイ２は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタを含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を有する。各ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。メモリセルアレイ２内のブロックＢＬＫの数及びブロックＢＬＫ内のストリングユニットＳＵの数は任意である。メモリセルアレイ２の詳細については後述する。
制御回路３は、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。
電圧生成回路４は、制御回路３の制御に応じて、データの書き込み、読み出し、及び消去のための電圧を生成し、生成した電圧を、ロウデコーダ５及びセンスアンプ６に印加する。
ロウデコーダ５は、ロウアドレスをデコードする。ロウアドレスは、例えばＮＡＮＤ型フラッシュメモリ１を制御する外部のコントローラ（不図示）から与えられる。ロウデコーダ５は、デコード結果に基づいて、いずれかのブロックＢＬＫを選択し、更にいずれかのストリングユニットＳＵを選択する。ロウデコーダ５は、電圧生成回路４から供給された電圧をブロックＢＬＫに印加する。
センスアンプ６は、データの読み出し動作時には、メモリセルアレイ２から読み出されたデータをセンスし、読み出されたデータをコントローラに出力する。センスアンプ６は、データの書き込み動作時には、コントローラから受信した書き込みデータをメモリセルアレイ２に転送する。
上記構成のＮＡＮＤ型フラッシュメモリ１は、図示せぬＮＡＮＤインターフェースを介してコントローラと接続される。コントローラとＮＡＮＤ型フラッシュメモリ１との間で送受信される信号の具体例は、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ及びＲＥ、ライトプロテクト信号ＷＰｎ、データストローブ信号ＤＱＳ及びＤＱＳｎ、入出力信号ＤＱ、並びにレディ／ビジー信号ＲＢｎである。コントローラは、これらの信号を用いてＮＡＮＤ型フラッシュメモリ１を制御する。
信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ１をイネーブルにするための信号であり、例えばＬｏｗ（“Ｌ”）レベルでアサートされる。なお、「アサート」とは、信号（または論理）が有効（アクティブ）な状態とされていることを意味する。信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号であり、例えばＨｉｇｈ（“Ｈ”）レベルでアサートされる。信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号であり、例えば“Ｈ”レベルでアサートされる。信号ＷＥｎは、受信した信号をＮＡＮＤ型フラッシュメモリ１内へ取り込むための信号であり、例えば“Ｌ”レベルでアサートされる。ＷＥｎがトグルされるたびに、ＮＡＮＤ型フラッシュメモリ１は、信号ＤＱを取り込む。信号ＲＥｎ及びＲＥは、コントローラが、ＮＡＮＤ型フラッシュメモリ１からデータを読み出すための信号である。信号ＲＥｎは信号ＲＥの反転信号である。信号ＲＥｎ及びＲＥがトグルされるたびに、ＮＡＮＤ型フラッシュメモリ１は、コントローラに信号ＤＱを出力する。信号ＷＰｎは、ＮＡＮＤ型フラッシュメモリ１の書き込みまたは消去を禁止するための信号であり、例えば“Ｌ”レベルでアサートされる。信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、及びＷＰｎは、コントローラからＮＡＮＤ型フラッシュメモリ１に送信される。
信号ＤＱＳ及びＤＱＳｎは、信号ＤＱの送受信のタイミングを制御するために使用される。信号ＤＱＳｎは信号ＤＱＳの反転信号である。例えば、データの書き込み時には、書き込みデータＤＱと共に信号ＤＱＳ及びＤＱＳｎがコントローラからＮＡＮＤ型フラッシュメモリ１に送信される。ＮＡＮＤ型フラッシュメモリ１は、信号ＤＱＳ及びＤＱＳｎに同期して書き込みデータＤＱを受信する。また、データの読み出し時には、読み出しデータＤＱと共に信号ＤＱＳ及びＤＱＳｎがＮＡＮＤ型フラッシュメモリ１からコントローラに送信される。信号ＤＱＳ及びＤＱＳｎは、前述の信号ＲＥｎに基づいて生成される。コントローラは、信号ＤＱＳ及びＤＱＳｎに同期して読み出しデータＤＱを受信する。
入出力信号ＤＱは、例えば８ビットの信号である。入出力信号ＤＱは、ＮＡＮＤ型フラッシュメモリ１とコントローラとの間で送受信されるデータの実体であり、例えばコマンドＣＭＤ、アドレスＡＤＤ、書き込みデータまたは読み出しデータＤＡＴ、及びステータス情報ＳＴＳである。
信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ１がビジー状態であるかレディ状態であるかを示す信号であり、例えばＮＡＮＤ型フラッシュメモリ１がビジー状態のときに“Ｌ”レベルとされる。信号ＲＢｎがレディ状態の場合、ＮＡＮＤ型フラッシュメモリ１は、コントローラからコマンドを受信可能であり、信号ＲＢｎがビジー状態の場合、ＮＡＮＤ型フラッシュメモリ１は、コントローラからコマンドを受信不可能である。信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ１からコントローラに送信される。
１．１．２ メモリセルアレイ２の回路構成
メモリセルアレイ２の回路構成について、図２を用いて説明する。図２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１に含まれるメモリセルアレイ２の回路図である。
図２は、メモリセルアレイ２の回路構成の一例を、メモリセルアレイ２に含まれる複数のブロックＢＬＫのうち１個のブロックＢＬＫを抽出して示している。他のブロックＢＬＫも、全て図２に示される構成を有する。
複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍ（ｍは１以上の自然数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＣ０～ＭＣ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＣ０～ＭＣ７は、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＣ０～ＭＣ７は、直列接続される。同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３内のメモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ７の一端に接続される。同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通に接続される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ７の他端に接続される。同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続され、ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。
以上で説明したメモリセルアレイ２の回路構成において、ビット線ＢＬは、例えばブロックＢＬＫ毎に対応する複数のＮＡＮＤストリングＮＳ間で共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１．１．３ メモリセルトランジスタＭＣの閾値分布
メモリセルトランジスタＭＣのとり得る閾値分布について、図３を用いて説明する。図３は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１に含まれるメモリセルトランジスタＭＣの閾値分布図である。以下、メモリセルトランジスタＭＣが８値（３ビット）のデータを記憶可能な場合について説明するが、記憶可能なデータは８値に限定されず、４値（２ビット）でも１６値（４ビット）でもよい。
各メモリセルトランジスタＭＣの閾値電圧は、離散的な８個の分布のいずれかに含まれる値をとる。この８個の分布を閾値の低い順にそれぞれ、“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルと呼ぶことにする。
“Ｅｒ”レベルは、例えばデータの消去状態に相当する。“Ｅｒ”レベルに含まれる閾値電圧は、電圧ＶＡよりも小さく、正または負の値を有する。
“Ａ”～“Ｇ”レベルは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当する。“Ａ”～“Ｇ”レベルの各々に含まれる閾値電圧は、例えば正の値を有する。“Ａ”レベルに含まれる閾値電圧は、電圧ＶＡ以上であり且つ電圧ＶＢ（＞ＶＡ）未満である。“Ｂ”レベルに含まれる閾値電圧は、電圧ＶＢ以上であり且つ電圧ＶＣ（＞ＶＢ）未満である。“Ｃ”レベルに含まれる閾値電圧は、電圧ＶＣ以上であり且つ電圧ＶＤ（＞ＶＣ）未満である。“Ｄ”レベルに含まれる閾値電圧は、電圧ＶＤ以上であり且つ電圧ＶＥ（＞ＶＤ）未満である。“Ｅ”レベルに含まれる閾値電圧は、電圧ＶＥ以上であり且つ電圧ＶＦ（＞ＶＥ）未満である。“Ｆ”レベルに含まれる閾値電圧は、電圧ＶＦ以上であり且つ電圧ＶＧ（＞ＶＦ）未満である。“Ｇ”レベルに含まれる閾値電圧は、電圧ＶＧ以上であり且つ電圧ＶＲＥＡＤ（＞ＶＧ）未満である。なお、電圧ＶＲＥＡＤは、データの読み出し動作時及び書き込み動作時に非選択ワード線ＷＬに印加され、メモリセルトランジスタＭＣをオン状態とさせる電圧である。
以上のように、各メモリセルトランジスタＭＣは、８個の閾値分布のいずれかを有することで、８種類の状態をとることができる。これらの状態を、２進数表記で“０００”～“１１１”に割り当てることで、各メモリセルトランジスタＭＣは３ビットのデータを記憶できる。この３ビットデータを、下位ビットからそれぞれLowerビット、Middleビット、及びUpperビットと呼ぶ。
本実施形態では、“Ｅｒ”～“Ｇ”レベルに対するデータの割り当てを、“Ｅｒ”レベルのデータは“１１１”とし、“Ａ”レベルのデータは“１１０”とし、“Ｂ”レベルのデータは“１００”とし、“Ｃ”レベルのデータは“０００”とし、“Ｄ”レベルのデータは“０１０”とし、“Ｅ”レベルのデータは“０１１”とし、“Ｆ”レベルのデータは“００１”とし、“Ｇ”レベルのデータは“１０１”とする。なお、各レベルに対するデータの割り当ては、任意に設定可能である。図３の例では、隣り合う２つの閾値分布に対応するデータ間において、３ビットのうちの１ビットのみが変化する。従って、Lowerビットを読み出す際には、Lowerビットの値（“０”または“１”）が変化する境界に相当する電圧を用いればよく、このことはMiddleビット及びUpperビットでも同様である。
Lowerビットの読み出しは、“Ｅｒ”レベルと“Ａ”レベルとを区別する電圧ＶＡ、及び“Ｄ”レベルと“Ｅ”レベルとを区別する電圧ＶＥを読み出し電圧として用いる。
Middleビットの読み出しは、“Ａ”レベルと“Ｂ”レベルとを区別する電圧ＶＢ、“Ｃ”レベルと“Ｄ”レベルとを区別する電圧ＶＤ、及び“Ｅ”レベルと“Ｆ”レベルとを区別する電圧ＶＦを読み出し電圧として用いる。
Upperビットの読み出しは、“Ｂ”レベルと“Ｃ”レベルとを区別する電圧ＶＣ、及び“Ｆ”レベルと“Ｇ”レベルとを区別する電圧ＶＧを読み出し電圧として用いる。
１．１．４ センスアンプ６の構成
センスアンプ６の構成について、図４を用いて説明する。図４は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１に含まれるセンスアンプ６のブロック図である。
センスアンプ６は、複数のセンスアンプユニットＳＡＵと複数のラッチ回路ＸＤＬとを含む。
センスアンプユニットＳＡＵは、ビット線ＢＬ毎に設けられ、データの読み出し動作時には、対応するビット線ＢＬに読み出されたデータをセンスし、データの書き込み動作時には、対応するビット線ＢＬに書き込みデータを転送する。図４では、８個のセンスアンプユニットＳＡＵが、１つのバスＤＢＵＳに共通に接続されている。なお、１つのバスＤＢＵＳに接続されるセンスアンプユニットＳＡＵの個数は任意である。以下の説明において、１つのバスＤＢＵＳに共通に接続された８個のセンスアンプユニットＳＡＵを区別する際には、それぞれＳＡＵ＜０＞～ＳＡＵ＜７＞と表記する。
ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵ毎に設けられ、対応するビット線ＢＬに関連するデータを一時的に記憶する。図４では、センスアンプユニットＳＡＵ＜０＞～ＳＡＵ＜７＞にそれぞれ対応する８個のラッチ回路ＸＤＬ＜７：０＞が、１つのバスＤＢＵＳに共通に接続されている。なお、８個のラッチ回路ＸＤＬ＜７：０＞の各々が８個のバスＤＢＵＳにそれぞれ接続されてもよい。また、各ラッチ回路ＸＤＬは、データ線ＩＯに接続される。ラッチ回路ＸＤＬは、バスＤＢＵＳ及びデータ線ＩＯを介してセンスアンプユニットＳＡＵと外部との間のデータの送受信に使用される。すなわち、例えばコントローラから受信したデータは、まず、データ線ＩＯを介してラッチ回路ＸＤＬに記憶され、その後、バスＤＢＵＳを介してセンスアンプユニットＳＡＵに転送される。逆もまた同じである。
１．１．５ センスアンプユニットＳＡＵの回路構成
センスアンプユニットＳＡＵの回路構成について、図５を用いて説明する。図５は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１に含まれるセンスアンプユニットＳＡＵの回路図である。なお、本実施形態では、ビット線ＢＬに流れる電流をセンスする電流センス方式のセンスアンプユニットＳＡＵを例に挙げて説明するが、電圧センス方式のセンスアンプユニットＳＡＵを用いてもよい。
図５は、センスアンプユニットＳＡＵの回路構成の一例を、センスアンプ６に含まれる複数のセンスアンプユニットＳＡＵのうち１個のセンスアンプユニットＳＡＵを抽出して示している。他のセンスアンプユニットＳＡＵも、全て図５に示される構成を有する。
センスアンプユニットＳＡＵは、センス回路ＳＡ、及び３個のラッチ回路（ＳＤＬ、ＡＤＬ、及びＢＤＬ）を含む。
センス回路ＳＡは、データの読み出し時には、ビット線ＢＬに読み出されたデータをセンスし、読み出されたデータが“０”であるか“１”であるかを判定する。センス回路ＳＡは、データの書き込み時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。また、センス回路ＳＡは、ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬ内のデータを用いてＡＮＤ演算またはＯＲ演算を行う。
センス回路ＳＡの詳細について説明する。以下の説明において、トランジスタのソースまたはドレインの一方を「電流経路の一端」と呼び、ソースまたはドレインの他方を「電流経路の他端」と呼ぶ。
センス回路ＳＡは、ｎチャネルＭＯＳトランジスタ１０～２２、ｐチャネルＭＯＳトランジスタ２３、並びに容量素子２４及び２５を含む。
トランジスタ１０は、ゲートに信号ＢＬＣが入力され、電流経路の一端が対応するビット線ＢＬに接続され、電流経路の他端がノードＳＣＯＭに接続される。トランジスタ１０は、対応するビット線ＢＬを信号ＢＬＣに応じた電圧にクランプするためのものである。
トランジスタ１１は、ゲートに信号ＢＬＸが入力され、電流経路の一端がノードＳＣＯＭに接続され、電流経路の他端がノードＳＳＲＣに接続される。トランジスタ１２は、ゲートに信号ＮＬＯが入力され、電流経路の一端がノードＳＣＯＭに接続され、電流経路の他端がノードＳＲＣＧＮＤに接続される。ノードＳＲＣＧＮＤには、例えば接地電圧ＶＳＳが印加される。トランジスタ１２は、対応するビット線ＢＬを充電または放電するためのものである。トランジスタ１３は、ゲートがノードＩＮＶ＿Ｓに接続され、電流経路の一端がノードＳＳＲＣに接続され、電流経路の他端がノードＳＲＣＧＮＤに接続される。トランジスタ１４は、ゲートに信号ＸＸＬが入力され、電流経路の一端がノードＳＣＯＭに接続され、電流経路の他端がノードＳＥＮに接続される。トランジスタ１４は、メモリセルトランジスタＭＣのデータをセンスする期間を制御するためのものである。ノードＳＥＮは、データの読み出し時に、対象となるメモリセルトランジスタＭＣのデータをセンスするためのセンスノードとして機能する。より具体的には、読み出し時に、対象となるメモリセルトランジスタＭＣのオン状態またはオフ状態に応じて、ノードＳＥＮ（及び容量素子２４）にプリチャージされた電荷が、ビット線ＢＬに転送される。このときのノードＳＥＮの電圧をセンスすることによりデータの読み出しが行われる。
トランジスタ１５は、ゲートがノードＳＥＮに接続され、電流経路の一端がトランジスタ１６の電流経路の一端に接続され、電流経路の他端に電圧ＶＬＯＰが印加される。電圧ＶＬＯＰは、例えば接地電圧ＶＳＳである。トランジスタ１６は、ゲートに信号ＳＴＢが入力され、電流経路の他端がバスＬＢＵＳに接続される。トランジスタ１７は、ゲートに信号ＢＬＱが入力され、電流経路の一端がノードＳＥＮに接続され、電流経路の他端がバスＬＢＵＳに接続される。トランジスタ１８は、ゲートがノードＴＤＣに接続され、電流経路の一端がトランジスタ１９の電流経路の一端に接続され、電流経路の他端に電圧ＶＬＯＰが印加される。トランジスタ１９は、ゲートに信号ＬＳＬが入力され、電流経路の他端がノードＳＥＮに接続される。
トランジスタ２０は、ゲートに信号ＬＰＣが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端に電圧ＶＨＬＢが印加される。電圧ＶＨＬＢは、例えば電源電圧ＶＤＤである。トランジスタ２０をオン状態にしてバスＬＢＵＳに電圧ＶＨＬＢを転送することで、バスＬＢＵＳがプリチャージされる。
トランジスタ２１は、ゲートに信号Ｌ２Ｔが入力され、電流経路の一端がノードＴＤＣに接続され、電流経路の他端がバスＬＢＵＳに接続される。
トランジスタ２２は、ゲートに信号ＤＳＷが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端がバスＤＢＵＳに接続される。トランジスタ２２は、バスＬＢＵＳとバスＤＢＵＳとを接続するためのバススイッチである。このバススイッチにより、センス回路ＳＡとラッチ回路ＸＤＬとが接続される。
トランジスタ２３は、ゲートがノードＩＮＶ＿Ｓに接続され、電流経路の一端に電圧ＶＨＳＡが印加され、電流経路の他端がノードＳＳＲＣに接続される。電圧ＶＨＳＡは、例えば電源電圧ＶＤＤである。
容量素子２４は、一方の電極がノードＳＥＮに接続され、他方の電極がノードＣＬＫＳＡに接続される。ノードＣＬＫＳＡにはクロックが入力される。
容量素子２５は、一方の電極がノードＴＤＣに接続され、他方の電極がノードＣＬＫＴＤに接続される。ノードＣＬＫＴＤにはクロックが入力される。
ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬは、データを一時的に記憶する。データの書き込み動作において、センス回路ＳＡは、ラッチ回路ＳＤＬに記憶されるデータに応じて、ビット線ＢＬを制御する。その他のラッチ回路ＡＤＬ及びＢＤＬは、例えば個々のメモリセルトランジスタＭＣが２ビット以上のデータを記憶する際に、各ビットのデータを一時的に記憶するために使用される。なお、ラッチ回路の個数は任意に設定可能であり、例えばメモリセルトランジスタＭＣが記憶可能なデータ量（ビット数）に応じて設定される。
ラッチ回路ＳＤＬは、ｎチャネルＭＯＳトランジスタ５０～５３、及びｐチャネルＭＯＳトランジスタ５４～５７を含む。
トランジスタ５０は、ゲートに信号ＳＴＩが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端がノードＩＮＶ＿Ｓに接続される。トランジスタ５１は、ゲートに信号ＳＴＬが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端がノードＬＡＴ＿Ｓに接続される。トランジスタ５２は、ゲートがノードＬＡＴ＿Ｓに接続され、電流経路の一端が接地され、電流経路の他端がノードＩＮＶ＿Ｓに接続される。トランジスタ５３は、ゲートがノードＩＮＶ＿Ｓに接続され、電流経路の一端が接地され、電流経路の他端がノードＬＡＴ＿Ｓに接続される。トランジスタ５４は、ゲートがノードＬＡＴ＿Ｓに接続され、電流経路の一端がノードＩＮＶ＿Ｓに接続される。トランジスタ５５は、ゲートがノードＩＮＶ＿Ｓに接続され、電流経路の一端がノードＬＡＴ＿Ｓに接続される。トランジスタ５６は、ゲートに信号ＳＬＩが入力され、電流経路の一端がトランジスタ５４の電流経路の他端に接続され、電流経路の他端に電源電圧ＶＤＤが印加される。トランジスタ５７は、ゲートに信号ＳＬＬが入力され、電流経路の一端がトランジスタ５５の電流経路の他端に接続され、電流経路の他端に電源電圧ＶＤＤが印加される。
ラッチ回路ＳＤＬでは、トランジスタ５３及び５５で第１インバータが構成され、トランジスタ５２及び５４で第２インバータが構成されている。第１インバータの出力及び第２インバータの入力（ノードＬＡＴ＿Ｓ）が、データ転送用のトランジスタ５１を介してバスＬＢＵＳに接続され、第１インバータの入力及び第２インバータの出力（ノードＩＮＶ＿Ｓ）が、データ転送用のトランジスタ５０を介してバスＬＢＵＳに接続される。ラッチ回路ＳＤＬは、データをノードＬＡＴ＿Ｓで記憶し、その反転データをノードＩＮＶ＿Ｓで記憶する。
ラッチ回路ＡＤＬ及びＢＤＬは、ラッチ回路ＳＤＬと同様の構成を有しているので、説明は省略するが、各トランジスタの参照符号及び信号名は、図５の通りラッチ回路ＳＤＬのものとは区別して以下説明する。すなわち、ラッチ回路ＡＤＬにおけるトランジスタ３０～３７、及びラッチ回路ＢＤＬにおけるトランジスタ４０～４７は、ラッチ回路ＳＤＬにおけるトランジスタ５０～５７にそれぞれ対応する。また、信号ＡＴＩ及びＢＴＩ、並びに信号ＡＴＬ及びＢＴＬは、信号ＳＴＩ及びＳＴＬにそれぞれ対応し、信号ＡＬＩ及びＢＬＩ、並びに信号ＡＬＬ及びＢＬＬは、信号ＳＬＩ及びＳＬＬにそれぞれ対応する。各センスアンプユニットＳＡＵにおいて、センス回路ＳＡ、並びに３個のラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続されている。
なお、上記構成のセンスアンプユニットＳＡＵにおける各種信号は、例えば制御回路３によって与えられる。
１．２ 読み出し動作
本実施形態に係るＮＡＮＤ型フラッシュメモリ１の読み出し動作について、図６～図８を用いて説明する。図６は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の読み出し動作を示すフローチャートである。図７及び図８は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の読み出し動作時の各種信号等の電圧を示すタイミングチャートである。本実施形態において、読み出し動作は、センス回路ＳＡ内のノードＳＥＮをプリチャージし、ノードＳＥＮにプリチャージされた電荷をビット線ＢＬに転送した後、デジタイズ（digitize）することによって行われる。なお、本明細書において、「デジタイズ」とは、センスアンプ６が、ノードＳＥＮの電圧（ビット線ＢＬに読み出されたデータ）をセンスし、センスされたアナログレベルの電圧の信号を、“Ｌ”レベルまたは“Ｈ”レベルの論理データ（デジタル信号）に変換することを意味する。
読み出し対象のメモリセルトランジスタＭＣが選択されると、センスアンプ６は、ビット線ＢＬをプリチャージする（Ｓ１０）。図７に示すように、時刻ｔ１において、制御回路３は、信号ＢＬＣを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＢＬＣ）に立ち上げ、信号ＢＬＸを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＢＬＸ）に立ち上げる。電圧ＶＢＬＣは、ビット線ＢＬの電圧をクランプするための電圧である。電圧ＶＢＬＸは、トランジスタ１１が電圧ＶＤＤを転送可能とする電圧である。電圧ＶＢＬＸは、電圧ＶＢＬＣよりも高い。これにより、トランジスタ１０及び１１はオン状態とされ、ビット線ＢＬはプリチャージされる。ビット線ＢＬのプリチャージは、時刻ｔ１～時刻ｔ５の期間、行われる。
ビット線ＢＬのプリチャージ中に、センスアンプ６は、ノードＳＥＮをプリチャージする（Ｓ１１）。図７に示すように、時刻ｔ２において、制御回路３は、信号ＬＰＣ及びＢＬＱを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げる。電圧ＶＸ２は、トランジスタ１７、２０及び２１が電圧ＶＤＤを転送可能とする電圧である。これにより、トランジスタ１７及び２０はオン状態とされ、ノードＳＥＮ及びバスＬＢＵＳは、“Ｈ”レベル（ＶＤＤ）にプリチャージされる。時刻ｔ３において、制御回路３は、信号ＬＰＣ及びＢＬＱを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１７及び２０はオフ状態とされ、ノードＳＥＮ及びバスＬＢＵＳは、“Ｈ”レベルに維持される。なお、バスＬＢＵＳは、時刻ｔ１～時刻ｔ２の期間、ＶＳＳ以上ＶＤＤ以下の任意の値をとる。
ノードＳＥＮがプリチャージされると、制御回路３は、ノードＣＬＫＳＡに電圧ＶＤＤＳＡを印加する（Ｓ１２。以下、「クロックアップ」と称する）。電圧ＶＤＤＳＡは、例えば電源電圧ＶＤＤである。図７に示すように、時刻ｔ４において、制御回路３は、ノードＣＬＫＳＡの電圧を“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＤＤＳＡ）に立ち上げる。この結果、容量素子２４は充電され、ノードＳＥＮの電圧は、容量カップリングの影響により電圧Ｖｃｕに上昇する。電圧Ｖｃｕは、クロックアップにより上昇したノードＳＥＮの電圧であり、電圧ＶＤＤよりも高い電圧である。
クロックアップが行われた後、センスアンプ６は、ノードＳＥＮの電圧をセンスする（Ｓ１３）。図７に示すように、時刻ｔ５において、制御回路３は、信号ＸＸＬを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸＸＬ）に立ち上げる。電圧ＶＸＸＬは、電圧ＶＢＬＸよりも高い。この状態において、読み出し対象のメモリセルトランジスタＭＣの閾値電圧が読み出し電圧（例えばＶＡ、ＶＢ、ＶＣ、…）以上の場合、メモリセルトランジスタＭＣはオフ状態（以下、「オフセル（off-cell）」と称する）とされ、対応するビット線ＢＬからソース線ＳＬに電流はほとんど流れない。よって、ノードＳＥＮに充電された電荷はほとんど放電されず、ノードＳＥＮの電圧はほとんど変動しない。他方で、読み出し対象のメモリセルトランジスタＭＣの閾値電圧が読み出し電圧未満の場合、メモリセルトランジスタＭＣはオン状態（以下、「オンセル（on-cell）」と称する）とされ、対応するビット線ＢＬからソース線ＳＬに電流が流れる。電圧ＶＸＸＬは電圧ＶＢＬＸよりも高いため、ノードＳＥＮに充電された電荷は放電される。すなわち、ノードＳＥＮの電圧は低下する。時刻ｔ６において、制御回路３は、信号ＸＸＬを“Ｈ”レベル（ＶＸＸＬ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。
ノードＳＥＮの電圧がセンスされると、制御回路３は、ノードＣＬＫＳＡに電圧ＶＳＳを印加する（Ｓ１４。以下、「クロックダウン」と称する）。図７に示すように、時刻ｔ７において、制御回路３は、ノードＣＬＫＳＡの電圧を“Ｈ”レベル（ＶＤＤＳＡ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。この結果、容量カップリングの影響により、ノードＳＥＮの電圧は低下する。具体的には、トランジスタ１５の閾値電圧をＶｔｈ１５とすると、図７に示すように、オフセルに対応するノードＳＥＮの電圧は、Ｖｓｎ１（Ｖｔｈ１５以上ＶＤＤ以下）となる。また、オンセルに対応するノードＳＥＮの電圧は、Ｖｓｎ１’（ＶＳＳ以上Ｖｔｈ１５未満）となる。
クロックダウンが行われた後、センスアンプ６は、ノードＴＤＣを充電する（Ｓ１５）。図８に示すように、時刻ｔ９において、制御回路３は、信号ＬＰＣ及びＬ２Ｔを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げる。これにより、トランジスタ２０及び２１はオン状態とされ、ノードＴＤＣ及びバスＬＢＵＳは、“Ｈ”レベル（ＶＤＤ）に充電される。時刻ｔ１０において、制御回路３は、信号ＬＰＣ及びＬ２Ｔを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ２０及び２１はオフ状態とされ、ノードＴＤＣ及びバスＬＢＵＳは、“Ｈ”レベルに維持される。なお、ノードＴＤＣは、時刻ｔ１～時刻ｔ９の期間、ＶＳＳ以上ＶＤＤ以下の任意の値をとる。
ノードＴＤＣが充電されると、センスアンプ６は、ノードＳＥＮの電圧を増幅した電圧をノードＴＤＣに印加する（Ｓ１６）。図８に示すように、時刻ｔ１１において、制御回路３は、信号Ｌ２Ｔを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げ、信号ＳＴＢを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＤＤ）に立ち上げる。これにより、トランジスタ１６及び２１はオン状態とされる。この結果、オフセルに対応するトランジスタ１５は電圧Ｖｔｈ１５と電圧Ｖｓｎ１との電圧差に基づく弱いオン状態とされ、バスＬＢＵＳ及びノードＴＤＣの電圧が低下する。このときのバスＬＢＵＳの電圧をＶｌｂ１とし、ノードＴＤＣの電圧をＶｔｄ１とする。電圧Ｖｔｄ１と電圧Ｖｓｎ１とは、Ｖｔｄ１＜Ｖｓｎ１の関係にある。他方で、オンセルに対応するトランジスタ１５は電圧Ｖｓｎ１’と電圧Ｖｔｈ１５との電圧差に基づく弱いオフ状態とされ、バスＬＢＵＳ及びノードＴＤＣは、電圧ＶＤＤにほとんど維持される（またはわずかに減少する）。このときのバスＬＢＵＳの電圧をＶｌｂ１’とし、ノードＴＤＣの電圧をＶｔｄ１’とする。電圧Ｖｔｄ１’と電圧Ｖｓｎ１’とは、Ｖｔｄ１’＞Ｖｓｎ１’の関係にある。この結果、電圧Ｖｔｈ１５と電圧Ｖｓｎ１との電圧差及び電圧Ｖｔｈ１５と電圧Ｖｓｎ１’との電圧差は、それぞれ増幅される。換言すると、電圧Ｖｓｎ１と電圧Ｖｓｎ１’との電圧差は、電圧Ｖｔｄ１とＶｔｄ１’との電圧差に増幅される。時刻ｔ１２において、制御回路３は、信号Ｌ２Ｔを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げ、信号ＳＴＢを“Ｈ”レベル（ＶＤＤ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１６及び２１はオフ状態とされ、ノードＴＤＣの電圧が維持される。
ノードＳＥＮの電圧を増幅した電圧がノードＴＤＣに印加されると、センスアンプ６は、ノードＳＥＮを充電する（Ｓ１７）。図８に示すように、時刻ｔ１３において、制御回路３は、信号ＬＰＣ及びＢＬＱを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げる。これにより、トランジスタ１７及び２０はオン状態とされ、ノードＳＥＮ及びバスＬＢＵＳは、“Ｈ”レベル（ＶＤＤ）に充電される。時刻ｔ１４において、制御回路３は、信号ＬＰＣ及びＢＬＱを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１７及び２０はオフ状態とされ、ノードＳＥＮ及びバスＬＢＵＳは、“Ｈ”レベルに維持される。
ノードＳＥＮが充電されると、センスアンプ６は、ノードＴＤＣの電圧を増幅した電圧をノードＳＥＮに印加する（Ｓ１８）。図８に示すように、時刻ｔ１５において、制御回路３は、信号ＬＳＬを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＤＤ）に立ち上げる。これにより、トランジスタ１９はオン状態とされる。この結果、オフセルに対応するトランジスタ１８は電圧Ｖｔｄ１とトランジスタ１８の閾値電圧Ｖｔｈ１８との電圧差に基づくオン状態とされ、ノードＳＥＮの電圧が低下する。このときのノードＳＥＮの電圧をＶｓｎ２とする。電圧Ｖｓｎ２と電圧Ｖｔｄ１とは、Ｖｓｎ２＞Ｖｔｄ１の関係にある。他方で、オンセルに対応するトランジスタ１８は電圧Ｖｔｄ１’と電圧Ｖｔｈ１８との電圧差に基づくオフ状態とされ、ノードＳＥＮは、電圧ＶＤＤにほとんど維持される。このときのノードＳＥＮの電圧をＶｓｎ２’とする。電圧Ｖｓｎ２’と電圧Ｖｔｄ１’とは、Ｖｓｎ２’＜Ｖｔｄ１’の関係にある。この結果、電圧Ｖｓｎ１と電圧Ｖｓｎ１’との電圧差は、電圧Ｖｓｎ２と電圧Ｖｓｎ２’との電圧差に増幅（例えば１００倍増幅）される。以下、ノードＳＥＮの電圧を増幅した電圧をノードＴＤＣに印加した後、ノードＴＤＣの電圧を増幅した電圧をノードＳＥＮに印加する動作を、「ノードＳＥＮの電圧の増幅動作」と称する。時刻ｔ１６において、制御回路３は、信号ＬＳＬを“Ｈ”レベル（ＶＤＤ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１９はオフ状態とされ、ノードＳＥＮの電圧が維持される。
ノードＴＤＣの電圧を増幅した電圧がノードＳＥＮに印加されると、センスアンプ６は、バスＬＢＵＳを充電する（Ｓ１９）。図８に示すように、時刻ｔ１７において、制御回路３は、信号ＬＰＣを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げる。これにより、トランジスタ２０はオン状態とされ、バスＬＢＵＳは、“Ｈ”レベル（ＶＤＤ）に充電される。時刻ｔ１８において、制御回路３は、信号ＬＰＣを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ２０はオフ状態とされ、バスＬＢＵＳは、“Ｈ”レベルに維持される。
バスＬＢＵＳが充電されると、センスアンプ６は、ノードＳＥＮの電圧を増幅した電圧をバスＬＢＵＳに印加する（Ｓ２０）。図８に示すように、時刻ｔ１９において、制御回路３は、信号ＳＴＢを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＤＤ）に立ち上げる。これにより、トランジスタ１６はオン状態とされる。この結果、オフセルに対応するトランジスタ１５は電圧Ｖｓｎ２と電圧Ｖｔｈ１５との電圧差に基づくオン状態とされ、バスＬＢＵＳの電圧は低下する。このときのバスＬＢＵＳの電圧をＶｌｂ２とする。電圧Ｖｌｂ１及びＶｌｂ２は、Ｖｌｂ２≦Ｖｌｂ１の関係にある。他方で、オンセルに対応するトランジスタ１５は電圧Ｖｓｎ２’と電圧Ｖｔｈ１５との電圧差に基づくオフ状態とされ、バスＬＢＵＳは、電圧ＶＤＤにほとんど維持される。このときのバスＬＢＵＳの電圧をＶｌｂ２’とする。電圧Ｖｌｂ１’及びＶｌｂ２’は、Ｖｌｂ１’≦Ｖｌｂ２’の関係にある。時刻ｔ２０において、制御回路３は、信号ＳＴＢを“Ｈ”レベル（ＶＤＤ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１６はオフ状態とされ、バスＬＢＵＳの電圧が維持される。この結果、読み出されたデータの論理レベルが確定される。バスＬＢＵＳの電圧が電圧Ｖｌｂ２の場合、バスＬＢＵＳは“Ｌ”レベルのデータを保持していると判定され、バスＬＢＵＳの電圧が電圧Ｖｌｂ２’の場合、バスＬＢＵＳは“Ｈ”レベルのデータを保持していると判定される。すなわち、読み出されたデータのデジタイズが完了する。
読み出されたデータの論理レベルが確定すると、確定した論理レベルを用いた論理演算（例えば、確定したデータとラッチ回路ＡＤＬのデータとのＡＮＤ演算またはＯＲ演算、確定したデータとラッチ回路ＢＤＬのデータとのＡＮＤ演算またはＯＲ演算等）が実施される。また、確定した論理レベルは、ラッチ回路ＸＤＬに転送されてもよい。
１．３ 効果
本実施形態に係る構成では、センス回路ＳＡ内に、データを一時的に記憶するためのノードＴＤＣを含む。読み出し動作において、センスアンプ６は、ノードＳＥＮの電圧の増幅動作を行うことによって、ノードＳＥＮの電圧と、ゲートがノードＳＥＮに接続されたトランジスタ１５の閾値電圧との電圧差を増幅する。センスアンプ６は、増幅された電圧差に基づいてデジタイズする。ノードＴＤＣをラッチ回路（ＳＤＬ、ＡＤＬ、及びＢＤＬ）の代わりに使うことにより、ラッチ回路の制御、及びラッチ回路とセンス回路ＳＡとの間のデータの送受信を行うことなくデジタイズすることができる。このため、デジタイズにかかる時間を削減することができる。よって、ＮＡＮＤ型フラッシュメモリ１の動作を高速化できる。また、ノードＴＤＣをラッチ回路の代わりに使うことができるため、ラッチ回路の数を増やすことなくデジタイズすることが可能となり、ＮＡＮＤ型フラッシュメモリ１の面積の増加を抑制できる。
更に、ノードＳＥＮの電圧と、ゲートがノードＳＥＮに接続されたトランジスタ１５の閾値電圧との電圧差を増幅できるため、デジタイズの際の誤判定を抑制できる。
２．第２実施形態
第２実施形態について説明する。本実施形態に係るＮＡＮＤ型フラッシュメモリ１は、第１実施形態と同じ構成を有する。本実施形態では、第１実施形態におけるノードＳＥＮの電圧の増幅動作を２回行う。以下では、第１実施形態と異なる点を中心に説明する。
２．１ 読み出し動作
本実施形態に係るＮＡＮＤ型フラッシュメモリ１の読み出し動作について、図９及び図１０を用いて説明する。図９は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の読み出し動作を示すフローチャートである。図１０は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の読み出し動作時の各種信号等の電圧を示すタイミングチャートである。
読み出し対象のメモリセルトランジスタＭＣが選択されると、制御回路３は、ｉ＝１を設定する（Ｓ３０）。次に、センスアンプ６は、第１実施形態と同様に、前述のＳ１０～Ｓ１８を実施する。Ｓ１０～Ｓ１８における各種信号等の電圧は、第１実施形態の図７及び図８における時刻ｔ１～時刻ｔ１６の期間と同様に制御される。
Ｓ１８が実施された後、制御回路３は、ｉ＝２かどうかを判断する（Ｓ３１）。ｉ＝２ではない場合（Ｓ３１、Ｎｏ）、制御回路３は、ｉをインクリメントしてｉ＝ｉ＋１とし（Ｓ３２）、Ｓ１５を実施する。図１０に示すように、時刻ｔ１７において、制御回路３は、信号ＬＰＣ及びＬ２Ｔを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げる。これにより、トランジスタ２０及び２１はオン状態とされ、ノードＴＤＣ及びバスＬＢＵＳは、“Ｈ”レベル（ＶＤＤ）に充電される。時刻ｔ１８において、制御回路３は、信号ＬＰＣ及びＬ２Ｔを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ２０及び２１はオフ状態とされ、ノードＴＤＣ及びバスＬＢＵＳは、“Ｈ”レベルに維持される。
Ｓ１５が実施された後、センスアンプ６は、Ｓ１６を実施する。図１０に示すように、時刻ｔ１９において、制御回路３は、信号Ｌ２Ｔを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げ、信号ＳＴＢを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＤＤ）に立ち上げる。これにより、トランジスタ１６及び２１はオン状態とされる。この結果、オフセルに対応するトランジスタ１５は電圧Ｖｓｎ２と電圧Ｖｔｈ１５との電圧差に基づくオン状態とされ、バスＬＢＵＳ及びノードＴＤＣの電圧が低下する。このときのバスＬＢＵＳの電圧をＶｌｂ２とし、ノードＴＤＣの電圧をＶｔｄ２とする。電圧Ｖｔｄ２と電圧Ｖｓｎ２とは、Ｖｔｄ２＜Ｖｓｎ２の関係にある。他方で、オンセルに対応するトランジスタ１５は電圧Ｖｓｎ２’と電圧Ｖｔｈ１５との電圧差に基づくオフ状態とされ、バスＬＢＵＳ及びノードＴＤＣは、電圧ＶＤＤにほとんど維持される。このときのバスＬＢＵＳの電圧をＶｌｂ２’とし、ノードＴＤＣの電圧をＶｔｄ２’とする。電圧Ｖｔｄ２’と電圧Ｖｓｎ２’とは、Ｖｔｄ２’＞Ｖｓｎ２’の関係にある。この結果、電圧Ｖｔｈ１５と電圧Ｖｓｎ２との電圧差及び電圧Ｖｔｈ１５と電圧Ｖｓｎ２’との電圧差は、それぞれ増幅される。換言すると、電圧Ｖｓｎ２と電圧Ｖｓｎ２’との電圧差は、電圧Ｖｔｄ２とＶｔｄ２’との電圧差に増幅される。時刻ｔ２０において、制御回路３は、信号Ｌ２Ｔを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げ、信号ＳＴＢを“Ｈ”レベル（ＶＤＤ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１６及び２１はオフ状態とされ、ノードＴＤＣの電圧が維持される。
Ｓ１６が実施された後、センスアンプ６は、Ｓ１７を実施する。図１０に示すように、時刻ｔ２１において、制御回路３は、信号ＬＰＣ及びＢＬＱを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げる。これにより、トランジスタ１７及び２０はオン状態とされ、ノードＳＥＮ及びバスＬＢＵＳは、“Ｈ”レベル（ＶＤＤ）に充電される。時刻ｔ２２において、制御回路３は、信号ＬＰＣ及びＢＬＱを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１７及び２０はオフ状態とされ、ノードＳＥＮ及びバスＬＢＵＳは、“Ｈ”レベルに維持される。
Ｓ１７が実施された後、センスアンプ６は、Ｓ１８を実施する。図１０に示すように、時刻ｔ２３において、制御回路３は、信号ＬＳＬを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＤＤ）に立ち上げる。これにより、トランジスタ１９はオン状態とされる。この結果、オフセルに対応するトランジスタ１８は電圧Ｖｔｄ２と電圧Ｖｔｈ１８との電圧差に基づくオン状態とされ、ノードＳＥＮの電圧が低下する。このときのノードＳＥＮの電圧をＶｓｎ３とする。電圧Ｖｓｎ３と電圧Ｖｔｄ２とは、Ｖｓｎ３＞Ｖｔｄ２の関係にある。他方で、オンセルに対応するトランジスタ１８は電圧Ｖｔｄ２’と電圧Ｖｔｈ１８との電圧差に基づくオフ状態とされ、ノードＳＥＮは、電圧ＶＤＤにほとんど維持される。このときのノードＳＥＮの電圧をＶｓｎ３’とする。電圧Ｖｓｎ３’と電圧Ｖｔｄ２’とは、Ｖｓｎ３’＜Ｖｔｄ２’の関係にある。この結果、電圧Ｖｓｎ２と電圧Ｖｓｎ２’との電圧差は、電圧Ｖｓｎ３と電圧Ｖｓｎ３’との電圧差に増幅（例えば１００倍増幅）される。時刻ｔ２４において、制御回路３は、信号ＬＳＬを“Ｈ”レベル（ＶＤＤ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１９はオフ状態とされ、ノードＳＥＮの電圧が維持される。
他方で、ｉ＝２である場合（Ｓ３１、Ｙｅｓ）、センスアンプ６は、前述のＳ１９を実施する。図１０に示すように、時刻ｔ２５において、制御回路３は、信号ＬＰＣを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げる。これにより、トランジスタ２０はオン状態とされ、バスＬＢＵＳは、“Ｈ”レベル（ＶＤＤ）に充電される。時刻ｔ２６において、制御回路３は、信号ＬＰＣを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ２０はオフ状態とされ、バスＬＢＵＳは、“Ｈ”レベルに維持される。
Ｓ１９が実施された後、センスアンプ６は、前述のＳ２０を実施する。図１０に示すように、時刻ｔ２７において、制御回路３は、信号ＳＴＢを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＤＤ）に立ち上げる。これにより、トランジスタ１６はオン状態とされる。この結果、オフセルに対応するトランジスタ１５は電圧Ｖｓｎ３と電圧Ｖｔｈ１５との電圧差に基づくオン状態とされ、バスＬＢＵＳの電圧は低下する。このときのバスＬＢＵＳの電圧をＶｌｂ３とする。電圧Ｖｌｂ２及びＶｌｂ３は、Ｖｌｂ３≦Ｖｌｂ２の関係にある。他方で、オンセルに対応するトランジスタ１５は電圧Ｖｓｎ３’と電圧Ｖｔｈ１５との電圧差に基づくオフ状態とされ、バスＬＢＵＳは、電圧ＶＤＤにほとんど維持される。このときのバスＬＢＵＳの電圧をＶｌｂ３’とする。電圧Ｖｌｂ２’及びＶｌｂ３’は、Ｖｌｂ２’≦Ｖｌｂ３’の関係にある。時刻ｔ２８において、制御回路３は、信号ＳＴＢを“Ｈ”レベル（ＶＤＤ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１６はオフ状態とされ、バスＬＢＵＳの電圧が維持される。この結果、読み出されたデータの論理レベルが確定される。バスＬＢＵＳの電圧が電圧Ｖｌｂ３の場合、バスＬＢＵＳは“Ｌ”レベルのデータを保持していると判定され、バスＬＢＵＳの電圧が電圧Ｖｌｂ３’の場合、バスＬＢＵＳは“Ｈ”レベルのデータを保持していると判定される。
読み出されたデータの論理レベルが確定すると、第１実施形態と同様に、確定した論理レベルを用いた論理演算が実施される。また、確定した論理レベルは、ラッチ回路ＸＤＬに転送されてもよい。
２．２ 効果
本実施形態に係る構成によれば、第１実施形態と同様の効果を奏する。また、本実施形態に係る構成では、読み出し動作において、センスアンプ６は、ノードＳＥＮの電圧の増幅動作を２回行う。ノードＳＥＮの電圧と、ゲートがノードＳＥＮに接続されたトランジスタ１５の閾値電圧との電圧差を２回増幅できるため、デジタイズの際の誤判定を抑制できる。
３．第３実施形態
第３実施形態について説明する。本実施形態に係るＮＡＮＤ型フラッシュメモリ１は、第１実施形態と同じ構成を有する。本実施形態では、第２実施形態における、１回目のノードＳＥＮの電圧の増幅動作時のノードＳＥＮへのノードＴＤＣの電圧を増幅した電圧の印加中に、２回目のノードＳＥＮの電圧の増幅動作時のノードＴＤＣへのノードＳＥＮの電圧を増幅した電圧の印加を行う。以下では、第１実施形態及び第２実施形態と異なる点を中心に説明する。
３．１ 読み出し動作
本実施形態に係るＮＡＮＤ型フラッシュメモリ１の読み出し動作について、図１１及び図１２を用いて説明する。図１１は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の読み出し動作を示すフローチャートである。図１２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の読み出し動作時の各種信号等の電圧を示すタイミングチャートである。
読み出し対象のメモリセルトランジスタＭＣが選択されると、制御回路３は、ｉ＝１を設定する（Ｓ４０）。次に、センスアンプ６は、第１実施形態と同様に、前述のＳ１０～Ｓ１７を実施する。Ｓ１０～Ｓ１７における各種信号等の電圧は、第１実施形態の図７及び図８における時刻ｔ１～時刻ｔ１４の期間と同様に制御される。
Ｓ１７が実施された後、センスアンプ６は、前述のＳ１８を実施する。図１２に示すように、時刻ｔ１５において、制御回路３は、信号ＬＳＬを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＤＤ）に立ち上げる。これにより、トランジスタ１９はオン状態とされる。この結果、オフセルに対応するトランジスタ１８は電圧Ｖｔｄ１とトランジスタ１８の閾値電圧Ｖｔｈ１８との電圧差に基づくオン状態とされ、ノードＳＥＮの電圧が低下する。このときのノードＳＥＮの電圧をＶｓｎ２とする。電圧Ｖｓｎ２と電圧Ｖｔｄ１とは、Ｖｓｎ２＞Ｖｔｄ１の関係にある。他方で、オンセルに対応するトランジスタ１８は電圧Ｖｔｄ１’と電圧Ｖｔｈ１８との電圧差に基づくオフ状態とされ、ノードＳＥＮは、電圧ＶＤＤにほとんど維持される。このときのノードＳＥＮの電圧をＶｓｎ２’とする。電圧Ｖｓｎ２’と電圧Ｖｔｄ１’とは、Ｖｓｎ２’＜Ｖｔｄ１’の関係にある。この結果、電圧Ｖｓｎ１と電圧Ｖｓｎ１’との電圧差は、電圧Ｖｓｎ２と電圧Ｖｓｎ２’との電圧差に増幅（例えば１００倍増幅）される。時刻ｔ１７において、制御回路３は、信号ＬＳＬを“Ｈ”レベル（ＶＤＤ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１９はオフ状態とされ、ノードＳＥＮの電圧が維持される。
Ｓ１８が開始された後、制御回路３は、ｉ＝２かどうかを判断する（Ｓ４１）。ｉ＝２ではない場合（Ｓ４１、Ｎｏ）、制御回路３は、ｉをインクリメントしてｉ＝ｉ＋１とし（Ｓ４２）、Ｓ１６を実施する。図１２に示すように、時刻ｔ１６において、制御回路３は、信号Ｌ２Ｔを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げ、信号ＳＴＢを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＤＤ）に立ち上げる。これにより、トランジスタ１６及び２１はオン状態とされる。この結果、オフセルに対応するトランジスタ１５は電圧Ｖｔｈ１５と電圧Ｖｓｎ２との電圧差に基づくオン状態とされ、バスＬＢＵＳの電圧は低下し、ノードＴＤＣの電圧は上昇する。このときのバスＬＢＵＳの電圧をＶｌｂ２とし、ノードＴＤＣの電圧をＶｔｄ２とする。電圧Ｖｔｄ２と電圧Ｖｓｎ２とは、Ｖｔｄ２＜Ｖｓｎ２の関係にある。他方で、オンセルに対応するトランジスタ１５は電圧Ｖｓｎ２’と電圧Ｖｔｈ１５との電圧差に基づくオフ状態とされ、バスＬＢＵＳ及びノードＴＤＣは、電圧ＶＤＤにほとんど維持される。このときのバスＬＢＵＳの電圧をＶｌｂ２’とし、ノードＴＤＣの電圧をＶｔｄ２’とする。電圧Ｖｔｄ２’と電圧Ｖｓｎ２’とは、Ｖｔｄ２’＞Ｖｓｎ２’の関係にある。この結果、電圧Ｖｔｈ１５と電圧Ｖｓｎ２との電圧差及び電圧Ｖｔｈ１５と電圧Ｖｓｎ２’との電圧差は、それぞれ増幅される。換言すると、電圧Ｖｓｎ２と電圧Ｖｓｎ２’との電圧差は、電圧Ｖｔｄ２とＶｔｄ２’との電圧差に増幅される。時刻ｔ１８において、制御回路３は、信号Ｌ２Ｔを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げ、信号ＳＴＢを“Ｈ”レベル（ＶＤＤ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１６及び２１はオフ状態とされ、ノードＴＤＣの電圧が維持される。
Ｓ１６が実施された後、センスアンプ６は、Ｓ１７を実施する。図１２に示すように、時刻ｔ１９において、制御回路３は、信号ＬＰＣ及びＢＬＱを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げる。これにより、トランジスタ１７及び２０はオン状態とされ、ノードＳＥＮ及びバスＬＢＵＳは、“Ｈ”レベル（ＶＤＤ）に充電される。時刻ｔ２０において、制御回路３は、信号ＬＰＣ及びＢＬＱを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１７及び２０はオフ状態とされ、ノードＳＥＮ及びバスＬＢＵＳは、“Ｈ”レベルに維持される。
Ｓ１７が実施された後、センスアンプ６は、Ｓ１８を実施する。図１２に示すように、時刻ｔ２１において、制御回路３は、信号ＬＳＬを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＤＤ）に立ち上げる。これにより、トランジスタ１９はオン状態とされる。この結果、オフセルに対応するトランジスタ１８は電圧Ｖｔｄ２と電圧Ｖｔｈ１８との電圧差に基づくオン状態とされ、ノードＳＥＮの電圧が低下する。このときのノードＳＥＮの電圧をＶｓｎ３とする。電圧Ｖｓｎ３と電圧Ｖｔｄ２とは、Ｖｓｎ３＞Ｖｔｄ２の関係にある。他方で、オンセルに対応するトランジスタ１８は電圧Ｖｔｄ２’と電圧Ｖｔｈ１８との電圧差に基づくオフ状態とされ、ノードＳＥＮは、電圧ＶＤＤにほとんど維持される。このときのノードＳＥＮの電圧をＶｓｎ３’とする。電圧Ｖｓｎ３’と電圧Ｖｔｄ２’とは、Ｖｓｎ３’＜Ｖｔｄ２’の関係にある。この結果、電圧Ｖｓｎ２と電圧Ｖｓｎ２’との電圧差は、電圧Ｖｓｎ３と電圧Ｖｓｎ３’との電圧差に増幅（例えば１００倍増幅）される。時刻ｔ２２において、制御回路３は、信号ＬＳＬを“Ｈ”レベル（ＶＤＤ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１９はオフ状態とされ、ノードＳＥＮの電圧が維持される。
他方で、ｉ＝２である場合（Ｓ４１、Ｙｅｓ）、センスアンプ６は、前述のＳ１９を実施する。図１２に示すように、時刻ｔ２３において、制御回路３は、信号ＬＰＣを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げる。これにより、トランジスタ２０はオン状態とされ、バスＬＢＵＳは、“Ｈ”レベル（ＶＤＤ）に充電される。時刻ｔ２４において、制御回路３は、信号ＬＰＣを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ２０はオフ状態とされ、バスＬＢＵＳは、“Ｈ”レベルに維持される。
Ｓ１９が実施された後、センスアンプ６は、前述のＳ２０を実施する。図１２に示すように、時刻ｔ２５において、制御回路３は、信号ＳＴＢを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＤＤ）に立ち上げる。これにより、トランジスタ１６はオン状態とされる。この結果、オフセルに対応するトランジスタ１５は電圧Ｖｓｎ３と電圧Ｖｔｈ１５との電圧差に基づくオン状態とされ、バスＬＢＵＳの電圧は低下する。このときのバスＬＢＵＳの電圧をＶｌｂ３とする。電圧Ｖｌｂ２及びＶｌｂ３は、Ｖｌｂ３≦Ｖｌｂ２の関係にある。他方で、オンセルに対応するトランジスタ１５は電圧Ｖｓｎ３’と電圧Ｖｔｈ１５との電圧差に基づくオフ状態とされ、バスＬＢＵＳは、電圧ＶＤＤにほとんど維持される。このときのバスＬＢＵＳの電圧をＶｌｂ３’とする。電圧Ｖｌｂ２’及びＶｌｂ３’は、Ｖｌｂ２’≦Ｖｌｂ３’の関係にある。時刻ｔ２６において、制御回路３は、信号ＳＴＢを“Ｈ”レベル（ＶＤＤ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１６はオフ状態とされ、バスＬＢＵＳの電圧が維持される。この結果、読み出されたデータの論理レベルが確定される。バスＬＢＵＳの電圧が電圧Ｖｌｂ３の場合、バスＬＢＵＳは“Ｌ”レベルのデータを保持していると判定され、バスＬＢＵＳの電圧が電圧Ｖｌｂ３‘の場合、バスＬＢＵＳは“Ｈ”レベルのデータを保持していると判定される。
読み出されたデータの論理レベルが確定すると、第１実施形態と同様に、確定した論理レベルを用いた論理演算が実施される。また、確定した論理レベルは、ラッチ回路ＸＤＬに転送されてもよい。
３．２ 効果
本実施形態に係る構成によれば、第２実施形態と同様の効果を奏する。また、本実施形態に係る構成では、読み出し動作において、センスアンプ６は、１回目のノードＳＥＮの電圧の増幅動作時のノードＳＥＮへのノードＴＤＣの電圧を増幅した電圧の印加中に、２回目のノードＳＥＮの電圧の増幅動作時のノードＴＤＣへのノードＳＥＮの電圧を増幅した電圧の印加を行う。このため、１回目のノードＳＥＮの電圧の増幅動作と２回目のノードＳＥＮの電圧の増幅動作との間にノードＴＤＣの充電を行うことなくデジタイズすることができる。よって、デジタイズにかかる時間を削減することができる。
４．第４実施形態
第４実施形態について説明する。本実施形態では、第１実施形態に係るＮＡＮＤ型フラッシュメモリ１に含まれるセンスアンプユニットＳＡＵにおいて、トランジスタ２１及び容量素子２５が廃され、ｎチャネルＭＯＳトランジスタ２６が追加されている。以下では、第１実施形態と異なる点を中心に説明する。
４．１ センスアンプユニットＳＡＵの回路構成
センスアンプユニットＳＡＵの回路構成について、図１３を用いて説明する。図１３は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１に含まれるセンスアンプユニットＳＡＵの回路図である。
図１３は、センスアンプユニットＳＡＵの回路構成の一例を、センスアンプ６に含まれる複数のセンスアンプユニットＳＡＵのうち１個のセンスアンプユニットＳＡＵを抽出して示している。他のセンスアンプユニットＳＡＵも、全て図１３に示される構成を有する。
センス回路ＳＡは、ｎチャネルＭＯＳトランジスタ１０～２０、２２及び２６、ｐチャネルＭＯＳトランジスタ２３、並びに容量素子２４を含む。
トランジスタ２６は、ゲートに信号ＬＳＷが入力され、電流経路の一端がバスＬＢＵＳに接続される。トランジスタ１７は、ゲートに信号ＢＬＱが入力され、電流経路の一端がノードＳＥＮに接続され、電流経路の他端がトランジスタ２６の電流経路の他端に接続される。トランジスタ１８は、ゲートがバスＬＢＵＳに接続され、電流経路の一端がトランジスタ１９の電流経路の一端に接続され、電流経路の他端に電圧ＶＬＯＰが印加される。トランジスタ２０は、ゲートに信号ＬＰＣが入力され、電流経路の一端がトランジスタ２６の電流経路の他端に接続され、電流経路の他端に電圧ＶＨＬＢが印加される。トランジスタ２２は、ゲートに信号ＤＳＷが入力され、電流経路の一端がトランジスタ２６の電流経路の他端に接続され、電流経路の他端がバスＤＢＵＳに接続される。センス回路ＳＡの他の構成は、第１実施形態の図５と同じである。
４．２ 読み出し動作
本実施形態に係るＮＡＮＤ型フラッシュメモリ１の読み出し動作について、図１４～図１６を用いて説明する。図１４は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の読み出し動作を示すフローチャートである。図１５及び図１６は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の読み出し動作時の各種信号等の電圧を示すタイミングチャートである。
読み出し対象のメモリセルトランジスタＭＣが選択されると、センスアンプ６は、ビット線ＢＬをプリチャージする（Ｓ５０）。図１５に示すように、時刻ｔ１において、制御回路３は、第１実施形態と同様に、信号ＢＬＣを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＢＬＣ）に立ち上げ、信号ＢＬＸを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＢＬＸ）に立ち上げる。これにより、トランジスタ１０及び１１はオン状態とされ、ビット線ＢＬはプリチャージされる。ビット線ＢＬのプリチャージは、時刻ｔ１～時刻ｔ５の期間、行われる。
ビット線ＢＬのプリチャージ中に、センスアンプ６は、ノードＳＥＮをプリチャージする（Ｓ５１）。図１５に示すように、時刻ｔ２において、制御回路３は、第１実施形態と同様に、信号ＬＰＣ及びＢＬＱを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げる。これにより、トランジスタ１７及び２０はオン状態とされ、ノードＳＥＮは、“Ｈ”レベル（ＶＤＤ）にプリチャージされる。時刻ｔ３において、制御回路３は、第１実施形態と同様に、信号ＬＰＣ及びＢＬＱを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１７及び２０はオフ状態とされ、ノードＳＥＮは、“Ｈ”レベルに維持される。
ノードＳＥＮがプリチャージされると、制御回路３は、ノードＣＬＫＳＡに電圧ＶＤＤＳＡを印加する（Ｓ５２）。図１５に示すように、時刻ｔ４において、制御回路３は、第１実施形態と同様に、ノードＣＬＫＳＡの電圧を“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＤＤＳＡ）に立ち上げる。この結果、容量素子２４は充電され、ノードＳＥＮの電圧は、容量カップリングの影響により電圧Ｖｃｕに上昇する。
クロックアップが行われた後、センスアンプ６は、ノードＳＥＮの電圧をセンスする（Ｓ５３）。図１５に示すように、時刻ｔ５において、制御回路３は、第１実施形態と同様に、信号ＸＸＬを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸＸＬ）に立ち上げる。この状態において、読み出し対象のメモリセルトランジスタＭＣの閾値電圧が読み出し電圧（例えばＶＡ、ＶＢ、ＶＣ、…）以上の場合、メモリセルトランジスタＭＣはオフ状態（オフセル）とされ、ノードＳＥＮの電圧はほとんど変動しない。他方で、読み出し対象のメモリセルトランジスタＭＣの閾値電圧が読み出し電圧未満の場合、メモリセルトランジスタＭＣはオン状態（オンセル）とされ、ノードＳＥＮの電圧は低下する。時刻ｔ６において、制御回路３は、第１実施形態と同様に、信号ＸＸＬを“Ｈ”レベル（ＶＸＸＬ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。
ノードＳＥＮの電圧がセンスされると、制御回路３は、ノードＣＬＫＳＡに電圧ＶＳＳを印加する（Ｓ５４）。図１５に示すように、時刻ｔ７において、制御回路３は、第１実施形態と同様に、ノードＣＬＫＳＡの電圧を“Ｈ”レベル（ＶＤＤ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。この結果、容量カップリングの影響により、ノードＳＥＮの電圧は低下する。具体的には、図１５に示すように、オフセルに対応するノードＳＥＮの電圧は、Ｖｓｎ１（Ｖｔｈ１５以上ＶＤＤ以下）となる。また、オンセルに対応するノードＳＥＮの電圧は、Ｖｓｎ１’（ＶＳＳ以上Ｖｔｈ１５未満）となる。
クロックダウンが行われた後、センスアンプ６は、バスＬＢＵＳを充電する（Ｓ５５）。図１６に示すように、時刻ｔ９において、制御回路３は、信号ＬＰＣ及びＬＳＷを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げる。これにより、トランジスタ２０及び２６はオン状態とされ、バスＬＢＵＳは、“Ｈ”レベル（ＶＤＤ）に充電される。時刻ｔ１０において、制御回路３は、信号ＬＰＣ及びＬＳＷを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ２０及び２６はオフ状態とされ、バスＬＢＵＳは、“Ｈ”レベルに維持される。なお、バスＬＢＵＳは、時刻ｔ１～時刻ｔ２の期間、ＶＳＳ以上ＶＤＤ以下の任意の値をとる。
バスＬＢＵＳが充電されると、センスアンプ６は、ノードＳＥＮの電圧を増幅した電圧をバスＬＢＵＳに印加する（Ｓ５６）。図１６に示すように、時刻ｔ１１において、制御回路３は、信号ＬＳＷを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げ、信号ＳＴＢを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＤＤ）に立ち上げる。これにより、トランジスタ１６及び２６はオン状態とされる。この結果、オフセルに対応するトランジスタ１５は電圧Ｖｓｎ１と電圧Ｖｔｈ１５との電圧差に基づく弱いオン状態とされ、バスＬＢＵＳの電圧が低下する。このときのバスＬＢＵＳの電圧をＶｌｂ１とする。電圧Ｖｌｂ１と電圧Ｖｓｎ１とは、Ｖｌｂ１＜Ｖｓｎ１の関係にある。他方で、オンセルに対応するトランジスタ１５は電圧Ｖｓｎ１’と電圧Ｖｔｈ１５との電圧差に基づく弱いオフ状態とされ、バスＬＢＵＳは、電圧ＶＤＤにほとんど維持される（またはわずかに減少する）。このときのバスＬＢＵＳの電圧をＶｌｂ１’とする。電圧Ｖｌｂ１’と電圧Ｖｓｎ１’とは、Ｖｌｂ１’＞Ｖｓｎ１’の関係にある。この結果、電圧Ｖｔｈ１５と電圧Ｖｓｎ１との電圧差及び電圧Ｖｔｈ１５と電圧Ｖｓｎ１’との電圧差は、それぞれ増幅される。換言すると、電圧Ｖｓｎ１と電圧Ｖｓｎ１’との電圧差は、電圧Ｖｌｂ１とＶｌｂ１’との電圧差に増幅される。時刻ｔ１２において、制御回路３は、信号ＬＳＷを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げ、信号ＳＴＢを“Ｈ”レベル（ＶＤＤ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１６及び２６はオフ状態とされ、バスＬＢＵＳの電圧が維持される。
ノードＳＥＮの電圧を増幅した電圧がバスＬＢＵＳに印加されると、センスアンプ６は、ノードＳＥＮを充電する（Ｓ５７）。図１６に示すように、時刻ｔ１３において、制御回路３は、第１実施形態と同様に、信号ＬＰＣ及びＢＬＱを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げる。これにより、トランジスタ１７及び２０はオン状態とされ、ノードＳＥＮは、“Ｈ”レベル（ＶＤＤ）に充電される。時刻ｔ１４において、制御回路３は、第１実施形態と同様に、信号ＬＰＣ及びＢＬＱを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１７及び２０はオフ状態とされ、ノードＳＥＮは、“Ｈ”レベルに維持される。
ノードＳＥＮが充電されると、センスアンプ６は、バスＬＢＵＳの電圧を増幅した電圧をノードＳＥＮに印加する（Ｓ５８）。図１６に示すように、時刻ｔ１５において、制御回路３は、第１実施形態と同様に、信号ＬＳＬを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＤＤ）に立ち上げる。これにより、トランジスタ１９はオン状態とされる。この結果、オフセルに対応するトランジスタ１８は電圧Ｖｔｄ１と電圧Ｖｔｈ１８との電圧差に基づくオン状態とされ、ノードＳＥＮの電圧が低下する。このときのノードＳＥＮの電圧をＶｓｎ２とする。電圧Ｖｓｎ２と電圧Ｖｔｄ１とは、Ｖｓｎ２＞Ｖｔｄ１の関係にある。他方で、オンセルに対応するトランジスタ１８は電圧Ｖｔｄ１’と電圧Ｖｔｈ１８との電圧差に基づくオフ状態とされ、ノードＳＥＮは、電圧ＶＤＤにほとんど維持される。このときのノードＳＥＮの電圧をＶｓｎ２’とする。電圧Ｖｓｎ２’と電圧Ｖｔｄ１’とは、Ｖｓｎ２’＜Ｖｔｄ１’の関係にある。この結果、電圧Ｖｓｎ１と電圧Ｖｓｎ１’との電圧差は、電圧Ｖｓｎ２と電圧Ｖｓｎ２’との電圧差に増幅（例えば１００倍増幅）される。時刻ｔ１６において、制御回路３は、第１実施形態と同様に、信号ＬＳＬを“Ｈ”レベル（ＶＤＤ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１９はオフ状態とされ、ノードＳＥＮの電圧が維持される。
バスＬＢＵＳの電圧を増幅した電圧がノードＳＥＮに印加されると、センスアンプ６は、バスＬＢＵＳを充電する（Ｓ５９）。図１６に示すように、時刻ｔ１７において、制御回路３は、前述のＳ５５と同様に、信号ＬＰＣ及びＬＳＷを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げる。これにより、トランジスタ２０及び２６はオン状態とされ、バスＬＢＵＳは、“Ｈ”レベル（ＶＤＤ）に充電される。時刻ｔ１８において、制御回路３は、Ｓ５５と同様に、信号ＬＰＣ及びＬＳＷを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ２０及び２６はオフ状態とされ、バスＬＢＵＳは、“Ｈ”レベルに維持される。
バスＬＢＵＳが充電されると、センスアンプ６は、ノードＳＥＮの電圧を増幅した電圧をバスＬＢＵＳに印加する（Ｓ６０）。図１６に示すように、時刻ｔ１９において、制御回路３は、前述のＳ５６と同様に、信号ＬＳＷを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＸ２）に立ち上げ、信号ＳＴＢを“Ｌ”レベル（ＶＳＳ）から“Ｈ”レベル（ＶＤＤ）に立ち上げる。これにより、トランジスタ１６及び２６はオン状態とされる。この結果、オフセルに対応するトランジスタ１５は電圧Ｖｓｎ２と電圧Ｖｔｈ１５との電圧差に基づくオン状態とされ、バスＬＢＵＳの電圧は低下する。このときのバスＬＢＵＳの電圧をＶｌｂ２とする。電圧Ｖｌｂ１及びＶｌｂ２は、Ｖｌｂ２≦Ｖｌｂ１の関係にある。他方で、オンセルに対応するトランジスタ１５は電圧Ｖｓｎ２’と電圧Ｖｔｈ１５との電圧差に基づくオフ状態とされ、バスＬＢＵＳは、電圧ＶＤＤにほとんど維持される。このときのバスＬＢＵＳの電圧をＶｌｂ２’とする。電圧Ｖｌｂ１’及びＶｌｂ２’は、Ｖｌｂ１’≦Ｖｌｂ２’の関係にある。時刻ｔ２０において、制御回路３は、Ｓ５６と同様に、信号ＬＳＷを“Ｈ”レベル（ＶＸ２）から“Ｌ”レベル（ＶＳＳ）に立ち下げ、信号ＳＴＢを“Ｈ”レベル（ＶＤＤ）から“Ｌ”レベル（ＶＳＳ）に立ち下げる。これにより、トランジスタ１６及び２６はオフ状態とされ、バスＬＢＵＳの電圧が維持される。この結果、読み出されたデータの論理レベルが確定される。バスＬＢＵＳの電圧が電圧Ｖｌｂ２の場合、バスＬＢＵＳは“Ｌ”レベルのデータを保持していると判定され、バスＬＢＵＳの電圧が電圧Ｖｌｂ２’の場合、バスＬＢＵＳは“Ｈ”レベルのデータを保持していると判定される。
読み出されたデータの論理レベルが確定すると、第１実施形態と同様に、確定した論理レベルを用いた論理演算が実施される。また、確定した論理レベルは、ラッチ回路ＸＤＬに転送されてもよい。
４．３ 効果
本実施形態に係る構成によれば、第１実施形態と同様の効果を奏する。
５．変形例等
上記のように、実施形態に係る半導体記憶装置は、データを記憶可能なメモリセル(MC)と、メモリセルに電気的に接続されたビット線(BL)と、ビット線に電気的に接続され、第１回路(SA)及びラッチ回路(S/A/BDL)を含むセンスアンプ(6)とを備える。第１回路は、ビット線に電気的に接続可能であり、メモリセルの読み出し動作において、メモリセルのデータに応じてビット線に電荷が転送される第１ノード(SEN)と、第１ノードにゲートが接続され、且つラッチ回路に接続された第２ノード(LBUS)に接続可能な第１トランジスタ(15)と、第２ノードと第３ノード(TDC)とを接続可能な第２トランジスタ(21)と、第３ノードにゲートが接続され、且つ第１ノードに接続可能な第３トランジスタ(18)とを含む。センスアンプは、読み出し動作において、ビット線に電荷を転送したときの第１ノード(SEN)の第１電圧をセンスし、第１電圧を増幅した第２電圧を第３ノード(TDC)に印加し、第２電圧を増幅した第３電圧を第１ノード(SEN)に印加する。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
５．１ 第１変形例
第１変形例について説明する。本変形例は、第４実施形態を第２実施形態に適用したものである。本変形例では、読み出し動作を示すフローチャートは、第２実施形態の図９のＳ１０～Ｓ２０を、第４実施形態の図１４のＳ５０～Ｓ６０に変更したものである。また、本変形例では、Ｓ３０、及びＳ５０～Ｓ５８における各種信号等の電圧は、第４実施形態の図１５及び図１６における時刻ｔ１～時刻ｔ１６の期間と同様に制御される。Ｓ５８が実施された後、Ｓ３１、Ｓ３２、及びＳ５５～Ｓ６０における各種信号等の電圧は、第２実施形態の図１０における時刻ｔ１６～時刻ｔ２８の期間と同様に制御される。時刻ｔ１６以降の期間において、信号ＬＳＷは、時刻ｔ１７にＶＸ２に立ち上げられ、時刻ｔ１８にＶＳＳに立ち下げられる（バスＬＢＵＳの充電）。信号ＬＳＷは、時刻ｔ１９にＶＸ２に立ち上げられ、時刻ｔ２０にＶＳＳに立ち下げられる（バスＬＢＵＳへのノードＳＥＮの電圧を増幅した電圧の印加）。信号ＬＳＷは、時刻ｔ２５にＶＸ２に立ち上げられ、時刻ｔ２６にＶＳＳに立ち下げられる（バスＬＢＵＳの充電）。信号ＬＳＷは、時刻ｔ２７にＶＸ２に立ち上げられ、時刻ｔ２８にＶＳＳに立ち下げられる（バスＬＢＵＳへのノードＳＥＮの電圧を増幅した電圧の印加）。本変形例に係る構成によれば、第２実施形態と同様の効果を奏する。
５．２ 第２変形例
第２変形例について説明する。本変形例は、第４実施形態を第３実施形態に適用したものである。本変形例では、読み出し動作を示すフローチャートは、第３実施形態の図１１のＳ１０～Ｓ２０を、第４実施形態の図１４のＳ５０～Ｓ６０に変更したものである。また、本変形例では、Ｓ４０、及びＳ５０～Ｓ５７における各種信号等の電圧は、第４実施形態の図１５及び図１６における時刻ｔ１～時刻ｔ１４の期間と同様に制御される。Ｓ５７が実施された後、Ｓ５８、Ｓ４１、Ｓ４２、及びＳ５８～Ｓ６０における各種信号等の電圧は、第３実施形態の図１２における時刻ｔ１４～時刻ｔ２５の期間と同様に制御される。時刻ｔ１４以降の期間において、信号ＬＳＷは、時刻ｔ１６においてＶＸ２に立ち上げられ、時刻ｔ１８においてＶＳＳに立ち下げられる（バスＬＢＵＳへのノードＳＥＮの電圧を増幅した電圧の印加）。信号ＬＳＷは、時刻ｔ２３においてＶＸ２に立ち上げられ、時刻ｔ２４においてＶＳＳに立ち下げられる（バスＬＢＵＳの充電）。信号ＬＳＷは、時刻ｔ２５においてＶＸ２に立ち上げられ、時刻ｔ２６においてＶＳＳに立ち下げられる（バスＬＢＵＳへのノードＳＥＮの電圧を増幅した電圧の印加）。本変形例に係る構成によれば、第３実施形態と同様の効果を奏する。
また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…ＮＡＮＤ型フラッシュメモリ、２…メモリセルアレイ、３…制御回路、４…電圧生成回路、５…ロウデコーダ、６…センスアンプ、１０～２３、２６、３０～３７、４０～４７、５０～５７…トランジスタ、２４、２５…容量素子

Claims (10)

  1. データを記憶可能なメモリセルと、
    前記メモリセルに電気的に接続されたビット線と、
    前記ビット線に電気的に接続され、第１回路及びラッチ回路を含むセンスアンプと
    を備え、
    前記第１回路は、
    前記ビット線に電気的に接続可能であり、前記メモリセルの読み出し動作において、前記メモリセルのデータに応じて前記ビット線に電荷が転送される第１ノードと、
    前記第１ノードにゲートが接続され、且つ前記ラッチ回路に接続された第２ノードに接続可能な第１トランジスタと、
    前記第２ノードと第３ノードとを接続可能な第２トランジスタと、
    前記第３ノードにゲートが接続され、且つ前記第１ノードに接続可能な第３トランジスタと
    を含み、
    前記センスアンプは、前記読み出し動作において、前記ビット線に電荷を転送したときの前記第１ノードの第１電圧をセンスし、前記第１電圧を増幅した第２電圧を前記第３ノードに印加し、前記第２電圧を増幅した第３電圧を前記第１ノードに印加する、半導体記憶装置。
  2. 前記センスアンプは、前記第３電圧を増幅した第４電圧を前記第２ノードに印加する、請求項１記載の半導体記憶装置。
  3. 前記センスアンプは、前記第３電圧を増幅した第４電圧を前記第３ノードに印加し、前記第４電圧を増幅した第５電圧を前記第１ノードに印加する、請求項１記載の半導体記憶装置。
  4. 前記センスアンプは、前記第３電圧を増幅した第４電圧を前記第３ノードに印加している間、前記第４電圧を増幅した第５電圧を前記第１ノードに印加する、請求項１記載の半導体記憶装置。
  5. 前記センスアンプは、前記第５電圧を増幅した第６電圧を前記第２ノードに印加する、請求項３または４記載の半導体記憶装置。
  6. データを記憶可能なメモリセルと、
    前記メモリセルに電気的に接続されたビット線と、
    前記ビット線に電気的に接続され、第１回路及びラッチ回路を含むセンスアンプと
    を備え、
    前記第１回路は、
    前記ビット線に電気的に接続可能であり、前記メモリセルの読み出し動作において、前記メモリセルのデータに応じて前記ビット線に電荷が転送される第１ノードと、
    前記第１ノードにゲートが接続され、且つ前記ラッチ回路に接続された第２ノードに接続可能な第１トランジスタと、
    前記第２ノードと前記第１トランジスタとを接続可能な第２トランジスタと、
    前記第２ノードにゲートが接続され、且つ前記第１ノードに接続可能な第３トランジスタと
    を含み、
    前記センスアンプは、前記読み出し動作において、前記ビット線に電荷を転送したときの前記第１ノードの第１電圧をセンスし、前記第１電圧を増幅した第２電圧を前記第２ノードに印加し、前記第２電圧を増幅した第３電圧を前記第１ノードに印加する、半導体記憶装置。
  7. 前記センスアンプは、前記第３電圧を増幅した第４電圧を前記第２ノードに印加する、請求項６記載の半導体記憶装置。
  8. 前記センスアンプは、前記第３電圧を増幅した第４電圧を前記第２ノードに印加し、前記第４電圧を増幅した第５電圧を前記第１ノードに印加する、請求項６記載の半導体記憶装置。
  9. 前記センスアンプは、前記第３電圧を増幅した第４電圧を前記第２ノードに印加している間、前記第４電圧を増幅した第５電圧を前記第１ノードに印加する、請求項６記載の半導体記憶装置。
  10. 前記センスアンプは、前記第５電圧を増幅した第６電圧を前記第２ノードに印加する、請求項８または９記載の半導体記憶装置。
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