KR20220051669A - 입출력 장치, 그의 동작 방법, 및 이를 포함하는 데이터 처리 시스템 - Google Patents

입출력 장치, 그의 동작 방법, 및 이를 포함하는 데이터 처리 시스템 Download PDF

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장준서
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Abstract

입출력 장치는 입력 회로, 증폭 회로, 및 프리차징 회로를 포함할 수 있다. 입력 회로는 차동 입력 데이터를 셋업 노드에 로딩할 수 있다. 증폭 회로는 로딩된 데이터를 비교 및 증폭할 수 있다. 프리차징 회로는 셋업 노드를 프리차징할 수 있다.

Description

입출력 장치, 그의 동작 방법, 및 이를 포함하는 데이터 처리 시스템{INPUT-OUTPUT DEVICE, OPERATION METHOD THEREOF, AND DATA PROCESSING SYSTEM INCLUDING THE SAME}
본 발명은 입출력 장치, 그의 동작 방법, 및 이를 포함하는 데이터 처리 시스템에 관한 것으로, 특히 데이터 스트로브 클럭에 기초하여 차동 입력 데이터를 전달하는 입출력 장치, 그의 동작 방법, 및 이를 포함하는 데이터 처리 시스템에 관한 것이다.
일반적으로, 반도체 장치 및 반도체 메모리 장치를 비롯한 집적 회로는 데이터를 입력받아 기 설정된 동작을 수행하고 그 결과를 출력한다. 따라서, 집적 회로 내부에는 데이터를 입력받거나 그 결과를 출력하기 위한 입출력 장치가 탑재되어 있다. 이러한 입출력 장치는 입력되는 데이터를 정확하게 인식하고 데이터의 손실없이 출력해야만 한다. 이를 위하여 입출력 장치는 데이터 스트로브 클럭을 이용한다. 즉, 입출력 장치는 데이터 스트로브 클럭에 기초하여 데이터를 인식하거나 데이터를 출력한다.
본 발명의 일 실시예는 차동 입력 데이터에 기초하여 셋업 노드를 프리차징할 수 있는 입출력 장치를 제공하는데 목적이 있다.
본 발명의 일 실시예는 차동 입력 데이터가 입력되는 주파수에 따라 데이터 스트로브 클럭의 듀티 비를 조절할 수 있는 데이터 처리 시스템을 제공하는데 목적이 있다.
본 발명의 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 데이터 스트로브 클럭에 기초하여 차동 입력 데이터를 셋업 노드에 로딩하는 입력 회로; 상기 셋업 노드로 로딩된 데이터를 비교 및 증폭하여 출력하는 증폭 회로; 및 상기 데이터 스트로브 클럭과 상기 차동 입력 데이터에 기초하여 상기 셋업 노드를 프리차징하는 프리차징 회로를 포함하는 입출력 장치가 제공될 수 있다.
본 발명의 일 실시예에 따르면, 프리차징 동작시 차동 입력 데이터가 로딩되는 제1 및 제2 셋업 노드를 상기 차동 입력 데이터에 기초하여 프리차징하는 단계; 로딩 동작시 상기 차동 입력 데이터를 상기 제1 및 제2 셋업 노드로 로딩하는 단계; 및 출력 동작시 상기 제1 및 제2 셋업 노드를 비교 및 증폭하여 출력하는 단계를 포함하는 입출력 장치의 동작 방법이 제공될 수 있다.
본 발명의 일 실시예에 따르면, 차동 입력 데이터와 데이터 주파수 정보를 제공하는 호스트 장치; 및 상기 데이터 주파수 정보에 대응하는 듀티 비의 데이터 스트로브 클럭에 기초하여 상기 차동 입력 데이터를 입력 및 출력하는 데이터 처리 장치를 포함하되, 상기 데이터 처리 장치는 상기 데이터 주파수 정보에 기초하여 상기 데이터 스트로브 클럭의 듀티 비를 조절하고 최종 데이터 스트로브 클럭을 생성하는 클럭 생성 회로; 및 상기 최종 데이터 스트로브 클럭에 기초하여 차동 입력 데이터를 셋업 노드에 로딩하는 입력 회로, 상기 셋업 노드로 로딩된 데이터를 증폭하여 출력하는 증폭 회로, 및 상기 최종 데이터 스트로브 클럭과 상기 차동 입력 데이터에 기초하여 상기 셋업 노드를 프리차징하는 프리차징 회로를 포함하는 입출력 회로를 포함하는 데이터 처리 시스템이 제공될 수 있다.
본 발명의 일 실시예는 차동 입력 데이터를 보다 빠르고 안정적으로 처리하여 최종적으로 출력되는 데이터의 신뢰성을 높여 줄 수 있는 효과가 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1 은 본 발명의 일 실시예에 따른 입출력 회로의 구성을 보여주기 위한 회로도이다.
도 2 는 도 1 의 입출력 장치의 회로 동작을 보여주기 위한 순서도이다.
도 3 은 본 발명의 일 실시예에 따른 입출력 회로의 구성을 보여주기 위한 회로도이다.
도 4 은 도 1 및 도 3 의 입출력 회로의 동작 타이밍을 보여주기 위한 타이밍도이다.
도 5 는 출력 회로의 구성을 보여주기 위한 회로도이다.
도 6 은 본 발명의 일 실시예에 따른 데이터 처리 시스템의 구성을 보여주기 위한 블록도이다.
도 7 은 도 6 의 데이터 처리 시스템의 제어 동작을 보여주기 위한 도면이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백히 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1 은 본 발명의 일 실시예에 따른 입출력 회로의 구성을 보여주기 위한 회로도이다.
도 1 을 참조하면, 입출력 회로는 입력 회로(100), 증폭 회로(200), 및 프리차징 회로(300_1, 300_2)를 포함할 수 있다.
우선, 입력 회로(100)는 데이터 스트로브 클럭(DQS)에 기초하여 차동 입력 데이터(DQ, DQB)를 셋업 노드(SN1, SN2)에 로딩하기 위한 구성일 수 있다. 여기서, 데이터 스트로브 클럭(DQS)은 차동 입력 데이터(DQ, DQB)를 동기화시키기 위한 클럭 신호일 수 있다. 데이터 스트로브 클럭(DQS)은 50:50의 듀티 비(duty rate)를 가질 수 있다. 그리고 차동 입력 데이터(DQ, DQB)는 정 입력 데이터(DQ)와 부 입력 데이터(DQB)를 포함할 수 있다. 정 입력 데이터(DQ)와 부 입력 데이터(DQB)는 서로 반대 위상을 가질 수 있다.
입력 회로(100)에 대하여 보다 구체적으로 설명하면, 입력 회로(100)는 제1 내지 제3 NMOS 트랜지스터(NM1, NM2, NM3)를 포함할 수 있다.
제1 NMOS 트랜지스터(NM1)는 제1 셋업 노드(SN1)와 제3 NMOS 트랜지스터(NM3) 사이에 드레인단과 소스단이 연결될 수 있고 정 입력 데이터(DQ)를 게이트단으로 입력받을 수 있도록 구성될 수 있다. 제2 NMOS 트랜지스터(NM2)는 제2 셋업 노드(SN2)와 제3 NMOS 트랜지스터(NM3) 사이에 드레인단과 소스단이 연결될 수 있고 부 입력 데이터(DQB)를 게이트단으로 입력받을 수 있도록 구성될 수 있다. 제3 NMOS 트랜지스터(NM3)는 제1 NMOS 트랜지스터(NM1)와 제2 NMOS 트랜지스터(NM2)가 공통으로 연결된 노드와 접지 전압단(VSS) 사이에 드레인단과 소스단이 연결될 수 있고 데이터 스트로브 클럭(DQS)을 게이트단으로 입력받을 수 있도록 구성될 수 있다.
위에서 설명한 구성을 통해, 입력 회로(100)는 데이터 스트로브 클럭(DQS)이 논리'하이'인 상태에서 정/부 입력 데이터(DQ, DQB)를 제1 및 제2 셋업 노드(SN1, SN2)로 로딩할 수 있다. 다시 말하면, 데이터 스트로브 클럭(DQS)이 논리'하이'인 상태에서 정 입력 데이터(DQ)가 논리'하이'가 되면 입력 회로(100)의 제1 셋업 노드(SN1)는 전압 레벨이 낮아질 수 있다. 이는 정 입력 데이터(DQ)가 제1 셋업 노드(SN1)로 로딩될 수 있다는 것을 의미할 수 있다. 그리고 데이터 스트로브 클럭(DQS)이 논리'하이'인 상태에서 부 입력 데이터(DQB)가 논리'하이'가 되면 입력 회로(100)의 제2 셋업 노드(SN2)는 전압 레벨이 낮아질 수 있다. 이는 부 입력 데이터(DQB)가 제2 셋업 노드(SN2)로 로딩될 수 있다는 것을 의미할 수 있다.
다음으로, 증폭 회로(200)는 셋업 노드인 제1 및 제2 셋업 노드(SN1, SN2)로 로딩된 데이터를 비교 및 증폭하여 출력하기 위한 구성일 수 있다. 증폭 회로(200)는 제1 셋업 노드(SN1)와 제2 셋업 노드(SN2)의 전압 레벨을 비교하여 증폭할 수 있다. 그리고 증폭 회로(200)는 증폭된 데이터를 정 출력 신호(OUT)와 부 출력 신호(OUTB)로 출력할 수 있다.
증폭 회로(200)에 대하여 보다 구체적으로 설명하면, 증폭 회로(200)는 제1 내지 제3 PMOS 트랜지스터(PM1, PM2, PM3), 제4 및 제5 NMOS 트랜지스터(NM4, NM5), 제4 및 제5 PMOS 트랜지스터(PM4, PM5), 제1 및 제2 인버터(INV1, INV2)를 포함할 수 있다.
제1 PMOS 트랜지스터(PM1)는 공급 전압단(VDD)과 제1 증폭 노드(LN1) 사이에 소스단과 드레인단이 연결될 수 있고, 제2 PMOS 트랜지스터(PM2)는 공급 전압단(VDD)과 제2 증폭 노드(LN2) 사이에 소스단과 드레인단이 연결될 수 있다. 제3 PMOS 트랜지스터(PM3)는 제1 PMOS 트랜지스터(PM1)의 게이트단과 제2 PMOS 트랜지스터(PM2)의 게이트단 사이에 소스단과 드레인단이 연결될 수 있고 데이터 스트로브 클럭(DQS)을 게이트단으로 입력받을 수 있도록 구성될 수 있다. 이어서, 제4 NMOS 트랜지스터(NM4)는 제1 증폭 노드(LN1)와 제1 셋업 노드(SN1) 사이에 드레인단과 소스단이 연결될 수 있고, 제5 NMOS 트랜지스터(NM5)는 제2 증폭 노드(LN2)와 제2 셋업 노드(SN2) 사이에 드레인단과 소스단이 연결될 수 있다. 제1 및 제2 PMOS 트랜지스터(PM1, PM2)와 제4 및 제5 NMOS 트랜지스터(NM4, NM5) 각각의 게이트단은 크로스 커플(cross couple) 타입으로 연결될 수 있다.
이어서, 제4 PMOS 트랜지스터(PM4)는 공급 전압단(VDD)과 제1 증폭 노드(LN1) 사이에 소스단과 드레인단이 연결될 수 있고 데이터 스트로브 클럭(DQS)을 게이트단으로 입력받을 수 있도록 구성될 수 있다. 그리고 제5 PMOS 트랜지스터(PM5)는 공급 전압단(VDD)과 제2 증폭 노드(LN2) 사이에 소스단과 드레인단이 연결될 수 있고 데이터 스트로브 클럭(DQS)을 게이트단으로 입력받을 수 있도록 구성될 수 있다. 그리고, 제1 인버터(INV1)는 제1 증폭 노드(LN1)로 전달되는 신호를 입력받아 반전하여 정 출력 신호(OUT)로 출력할 수 있고, 제2 인버터(INV2)는 제2 증폭 노드(LN2)로 전달되는 신호를 입력받아 반전하여 부 출력 신호(OUTB)로 출력할 수 있다.
이하, 증폭 회로(200)의 회로 동작을 간략하게 설명하기로 한다.
데이터 스트로브 클럭(DQS)이 논리'로우'가 되면 제3 내지 제5 PMOS 트랜지스터(PM3, PM4, PM5)는 턴 온 되고, 제1 및 제2 증폭 노드(LN1, LN2)는 공급 전압단(VDD)에 대응하는 전압 레벨로 초기화될 수 있다. 여기서, 초기화란 증폭 회로(200)가 비교 및 증폭 동작을 위한 스탠바이(stand-by) 상태가 되었음을 의미할 수 있다. 이후, 데이터 스트로브 클럭(DQS)가 논리'하이'가 되면 제3 내지 제5 PMOS 트랜지스터(PM3, PM4, PM5)는 턴 오프 될 수 있다. 그리고 제1 증폭 노드(LN1)와 제2 증폭 노드(LN2)는 제1 및 제2 셋업 노드(SN1, SN2)의 전압 레벨에 따라 전압차가 발생할 수 있다. 따라서, 크로스 커플 타입으로 연결된 제1 및 제2 PMOS 트랜지스터(PM1, PM2)와 제4 및 제5 NMOS 트랜지스터(NM4, NM5)는 제1 및 제2 증폭 노드(LN1, LN2)의 전압 레벨을 증폭할 수 있다. 이어서, 제1 인버터(INV1)는 제1 증폭 노드(LN1)의 전압 레벨에 대응하는 정 출력 신호(OUT)를 출력할 수 있고, 제2 인버터(INV2)는 제2 증폭 노드(LN2)의 전압 레벨에 대응하는 부 출력 신호(OUTB)를 출력할 수 있다.
위에서 설명한 구성을 통해, 증폭 회로(200)는 제1 셋업 노드(SN1)와 제2 셋업 노드(SN2)로 로딩된 데이터를 비교하여 증폭할 수 있다. 그리고 증폭 회로(200)는 증폭된 데이터를 정 출력 신호(OUT)와 부 출력 신호(OUTB)로 출력할 수 있다.
다음으로, 프리차징 회로(300_1, 300_2)는 데이터 스트로브 클럭(DQS)과 차동 입력 데이터인 정/부 입력 데이터(DQ, DQB)에 기초하여 셋업 노드인 제1 및 제2 셋업 노드(SN1, SN2)를 프리차징하기 위한 구성일 수 있다. 프리차징 회로(300_1, 300_2)는 제1 셋업 노드(SN1)에 연결되는 제1 프리차징 회로(300_1)와 제2 셋업 노드(SN2)에 연결되는 제2 프리차징 회로(300_2)를 포함할 수 있다.
우선, 제1 프리차징 회로(300_1)는 데이터 스트로브 클럭(DQS)과 정 입력 데이터(DQ)에 기초하여 제1 셋업 노드(SN1)를 프리차징하기 위한 구성일 수 있다.
제1 프리차징 회로(300_1)에 대하여 보다 구체적으로 설명하면, 제1 프리차징 회로(300_1)는 제6 및 제7 PMOS 트랜지스터(PM6, PM7)을 포함할 수 있다. 제6 PMOS 트랜지스터(PM6)와 제7 PMOS 트랜지스터(PM7)는 공급 전압단(VDD)과 제1 셋업 노드(SN1) 사이에 직렬 연결되도록 구성될 수 있다. 제6 PMOS 트랜지스터(PM6)는 데이터 스트로브 클럭(DQS)을 게이트단으로 입력받을 수 있고, 제7 PMOS 트랜지스터(PM7)는 정 입력 데이터(DQ)를 게이트단으로 입력받을 수 있다. 그래서 데이터 스트로브 클럭(DQS)와 정 입력 데이터(DQ)가 예컨대, 논리'로우'가 되면 제1 셋업 노드(SN1)는 공급 전압단(VDD)에 대응하는 전압 레벨로 프리차징 될 수 있다. 여기서, 제6 및 제7 PMOS 트랜지스터(PM6, PM7)의 구동력은 제1 및 제2 NMOS 트랜지스터(NM1, NM2)의 구동력보다 작게 설정할 수 있다.
다음으로, 제2 프리차징 회로(300_2)는 데이터 스트로브 클럭(DQS)과 부 입력 데이터(DQB)에 기초하여 제2 셋업 노드(SN2)를 프리차징하기 위한 구성일 수 있다.
제2 프리차징 회로(300_2)에 대하여 보다 구체적으로 설명하면, 제2 프리차징 회로(300_2)는 제8 및 제9 PMOS 트랜지스터(PM8, PM9)를 포함할 수 있다. 제8 PMOS 트랜지스터(PM8)와 제9 PMOS 트랜지스터(PM9)는 공급 전압단(VDD)과 제2 셋업 노드(SN2) 사이에 직렬 연결되도록 구성될 수 있다. 제8 PMOS 트랜지스터(PM8)는 데이터 스트로브 클럭(DQS)을 게이트단으로 입력받을 수 있고, 제9 PMOS 트랜지스터(PM9)는 부 입력 데이터(DQB)를 게이트단으로 입력받을 수 있다. 그래서 데이터 스트로브 클럭(DQS)와 부 입력 데이터(DQB)가 예컨대, 논리'로우'가 되면 제2 셋업 노드(SN2)는 공급 전압단(VDD)에 대응하는 전압 레벨로 프리차징 될 수 있다. 여기서, 제8 및 제9 PMOS 트랜지스터(PM8, PM9)의 구동력은 제1 및 제2 NMOS 트랜지스터(NM1, NM2)의 구동력보다 작게 설계될 수 있다.
위에서 설명한 구성을 통해, 제1 프리차징 회로(300_1)는 데이터 스트로브 클럭(DQS)과 정 입력 데이터(DQ)에 기초하여 제1 셋업 노드(SN1)를 프리차징 할 수 있다. 그리고 제2 프리차징 회로(300_2)는 데이터 스트로브 클럭(DQS)과 부 입력 데이터(DQB)에 기초하여 제2 셋업 노드(SN2)를 프리차징 할 수 있다.
정리하면, 입력 회로(100)는 데이터 스트로브 클럭(DQS)이 논리'하이'인 구간에서 정 입력 데이터(DQ)와 부 입력 데이터(DQB)를 입력받아 로딩 동작을 수행할 수 있다. 그리고, 프리차징 회로(300_1, 300_2)는 데이터 스트로브 클럭(DQS)이 논리'로우'인 구간에서 정/부 입력 데이터(DQ, DQB)에 기초하여 제1 셋업 노드(SN1) 또는 제2 셋업 노드(SN2)를 프리차징 할 수 있다. 구체적으로, 제1 프리차징 회로(300_1)는 정 입력 데이터(DQ)에 기초하여 제1 셋업 노드(SN1)를 프리차징할 수 있다. 그리고 제2 프리차징 회로(300_2)는 부 입력 데이터(DQB)에 기초하여 제2 셋업 노드(SN2)를 프리차징할 수 있다. 여기서, 프리차징 동작은 로딩 동작 이전에 수행될 수 있다.
본 발명의 일 실시예에 따른 입출력 장치는 프리차징 동작을 통해 제1 셋업 노드(SN1)와 제2 셋업 노드(SN2)의 전압 레벨을 서로 다르게 제어할 수 있다. 따라서, 입출력 장치는 차동 입력 데이터(DQ, DQS)에 대한 보다 빠른 비교 및 증폭 동작을 수행할 수 있다.
도 2 는 도 1 의 입출력 장치의 회로 동작을 보여주기 위한 순서도이다.
도 1 및 도 2 를 참조하면, 입출력 장치의 회로 동작 방법은 셋업 노드를 프리차징하는 단계(S100), 차동 입력 데이터를 로딩하는 단계(S200), 및 증폭 및 출력하는 단계(S300)를 포함할 수 있다.
우선, 셋업 노드를 프리차징하는 단계(S100)는 프리차징 동작시 차동 입력 데이터(DQ, DQB)인 정 입력 데이터(DQ)와 부 입력 데이터(DQB)가 로딩되는 제1 셋업 노드(SN1)와 제2 셋업 노드(SN2)를 프리차징하기 위한 단계일 수 있다. 도 1 에서 설명하였듯이, 프리차징 회로(300_1, 300_2)는 데이터 스트로브 클럭(DQS)이 논리'로우'인 구간에서 프리차징 동작을 수행할 수 있다. 즉, 프리차징 동작시 제1 프리차징 회로(300_1)는 정 입력 데이터(DQ)에 기초하여 제1 셋업 노드(SN1)를 프리차징할 수 있다. 그리고 제2 프리차징 회로(300_2)는 부 입력 데이터(DQB)에 기초하여 제2 셋업 노드(SN2)를 프리차징 할 수 있다. 프리차징 동작을 통해 제1 셋업 노드(SN1)와 제2 셋업 노드(SN2)의 전압 레벨은 서로 다르게 제어될 수 있다.
다음으로, 차동 입력 데이터를 로딩하는 단계(S200)는 로딩 동작시 차동 입력 데이터(DQ, DQB)를 제1 및 제2 셋업 노드(SN1, SN2)로 로딩하기 위한 단계일 수 있다. 도 1 에서 설명하였듯이, 입력 회로(100)는 데이터 스트로브 클럭(DQS)이 논리'하이'인 구간에서 로딩 동작을 수행할 수 있다. 즉, 로딩 동작시 논리'하이'의 정 입력 데이터(DQ)에 기초하여 제1 셋업 노드(SN1)의 전압 레벨은 낮아질 수 있다. 그리고 논리'하이'의 부 입력 데이터(DQB)에 기초하여 제2 셋업 노드(SN2)의 전압 레벨은 낮아질 수 있다.
다음으로, 증폭 및 출력하는 단계(S300)는 출력 동작시 제1 및 제2 셋업 노드(SN1, SN2)를 비교 및 증폭하여 출력하기 위한 단계일 수 있다. 도 1 에서 설명하였듯이, 증폭 회로(200)는 제1 셋업 노드(SN1)와 제2 셋업 노드(SN2)로 로딩된 데이터를 비교 및 증폭하여 정 출력 신호(OUT)와 부 출력 신호(OUTB)를 출력할 수 있다.
본 발명의 일 실시예에 따른 입출력 장치는 프리차징 동작을 통해 제1 셋업 노드(SN1)와 제2 셋업 노드(SN2)의 전압 레벨을 서로 다르게 제어할 수 있다. 따라서, 입출력 장치는 출력 동작시 보다 빠른 비교 및 증폭 동작을 수행할 수 있다. 여기서, 비교 및 증폭 동작을 보다 빠르게 수행할 수 있다는 것은 차동 입력 데이터(DQ, DQB)를 보다 빠르고 안정적으로 처리할 수 있다는 것을 의미할 수 있다.
도 3 은 본 발명의 일 실시예에 따른 입출력 회로의 구성을 보여주기 위한 회로도이다.
도 3 을 참조하면, 입출력 회로는 입력 회로(100A), 증폭 회로(200A), 및 프리차징 회로(300A)를 포함할 수 있다. 도 3 의 입력 회로(100A)와 증폭 회로(200A) 각각은 도 1 의 입력 회로(100)와 증폭 회로(200) 각각에 대응할 수 있기 때문에 자세한 회로 구성 및 동작은 생략하기로 한다. 이하, 도 1 의 구성과 대비되는 프리차징 회로(300A)에 대하여 설명하기로 한다.
프리차징 회로(300A)는 데이터 스트로브 클럭(DQS)과 차동 입력 데이터인 정/부 입력 데이터(DQ, DQB)에 기초하여 셋업 노드인 제1 및 제2 셋업 노드(SN1, SN2)를 프리차징하기 위한 구성일 수 있다.
프리차징 회로(300A)에 대하여 보다 구체적으로 설명하면, 프리차징 회로(300A)는 제6 내지 제8 PMOS 트랜지스터(PM6, PM7, PM8)를 포함할 수 있다.
제6 PMOS 트랜지스터(PM6)는 정 입력 데이터(DQ)에 기초하여 제1 셋업 노드(SN1)를 프리차징하기 위한 제1 프리차징 회로로 정의될 수 있다. 제6 PMOS 트랜지스터(PM6)는 이후 설명될 제8 PMOS 트랜지스터(PM8)와 제1 셋업 노드(SN1) 사이에 소스단과 드레인단이 연결될 수 있고 정 입력 데이터(DQ)를 게이트단으로 입력받을 수 있도록 구성될 수 있다. 제7 PMOS 트랜지스터(PM7)는 부 입력 데이터(DQB)에 기초하여 제2 셋업 노드(SN2)를 프리차징하기 위한 제2 프리차징 회로로 정의될 수 있다. 제7 PMOS 트랜지스터(PM7)는 제8 PMOS 트랜지스터(PM8)와 제2 셋업 노드(SN2) 사이에 소스단과 드레인단이 연결될 수 있고 부 입력 데이터(DQB)를 게이트단으로 입력받을 수 있도록 구성될 수 있다. 제8 PMOS 트랜지스터(PM8)는 데이터 스트로브 클럭(DQS)에 기초하여 제6 및 제7 PMOS 트랜지스터(PM6, PM7)에 프리차징 전압을 제공하기 위한 전압 공급 회로로 정의될 수 있다. 제8 PMOS 트랜지스터(PM8)는 제6 PMOS 트랜지스터(PM6)와 제7 PMOS 트랜지스터(PM7)에 공통으로 연결될 수 있다. 제8 PMOS 트랜지스터(PM8)는 공급 전압단(VDD)과 공통 노드(CN) 사이에 소스단과 드레인단이 연결될 수 있고 데이터 스트로브 클럭(DQS)를 게이트단으로 입력받을 수 있도록 구성될 수 있다. 여기서, 공통 노드(CN)는 제6 PMOS 트랜지스터(PM6)의 소스단과 제7 PMOS 트랜지스터(PM7)의 소스단에 공통으로 연결된 노드일 수 있다.
이하, 프리차징 회로(300A)의 회로 동작을 간략하게 설명하기로 한다.
데이터 스트로브 클럭(DQS)가 논리'로우'가 되면 제8 PMOS 트랜지스터(PM8)는 턴 온 될 수 있고, 제6 및 제7 PMOS 트랜지스터(PM6, PM7)는 공급 전압단(VDD)에 대응하는 프리차징 전압을 제공받을 수 있다. 이때, 정 입력 데이터(DQ)가 논리'로우'이면 제6 PMOS 트랜지스터(PM6)는 제1 셋업 노드(SN1)를 프리차징 전압으로 프리차징할 수 있다. 그리고 부 입력 데이터(DQB)가 논리'로우'이면 제7 PMOS 트랜지스터(PM7)는 제2 셋업 노드(SN2)를 프리차징 전압으로 프리차징할 수 있다.
본 발명의 일 실시예에 따른 입출력 회로는 제1 프리차징 회로인 제6 PMOS 트랜지스터(PM6)와 제2 프리차징 회로인 제7 PMOS 트랜지스터(PM7)에 프리차징 전압을 제공해 줄 수 있는 하나의 전압 공급 회로인 제8 PMOS 트랜지스터(PM8)를 포함할 수 있다. 따라서, 입출력 회로는 하나의 전압 공급 회로를 구성함으로써 입출력 회로의 면적을 최소화할 수 있다. 또한, 제6 PMOS 트랜지스터(PM6)와 제7 PMOS 트랜지스터(PM7)는 동일한 프리차징 전압을 제공받을 수 있다. 즉, 제1 셋업 노드(SN1)와 제2 셋업 노드(SN2)는 동일한 노이즈가 반영된 프리차징 전압을 제공받을 수 있다. 따라서, 프리차징 동작시 제1 셋업 노드(SN1)와 제2 셋업 노드(SN2) 각각에 반영되는 노이즈에 대한 영향을 최소화할 수 있다.
도 4 은 도 1 및 도 3 의 입출력 회로의 동작 타이밍을 보여주기 위한 타이밍도이다.
도 4 에는 정 입력 데이터(DQ), 데이터 스트로브 클럭(DQS), 제1 셋업 노드(SN1) 및 제2 셋업 노드(SN2)에 대한 동작 파형이 도시되어 있다. 이하, 설명의 편의를 위하여, 데이터 스트로브 클럭(DQS)이 논리'로우'인 구간을 "프리차징 동작 구간"이라 정의하고 "T1"으로 도시하기로 한다. 그리고 데이터 스트로브 클럭(DQS)이 논리'하이'인 구간(T2)을 "로딩 및 출력 동작 구간"이라 정의하고 "T2"로 도시하기로 한다.
참고로, 도 1 에 도시된 입출력 회로와 도 3 에 도시된 입출력 회로는 동작 타이밍이 서로 유사하기 때문에 도 1 의 입출력 회로를 일례로 설명하기로 한다.
도 1 및 도 3 을 참조하면, 정 입력 데이터(DQ)는 논리'하이' 또는 논리'로우'가 될 수 있다. 도면에는 도시되지 않았지만, 위에서 설명하였듯이 부 입력 데이터(DQB)는 정 입력 데이터(DQ)와 반대 위상을 가질 수 있다.
우선, 정 입력 데이터(DQ)가 논리'하이'이고 부 입력 데이터(DQB)가 논리'로우'인 경우를 살펴보기로 한다.
프리차징 동작 구간(T1)에서 제2 셋업 노드(SN2)는 논리'로우'의 부 입력 데이터(DQB)에 기초하여 프리차징될 수 있다. 이때, 제1 셋업 노드(SN1)의 전압 레벨은 제1 증폭 노드(LN1)의 초기화에 의하여 점점 상승할 수 있다. 제1 셋업 노드(SN1)와 제2 셋업 노드(SN2)의 전압 레벨은 제4 NMOS 트랜지스터(NM4)의 문턱 전압 값(Vt) 만큼 차이가 날 수 있다. 즉, 제2 셋업 노드(SN2)의 전압 레벨이 제1 셋업 노드(SN1)의 전압 레벨보다 높을 수 있다.
이어서, 로딩 및 출력 동작 구간(T2)에서 제1 NMOS 트랜지스터(NM1)는 논리'하이'의 정 입력 데이터(DQ)에 기초하여 턴 온 될 수 있다. 프리차징 동작 구간(T1)에서 제2 셋업 노드(SN2)의 전압 레벨이 제1 셋업 노드(SN1)의 전압 레벨보다 높기 때문에 증폭 회로(200)의 비교 및 증폭 동작은 빠르게 이루어질 수 있다. 즉, 논리'하이'의 정 입력 데이터(DQ)에 기초하여 제1 셋업 노드(SN1)의 전압 레벨은 보다 빠르게 낮아질 수 있다.
다음으로, 정 입력 데이터(DQ)가 논리'로우'이고 부 입력 데이터(DQB)가 논리'하이'인 경우를 살펴보기로 한다.
프리차징 동작 구간(T1)에서 제1 셋업 노드(SN1)는 논리'로우'의 정 입력 데이터(DQ)에 기초하여 프리차징될 수 있다. 따라서, 제1 셋업 노드(SN1)의 전압 레벨이 제2 셋업 노드(SN2)의 전압 레벨보다 높을 수 있다. 이어서, 로딩 및 출력 동작 구간(T2)에서 제2 NMOS 트랜지스터(NM2)는 논리'하이'의 부 입력 데이터(DQB)에 기초하여 턴 온 될 수 있다. 프리차징 동작 구간(T1)에서 제1 셋업 노드(SN1)의 전압 레벨이 제2 셋업 노드(SN2)의 전압 레벨보다 높기 때문에 증폭 회로(200)의 비교 및 증폭 동작은 빠르게 이루어질 수 있다. 즉, 논리'하이'의 부 입력 데이터(DQB)에 기초하여 제2 셋업 노드(SN2)의 전압 레벨은 보다 빠르게 낮아질 수 있다.
본 발명의 일 실시예에 따른 입출력 회로는 프리차징 동작 구간(T1)에서 제1 및 제2 셋업 노드(SN1, SN2)의 전압 레벨을 서로 다르게 제어할 수 있다. 그리고 입출력 회로는 로딩 및 출력 동작 구간(T2)에서 차동 입력 데이터(DQ, DQB)에 기초하여 제1 및 제2 셋업 노드(SN1)를 빠르게 비교 및 증폭할 수 있다. 결국, 입출력 회로는 프리차징 동작 구간(T1)을 포함함으로써 입출력 장치의 전반적인 동작 속도를 높여줄 수 있다.
또한, 본 발명의 일 실시예에 따른 입출력 회로는 데이터 스트로브 클럭(DQS)의 듀티 비를 조절하기 위한 클럭 생성 회로를 포함할 수 있다. 클럭 생성 회로는 다양한 실시예로 구현될 수 있으며, 일례는 도 6 에서 보다 구체적으로 알아보기로 한다. 여기서, 데이터 스트로브 클럭(DQS)의 듀티 비를 조절할 수 있다는 것은 프리차징 동작 구간(T1)과 로딩 및 출력 동작 구간(T2)을 조절할 수 있다는 것을 의미한다. 따라서, 입출력 회로는 클럭 생성 회로를 포함함으로써 충분한 프리차징 동작 구간(T1)을 확보할 수 있다.
한편, 도 1 및 도 3 의 제1 증폭 노드(LN1)에 대응하는 정 출력 신호(OUT)와 제2 증폭 노드(LN2)에 대응하는 부 출력 신호(OUTB)는 이후 설명될 출력 회로를 거쳐 최종 데이터로 출력될 수 있다.
도 5 는 출력 회로의 구성을 보여주기 위한 회로도이다. 설명의 편의를 위하여 출력 회로를 "400"으로 도시하기로 한다.
도 5 를 참조하면, 출력 회로(400)는 도 1 의 증폭 회로(200)의 출력 신호를 입력받아 최종 출력 신호를 생성하기 위한 구성일 수 있다. 출력 회로(400)는 제1 출력 회로(410), 제2 출력 회로(420)를 포함할 수 있다. 제1 출력 회로(410)는 증폭 회로(200)의 출력 신호인 부 출력 신호(OUTB)에 대응하는 최종 부 출력 신호(OUTB_F)를 생성할 수 있다. 제2 출력 회로(420)는 증폭 회로(200)의 정 출력 신호(OUT)에 대응하는 최종 정 출력 신호(OUT_F)를 생성할 수 있다.
우선, 제1 출력 회로(410)에 대하여 보다 구체적으로 설명하면, 제1 출력 회로(410)는 제1 인버터(INV1), 제1 트랜스미션 게이트(TG1), 제1 PMOS 트랜지스터(PM1), 제1 NMOS 트랜지스터(NM1), 및 제2 NMOS 트랜지스터(NM2)를 포함할 수 있다.
제1 인버터(INV1)는 부 출력 신호(OUTB)를 입력받아 반전하여 출력할 수 있다. 제1 트랜스미션 게이트(TG1)는 정 출력 신호(OUT)를 입력받아 출력할 수 있다. 제1 트랜스미션 게이트(TG1)는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성될 수 있다. 여기서, 제1 트랜스미션 게이트(TG1)는 제1 인버터(INV1)에 의한 신호 지연 시간을 맞추기 위한 구성일 수 있다. 제1 PMOS 트랜지스터(PM1), 제1 NMOS 트랜지스터(NM1), 및 제2 NMOS 트랜지스터(NM2)는 공급 전압단(VDD)과 접지 전압단(VSS) 사이에 직렬 연결될 수 있다. 제1 PMOS 트랜지스터(PM1)는 제1 인버터(INV1)의 출력 신호를 게이트단으로 입력받을 수 있도록 구성될 수 있다. 제1 NMOS 트랜지스터(NM1)는 제1 트랜스미션 게이트(TG1)의 출력 신호를 게이트단으로 입력받을 수 있도록 구성될 수 있다. 제2 NMOS 트랜지스터(NM2)는 활성화 신호(EN)를 게이트단으로 입력받을 수 있도록 구성될 수 있다. 여기서, 활성화 신호(EN)는 입출력 회로의 활성화 동작 여부를 제어할 수 있는 신호일 수 있다. 최종 부 출력 신호(OUTB_F)는 제1 PMOS 트랜지스터(PM1)와 제1 NMOS 트랜지스터(NM1)가 공통으로 연결된 노드에서 생성될 수 있다.
다음으로, 제2 출력 회로(420)에 대하여 보다 구체적으로 설명하면, 제2 출력 회로(420)는 제2 인버터(INV2), 제2 트랜스미션 게이트(TG2), 제2 PMOS 트랜지스터(PM2), 제3 NMOS 트랜지스터(NM3), 및 제4 NMOS 트랜지스터(NM4)를 포함할 수 있다.
제2 인버터(INV2)는 정 출력 신호(OUT)를 입력받아 반전하여 출력할 수 있다. 제2 트랜스미션 게이트(TG2)는 부 출력 신호(OUTB)를 입력받아 출력할 수 있다. 제2 PMOS 트랜지스터(PM2), 제3 NMOS 트랜지스터(NM3), 및 제4 NMOS 트랜지스터(NM4)는 공급 전압단(VDD)과 접지 전압단(VSS) 사이에 직렬 연결될 수 있다. 제2 PMOS 트랜지스터(PM1)는 제2 인버터(INV2)의 출력 신호를 게이트단으로 입력받을 수 있도록 구성될 수 있다. 제3 NMOS 트랜지스터(NM3)는 제2 트랜스미션 게이트(TG2)의 출력 신호를 게이트단으로 입력받을 수 있도록 구성될 수 있다. 제4 NMOS 트랜지스터(NM4)는 활성화 신호(EN)를 게이트단으로 입력받을 수 있도록 구성될 수 있다. 최종 정 출력 신호(OUT_F)는 제2 PMOS 트랜지스터(PM2)와 제3 NMOS 트랜지스터(NM3)가 공통으로 연결된 노드에서 생성될 수 있다.
위에서 설명한 구성을 통해, 출력 회로(400)는 정 출력 신호(OUT)와 부 출력 신호(OUTB)에 기초하여 최종 정 출력 신호(OUT_F)와 최종 부 출력 신호(OUTB_F)를 생성할 수 있다.
한편, 본 발명의 일 실시예에 따른 입출력 회로는 래칭 회로(430)를 포함할 수 있다.
래칭 회로(430)는 데이터 스트로브 클럭(DQS)에 기초하여 최종 정 출력 신호(OUT_F)와 최종 부 출력 신호(OUTB_F)를 래칭하기 위한 구성일 수 있다. 래칭 회로(430)는 활성화 신호(EN)가 논리'로우'이고 데이터 스트로브 클럭(DQS)가 논리'하이'인 구간에서 최종 정 출력 신호(OUT_F)와 최종 부 출력 신호(OUTB_F)를 래칭할 수 있다.
래칭 회로(430)에 대하여 보다 자세히 설명하면, 래칭 회로(430)는 제3 PMOS 트랜지스터(PM3), 제3 내지 제5 인버터(INV3, INV4, INV5), 제4 및 제5 PMOS 트랜지스터(PM4, PM5), 제5 및 제6 NMOS 트랜지스터(NM5, NM6)을 포함할 수 있다.
제3 PMOS 트랜지스터(PM3)는 공급 전압단(VDD)과 최종 부 출력 신호(OUTB_F)의 출력단 사이에 소스단과 드레인단이 연결될 수 있고 활성화 신호(EN)를 게이트단으로 입력받을 수 있도록 구성될 수 있다. 여기서, 제3 PMOS 트랜지스터(PM3)는 활성화 신호(EN)에 기초하여 최종 부 출력 신호(OUTB_F)의 출력단과 최종 정 출력 신호(OUT_F)의 출력단을 리셋하기 위한 구성일 수 있다. 제3 인버터(INV3)는 최종 부 출력 신호(OUTB_F)를 입력받아 반전하여 최종 정 출력 신호(OUT_F)로 출력할 수 있다. 제4 인버터(INV4)는 데이터 스트로브 클럭(DQS)를 입력받아 반전하여 출력할 수 있다. 제5 인버터(INV5)는 제4 인버터(INV4)의 출력 신호를 입력받아 반전하여 출력할 수 있다. 제4 및 제5 PMOS 트랜지스터(PM4, PM5), 제5 및 제6 NMOS 트랜지스터(NM5, NM6)는 공급 전압단(VDD)과 접지 전압단(VSS) 사이에 직렬 연결될 수 있다. 제4 PMOS 트랜지스터(PM4)는 최종 정 출력 신호(OUT_F)를 게이트단으로 입력받을 수 있도록 구성될 수 있다. 제5 PMOS 트랜지스터(PM5)는 제5 인버터(INV5)의 출력 신호를 게이트단으로 입력받을 수 있도록 구성될 수 있다. 제5 NMOS 트랜지스터(NM5)는 제4 인버터(INV4)의 출력 신호를 게이트단으로 입력받을 수 있도록 구성될 수 있다. 제6 NMOS 트랜지스터(NM6)는 최종 정 출력 신호(OUT_F)를 게이트단으로 입력받을 수 있도록 구성될 수 있다.
위에서 설명한 구성을 통해, 래칭 회로(430)는 논리'로우'의 활성화 신호(EN)에 기초하여 최종 부 출력 신호(OUTB_F)를 논리'하이', 최종 정 출력 신호(OUT_F)를 논리'로우'로 리셋할 수 있다. 또한, 래칭 회로(430)는 논리'로우'의 데이터 스트로브 클럭(DQS)에 기초하여 정/부 출력 신호(OUT, OUTB)에 대응하는 최종 정/부 출력 신호(OUT_F, OUTB_F)를 래칭할 수 있다.
도 6 은 본 발명의 일 실시예에 따른 데이터 처리 시스템의 구성을 보여주기 위한 블록도이다.
도 6 을 참조하면, 데이터 처리 시스템은 호스트 장치(510), 데이터 처리 장치(520)를 포함할 수 있다.
우선, 호스트 장치(510)는 차동 입력 데이터(DQ, DQB)와 데이터 주파수 정보(INF_DF)를 제공하기 위한 구성일 수 있다. 여기서, 데이터 주파수 정보(INF_DF)는 차동 입력 데이터(DQ, DQB)가 입력되는 주기, 즉 데이터의 입력 주파수에 대응하는 정보를 가질 수 있다. 이어서, 도 6 에서는 데이터 스트로브 클럭(DQS)이 호스트 장치(510)에서 제공되는 것을 일례로 하였다. 데이터 스트로브 클럭(DQS)은 호스트 장치(510) 뿐만 아니라 데이터 처리 장치(520) 내부에서 생성될 수도 있다.
다음으로, 데이터 처리 장치(520)는 데이터 주파수 정보(INF_DF)에 대응하는 듀티 비(duty rate)의 데이터 스트로브 클럭(DQS)에 기초하여 차동 입력 데이터(DQ, DQB)을 입력 및 출력하기 위한 구성일 수 있다.
데이터 처리 장치(520)에 대하여 보다 자세히 설명하면, 데이터 처리 장치(520)는 클럭 생성 회로(521), 입출력 회로(522)를 포함할 수 있다.
우선, 클럭 생성 회로(521)는 데이터 주파수 정보(INF_DF)에 기초하여 데이터 스트로브 클럭(DQS)의 듀티 비를 조절하기 위한 구성일 수 있다. 클럭 생성 회로(521)는 데이터 스트로브 클럭(DQS)의 듀티 비를 조절하여 최종 데이터 스트로브 클럭(DQS_F)를 생성할 수 있다.
다음으로, 입출력 회로(522)는 최종 데이터 스트로브 클럭(DQS_F)에 기초하여 차동 입력 데이터(DQ, DQB)를 입력 및 출력하기 위한 구성일 수 있다. 입출력 회로(522)는 정 입력 데이터(DQ)에 대응하는 최종 정 출력 신호(OUT_F)와 부 입력 데이터(DQB)에 대응하는 최종 부 출력 신호(OUTB_F)를 생성할 수 있다. 입출력 회로(522)의 구성 및 동작은 도 1 내지 도 5 에서 이미 자세히 설명하였기 때문에 생략하기로 한다.
도 7 은 도 6 의 데이터 처리 시스템의 제어 동작을 보여주기 위한 도면이다.
도 7 에는 정 입력 데이터(DQ), 데이터 스트로브 클럭(DQS), 및 최종 데이터 스트로브 클럭(DQS_F)의 동작 파형이 도시되어 있다. 도 7 은 도 4 와 마찬가지로 "T1"을 "프리차징 동작 구간"으로 정의하고 "T2"를 "로딩 및 출력 동작 구간"으로 정의하기로 한다.
도 6 및 도 7 을 참조하면, 호스트 장치(510)는 차동 입력 데이터(DQ, DQB), 데이터 스트로브 클럭(DQS), 및 데이터 주파수 정보(INF_DF)를 데이터 처리 장치(520)에 제공할 수 있다. 이때, 데이터 스트로브 클럭(DQS)의 듀티 비는 50:50이라고 가정하기로 한다. 그리고 차동 입력 데이터(DQ, DQB)가 비교적 큰 주기로 즉, 비교적 낮은 주파수로 입력된다고 가정하기로 한다. 따라서, 데이터 주파수 정보(INF_DF)는 차동 입력 데이터(DQ, DQB)가 낮은 주파수로 입력된다는 정보를 가질 수 있다. 여기서, 데이터 주파수 정보(INF_DF)는 하나의 논리 레벨을 이용하여 기 설정된 주파수보다 높은 정보와 낮은 정보를 포함하도록 설계될 수 있다. 그리고 데이터 주파수 정보(INF_DF)는 적어도 2개 이상의 코드 신호를 통해 복수의 주파수 각각에 대응하는 정보를 포함하도록 설계될 수 있다.
이어서, 클럭 생성 회로(521)는 데이터 주파수 정보(INF_DF)에 기초하여 데이터 스트로브 클럭(DQS)의 듀티비를 조절한 최종 데이터 스트로브 클럭(DQS_F)을 생성할 수 있다. 도 7 에서 볼 수 있듯이, 최종 데이터 스트로브 클럭(DQS_F)의 듀티 비는 데이터 스트로브 클럭(DQS)의 듀티 비와 다를 수 있다. 그리고 최종 데이터 스트로브 클럭(DQS_F)에 의해 정의되는 프리차징 동작 구간(T1)은 로딩 및 출력 동작 구간(T2) 보다 길 수 있다. 여기서, 프리차징 동작 구간(T1)이 길다는 것은 그만큼 프리차징 동작을 수행할 수 있는 시간을 충분히 확보할 수 있다는 것을 의미한다.
본 발명의 일 실시예에 따른 데이터 처리 시스템은 차동 입력 데이터(DQ, DQB)가 입력되는 주파수에 따라 프리차징 동작 구간을 조절할 수 있다. 따라서, 데이터 처리 시스템은 차동 입력 데이터(DQ, DQB)를 보다 안정적으로 입력 및 출력할 수 있다.
본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 실시예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 입력 회로 200 : 증폭 회로
300_1 : 제1 프리차징 회로 300_2 : 제2 프리차징 회로

Claims (20)

  1. 데이터 스트로브 클럭에 기초하여 차동 입력 데이터를 셋업 노드에 로딩하는 입력 회로;
    상기 셋업 노드로 로딩된 데이터를 비교 및 증폭하여 출력하는 증폭 회로; 및
    상기 데이터 스트로브 클럭과 상기 차동 입력 데이터에 기초하여 상기 셋업 노드를 프리차징하는 프리차징 회로를 포함하는
    입출력 장치.
  2. 제1항에 있어서,
    상기 셋업 노드는 제1 셋업 노드와 제2 셋업 노드를 포함하며,
    상기 입력 회로는 상기 차동 입력 데이터에 포함되는 정 입력 데이터를 상기 제1 셋업 노드로 로딩하고, 상기 차동 입력 데이터에 포함되는 부 입력 데이터를 상기 제2 셋업 노드로 로딩하는 것을 특징으로 하는 입출력 장치.
  3. 제2항에 있어서,
    상기 프리차징 회로는
    상기 데이터 스트로브 클럭과 상기 정 입력 데이터에 기초하여 상기 제1 셋업 노드를 프리차징하는 제1 프리차징 회로; 및
    상기 데이터 스트로브 클럭과 상기 부 입력 데이터에 기초하여 상기 제2 셋업 노드를 프리차징하는 제2 프리차징 회로를 포함하는
    입출력 장치.
  4. 제2항에 있어서,
    상기 프리차징 회로는
    상기 데이터 스트로브 클럭에 기초하여 프리차징 전압을 제공하는 전압 공급 회로;
    상기 프리차징 전압을 제공받으며 상기 정 입력 데이터에 기초하여 상기 제1 셋업 노드를 프리차징하는 제1 프리차징 회로; 및
    상기 프리차징 전압을 제공받으며 상기 부 입력 데이터에 기초하여 상기 제2 셋업 노드를 프리차징하는 제2 프리차징 회로를 포함하는
    입출력 장치.
  5. 제1항에 있어서,
    상기 증폭 회로의 출력 신호를 입력받아 최종 출력 신호를 생성하는 출력 회로를 더 포함하는 입출력 장치.
  6. 제5항에 있어서,
    상기 차동 입력 데이터는 정 입력 데이터와 부 입력 데이터를 포함하고, 상기 증폭 회로는 상기 정 입력 데이터에 대응하는 정 출력 신호와 상기 부 입력 데이터에 대응하는 부 출력 신호를 출력하며,
    상기 출력 회로는,
    상기 부 출력 신호에 대응하는 최종 부 출력 신호를 생성하는 제1 출력 회로; 및
    상기 정 출력 신호에 대응하는 최종 정 출력 신호를 생성하는 제2 출력 회로를 포함하는
    입출력 장치.
  7. 제6항에 있어서,
    상기 데이터 스트로브 클럭에 기초하여 상기 최종 정/부 출력 신호를 래칭하는 래칭 회로를 더 포함하는 입출력 장치.
  8. 제1항에 있어서,
    상기 데이터 스트로브 클럭의 듀티 비를 조절하는 클럭 생성 회로를 더 포함하는 입출력 장치.
  9. 제8항에 있어서,
    상기 클럭 생성 회로는 상기 차동 입력 데이터의 입력 주파수에 기초하여 상기 데이터 스트로브 클럭의 듀티 비를 조절하는 것을 특징으로 하는 입출력 장치.
  10. 프리차징 동작시 차동 입력 데이터가 로딩되는 제1 및 제2 셋업 노드를 상기 차동 입력 데이터에 기초하여 프리차징하는 단계;
    로딩 동작시 상기 차동 입력 데이터를 상기 제1 및 제2 셋업 노드로 로딩하는 단계; 및
    출력 동작시 상기 제1 및 제2 셋업 노드를 비교 및 증폭하여 출력하는 단계를 포함하는
    입출력 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 프리차징하는 단계는
    데이터 스트로브 클럭과 상기 차동 입력 데이터에 포함되는 정 입력 데이터에 기초하여 상기 제1 셋업 노드를 프리차징하는 단계; 및
    상기 데이터 스트로브 클럭과 상기 차동 입력 데이터에 포함되는 부 입력 데이터에 기초하여 상기 제2 셋업 노드를 프리차징하는 단계를 포함하는
    입출력 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 프리차징하는 단계 이전에 상기 데이터 스트로브 클럭의 듀티 비를 조절하는 단계를 더 포함하는 입출력 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 듀티 비를 조절하는 단계는 상기 차동 입력 데이터의 입력 주파수에 기초하여 상기 데이터 스트로브 클럭의 듀티 비를 조절하는 것을 특징으로 하는 입출력 장치의 동작 방법.
  14. 차동 입력 데이터와 데이터 주파수 정보를 제공하는 호스트 장치; 및
    상기 데이터 주파수 정보에 대응하는 듀티 비의 데이터 스트로브 클럭에 기초하여 상기 차동 입력 데이터를 입력 및 출력하는 데이터 처리 장치를 포함하되,
    상기 데이터 처리 장치는
    상기 데이터 주파수 정보에 기초하여 상기 데이터 스트로브 클럭의 듀티 비를 조절하고 최종 데이터 스트로브 클럭을 생성하는 클럭 생성 회로; 및
    상기 최종 데이터 스트로브 클럭에 기초하여 차동 입력 데이터를 셋업 노드에 로딩하는 입력 회로, 상기 셋업 노드로 로딩된 데이터를 증폭하여 출력하는 증폭 회로, 및 상기 최종 데이터 스트로브 클럭과 상기 차동 입력 데이터에 기초하여 상기 셋업 노드를 프리차징하는 프리차징 회로를 포함하는 입출력 회로를 포함하는
    데이터 처리 시스템.
  15. 제14항에 있어서,
    상기 셋업 노드는 제1 셋업 노드와 제2 셋업 노드를 포함하며,
    상기 입력 회로는 상기 차동 입력 데이터에 포함되는 정 입력 데이터를 상기 제1 셋업 노드로 로딩하고, 상기 차동 입력 데이터에 포함되는 부 입력 데이터를 상기 제2 셋업 노드로 로딩하는 것을 특징으로 하는 데이터 처리 시스템.
  16. 제15항에 있어서,
    상기 프리차징 회로는
    상기 최종 데이터 스트로브 클럭과 상기 정 입력 데이터에 기초하여 상기 제1 셋업 노드를 프리차징하는 제1 프리차징 회로; 및
    상기 최종 데이터 스트로브 클럭과 상기 부 입력 데이터에 기초하여 상기 제2 셋업 노드를 프리차징하는 제2 프리차징 회로를 포함하는
    데이터 처리 시스템.
  17. 제15항에 있어서,
    상기 프리차징 회로는
    상기 정 입력 데이터에 기초하여 상기 제1 셋업 노드를 프리차징하는 제1 프리차징 회로;
    상기 부 입력 데이터에 기초하여 상기 제2 셋업 노드를 프리차징하는 제2 프리차징 회로; 및
    상기 제1 및 제2 프리차징 회로에 공통으로 연결되며, 상기 최종 데이터 스트로브 클럭에 기초하여 상기 제1 및 제2 프리차징 회로에 프리차징 전압을 제공하는 전압 공급 회로를 포함하는
    데이터 처리 시스템.
  18. 제14항에 있어서,
    상기 증폭 회로의 출력 신호를 입력받아 최종 출력 신호를 생성하는 출력 회로를 더 포함하는 데이터 처리 시스템.
  19. 제18항에 있어서,
    상기 차동 입력 데이터는 정 입력 데이터와 부 입력 데이터를 포함하고, 상기 증폭 회로는 상기 정 입력 데이터에 대응하는 정 출력 신호와 상기 부 입력 데이터에 대응하는 부 출력 신호를 출력하며,
    상기 출력 회로는,
    상기 부 출력 신호에 대응하는 최종 부 출력 신호를 생성하는 제1 출력 회로; 및
    상기 정 출력 신호에 대응하는 최종 정 출력 신호를 생성하는 제2 출력 회로를 포함하는
    데이터 처리 시스템.
  20. 제19항에 있어서,
    상기 데이터 스트로브 클럭에 기초하여 상기 최종 정/부 출력 신호를 래칭하는 래칭 회로를 더 포함하는 데이터 처리 시스템.
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