KR20040006547A

KR20040006547A - 고속 동작을 위한 플립플롭

Info

Publication number: KR20040006547A
Application number: KR1020020040847A
Authority: KR
Inventors: 김민수
Original assignee: 삼성전자주식회사
Priority date: 2002-07-12
Filing date: 2002-07-12
Publication date: 2004-01-24
Also published as: KR100468749B1; JP2004048757A; US20040008068A1

Abstract

클락-투-출력 지연을 감소시켜 고속동작을 할 수 있는 플립플롭이 제공된다. 상기 플립플롭은 제1노드와 제2노드를 구비하고, 클락신호의 상태에 따라 상기 제1노드와 상기 제2노드를 전원전압으로 프리차지 하거나, 또는 상기 클락신호의 상태에 따라 차동입력신호들을 수신하고 증폭하여 차동출력신호들을 상기 제1노드와 상기 제2노드로 출력하기 위한 감지증폭기; 및 상기 제1노드와 상기 제2노드에 접속되고, 상기 클락신호의 상태와 상기 차동출력신호들에 따라 상기 차동입력신호들을 각각 검출하고 래치하기 위한 래치회로를 구비한다. 본 발명에 따른 플립플롭은 NAND 게이트를 사용하지 않으므로 클락-투-출력 지연이 감소된다. 따라서 본 발명에 따른 플립플롭은 고속으로 동작할 수 있는 장점이 있다.

Description

고속 동작을 위한 플립플롭{Flip-flop for high speed operation}

본 발명은 반도체 칩상에 구현되는 플립플롭에 관한 것으로, 보다 상세하게는 클락-투-출력 지연을 감소시켜 고속동작을 할 수 있는 플립플롭에 관한 것이다.

도 1은 일반적인 SAFF의 회로도를 나타낸다. 도 1을 참조하면, 당업계에서 일반적으로 알려진 SAFF(sense amplifier-based Flip-Flop; 이하 'SAFF'라 한다.)은 제1단에 감지증폭기(10)와 제2단에 R-S래치(20)를 구비한다.

클락신호(CLK)가 로우(low)인 경우, 감지증폭기(10)의 세트 노드(set node;/S)와 리셋 노드(reset node; /R)는 전원전압(VDD)으로 각각 프리차지된다.

클락신호(CLK)의 상승에지에서, 감지증폭기(10)는 차동입력신호들(D, /D)을 감지한다. 세트 노드(/S)와 리셋 노드(/R)중에서 어느 하나의 노드는 단조롭게 전원전압(VDD)으로부터 로우(예컨대 접지전압)로 천이하고, 나머지 하나의 노드는 전원전압(VDD)을 유지한다.

R-S래치(20)는 각 천이를 캡춰(capture)하고, 클락신호(CLK)의 다음 상승에지가 될 때까지 캡춰한 상태를 유지한다.

세트 노드(/S)가 로우레벨인 경우, 출력신호(Q)는 전원전압(VDD)으로 되고, 출력신호(/Q)는 NAND게이트를 통하여 로우로 된다. 리셋 노드(/R)가 로우레벨인 경우, 출력신호(/Q)는 전원전압(VDD)으로 되고 출력신호(Q)는 NAND게이트를 통하여 로우로 된다.

따라서 출력신호들(Q, /Q)중에서 어느 하나는 다른 출력신호에 비하여 항상 하나의 NAMD 게이트만큼의 지연을 갖는다. 하이-투-로우 천이(high-to-low transitions)경우, 클락-투-출력지연(clock-to-output delay)은 3게이트 지연이다. 그리고 로우-투-하이 천이 경우, 클락-투-출력지연(clock-to-output delay)은 2게이트 지연이다. 따라서 하이-투-로우 천이는 종래의 SAFF의 고속 동작을 제한한다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 클락-투-출력 지연을 감소시켜 고속동작을 할 수 있는 플립플롭을 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 일반적인 SAFF의 회로도를 나타낸다.

도 2는 본 발명의 제1실시예에 따른 SAFF의 회로도를 나타낸다.

도 3은 본 발명의 제2실시예에 따른 SAFF의 회로도를 나타낸다.

도 4는 본 발명의 제3실시예에 따른 SAFF의 회로도를 나타낸다.

도 5는 본 발명의 제4실시예에 따른 SAFF의 회로도를 나타낸다.

상기 기술적 과제를 달성하기 위한 플립플롭은 제1노드와 제2노드를 구비하고, 클락신호의 상태에 따라 상기 제1노드와 상기 제2노드를 전원전압으로 프리차지 하거나, 또는 상기 클락신호의 상태에 따라 차동입력신호들을 수신하고 증폭하여 차동출력신호들을 상기 제1노드와 상기 제2노드로 출력하기 위한 감지증폭기; 및 상기 제1노드와 상기 제2노드에 접속되고, 상기 클락신호의 상태와 상기 차동출력신호들에 따라 상기 차동입력신호들을 각각 검출하고 래치하기 위한 래치회로를 구비한다.

상기 래치회로는 제1출력단; 제2출력단; 상기 제1노드의 신호에 응답하여 상기 제1출력단을 전원전압으로 풀-업하기 위한 제1풀-업회로; 상기 제2노드의 신호에 응답하여 상기 제2출력단을 상기 전원전압으로 풀-업하기 위한 제2풀-업회로; 상기 제1노드의 신호 및 상기 클락신호의 상태에 응답하여 상기 제1출력단을 접지전압으로 풀-다운하기 위한 제1풀-다운회로; 상기 제2노드의 신호 및 상기 클락신호의 상태에 응답하여 상기 제2출력단을 상기 접지전압으로 풀-다운하기 위한 제2풀-다운회로; 및 상기 제1출력단의 신호 및 상기 제2출력단의 신호를 각각 래치하기 위한 데이터 래치회로를 구비한다.

또는, 상기 래치회로는 제1출력단; 제2출력단; 상기 전원전압과 상기 제1출력단사이에 접속되고, 게이트가 상기 제1노드에 접속되는 제1PMOS트랜지스터; 상기 제1출력단과 접지전원사이에 접속되는 직렬로 접속된 제 1NMOS트랜지스터 및 제 2NMOS트랜지스터; 상기 전원전압과 상기 제2출력단사이에 접속되고, 게이트가 상기 제2노드에 접속되는 제2PMOS트랜지스터; 상기 제2출력단과 접지전원사이에 접속되는 직렬로 접속된 제 3NMOS트랜지스터 및 제 4NMOS트랜지스터; 입력단이 상기 제1출력단에 접속되고 출력단이 상기 제2출력단에 접속되는 제1인버터; 및 입력단이 상기 제2출력단에 접속되고 출력단이 상기 제1출력단에 접속되는 제2인버터를 구비하며, 상기 클락신호는 상기 제1NMOS 트랜지스터의 게이트 및 상기 제3트랜지스터의 게이트로 입력되고, 상기 제2NMOS 트랜지스터의 게이트는 상기 제1노드에 접속되고, 상기 제4NMOS트랜지스터는 상기 제2노드에 접속된다.

또는, 상기 래치회로는 제1출력단; 제2출력단; 상기 제1노드의 신호에 응답하여 상기 제1출력단을 접지전원으로 풀-다운하기 위한 제1풀-다운회로; 상기 제2노드의 신호에 응답하여 상기 제1출력단을 상기 전원전압으로 풀-업하기 위한 제1풀-업회로; 상기 제2노드의 신호에 응답하여 상기 제2출력단을 상기 접지전원으로 풀-다운하기 위한 제2풀-다운회로; 상기 제1노드의 신호에 응답하여 상기 제2출력단을 상기 전원전압으로 풀-업하기 위한 제2풀-업회로; 및 상기 제1출력단의 신호와 상기 제2출력단의 신호를 각각 래치하기 위한 데이터 래치회로를 구비한다.

또는, 상기 래치회로는 제1출력단; 제2출력단; 상기 전원전압과 상기 제1출력단사이에 접속되고, 게이트가 상기 제2노드에 접속되는 제1PMOS트랜지스터; 상기 제1출력단과 접지전원사이에 접속되고, 게이트가 상기 제1노드에 접속되는 제2PMOS트랜지스터; 상기 전원전압과 상기 제2출력단사이에 접속되고, 게이트가 상기 제1노드에 접속되는 제3PMOS트랜지스터; 상기 제2출력단과 상기 접지전원사이에 접속되고, 게이트가 상기 제2노드에 접속되는 제4PMOS트랜지스터; 입력단이 상기 제1출력단에 접속되고 출력단이 상기 제2출력단에 접속되는 제1인버터; 및 입력단이 상기 제2출력단에 접속되고 출력단이 상기 제1출력단에 접속되는 제2인버터를 구비한다.

본 발명에 따른 플립플롭은 제1노드와 제2노드를 구비하며, 제1클락신호의 상태에 따라 상기 제1노드와 상기 제2노드를 전원전압으로 프리차지 하거나 또는 상기 제1클락신호의 상태에 따라 차동입력신호들을 수신하고 증폭하고, 차동출력신호들을 상기 제1노드와 상기 제2노드로 출력하기 위한 감지증폭기; 및 상기 제1노드와 상기 제2노드에 접속되고, 제2클락신호의 상태와 상기 차동출력신호들에 따라 상기 차동입력신호들을 각각 검출하고, 래치하기 위한 래치회로를 구비한다.

상기 래치회로는 제1출력단; 제2출력단; 상기 제1노드의 신호에 응답하여 상기 제1출력단을 전원전압으로 풀-업하기 위한 제1풀-업회로; 상기 제2노드의 신호에 응답하여 상기 제2출력단을 상기 전원전압으로 풀-업하기 위한 제2풀-업회로; 상기 제1노드의 신호 및 상기 제2클락신호의 상태에 응답하여 상기 제1출력단을 접지전압으로 풀-다운하기 위한 제1풀-다운회로; 상기 제2노드의 신호 및 상기 제2클락신호의 상태에 응답하여 상기 제2출력단을 상기 접지전압으로 풀-다운하기 위한 제2풀-다운회로; 및 상기 제1출력단의 신호 및 상기 제2출력단의 신호를 각각 래치하기 위한 데이터 래치회로를 구비한다.

본 발명에 따른 플립플롭은 입력쌍과 출력쌍을 구비하며, 클락신호의 상태에 따라 상기 출력쌍을 전원전압으로 프리차지 하거나, 또는 상기 클락신호의 상태에 따라 상기 입력쌍으로 입력되는 차동입력신호들을 수신하고 증폭하고, 차동출력신호들을 상기 출력쌍으로 출력하기 위한 감지증폭기; 및 상기 출력쌍에 접속되고,상기 출력쌍의 차동출력신호들과 상기 클락신호의 상태에 따라 상기 감지증폭기의 입력쌍으로 입력된 차동입력신호들을 검출하고 이들을 각각 래치하기 위한 래치회로를 구비한다.

본 발명에 따른 플립플롭은 이벨류에이션 모드에서, 제1입력단과 제2입력단으로 입력되는 차동입력신호들을 감지하고 증폭하고, 증폭결과인 차동출력신호들을 각각 제1노드와 제2노드로 출력하기 위한 감지 증폭기; 및 상기 제1노드와 상기 제2노드에 각각 접속되고, 상기 이벨류에이션 모드에서, 상기 차동출력신호들의 상태에 따라 상기 차동입력신호들을 검출하고, 래치하기 위한 래치회로를 구비한다.

상기 플립플롭은 프리차지 모드에서, 상기 제1노드와 상기 제2노드를 전원전압으로 프리차지하고, 상기 프리차지 모드에서 상기 래치회로는 상기 검출된 차동 입력신호들을 다음의 이벨류에이션 모드가 될 때까지 래치한다.

상기 래치회로는 제1출력단; 제2출력단; 상기 제1노드의 신호에 응답하여 상기 제1출력단을 전원전압으로 풀-업하기 위한 제1풀-업회로; 상기 제2노드의 신호에 응답하여 상기 제2출력단을 상기 전원전압으로 풀-업하기 위한 제2풀-업회로; 상기 제1노드의 신호에 응답하여 상기 제1출력단을 접지전압으로 풀-다운하기 위한 제1풀-다운회로; 상기 제2노드의 신호에 응답하여 상기 제2출력단을 상기 접지전압으로 풀-다운하기 위한 제2풀-다운회로; 및 상기 제1출력단의 신호 및 상기 제2출력단의 신호를 각각 래치하기 위한 데이터 래치회로를 구비한다.

또는, 상기 래치회로는 제1출력단; 제2출력단; 상기 전원전압과 상기 제1출력단사이에 접속되고, 게이트가 상기 제1노드에 접속된 제1PMOS트랜지스터; 상기제1출력단과 접지전원사이에 접속되고, 게이트가 상기 제1노드에 접속된 제1NMOS트랜지스터; 상기 전원전압과 상기 제2출력단사이에 접속되고, 게이트가 상기 제2노드에 접속된 제2PMOS트랜지스터; 상기 제2출력단과 상기 접지전원사이에 접속되고, 게이트가 상기 제2노드에 접속된 제2NMOS트랜지스터; 입력단이 상기 제1출력단에 접속되고 출력단이 상기 제2출력단에 접속되는 제1인버터; 및 입력단이 상기 제2출력단에 접속되고 출력단이 상기 제1출력단에 접속되는 제2인버터를 구비한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명의 제1실시예에 따른 SAFF의 회로도를 나타낸다. 도 2를 참조하면, SAFF(200)는 감지증폭기(210)와 R-S래치(20)를 구비한다.

감지증폭기(210)는 다수개의 MOS 트랜지스터들(201 내지 221)을 구비한다. 각 PMOS트랜지스터(201, 203)는 전원전압(VDD)과 제1노드(ND5)사이에 접속되고, 클락신호(CLK)는 PMOS트랜지스터(201)의 게이트로 입력된다. PMOS 트랜지스터(203)의 게이트는 제2노드(ND3)에 접속된다.

각 PMOS트랜지스터(205, 207)는 전원전압(VDD)과 제2노드(ND3)사이에 접속되고, 클락신호(CLK)는 PMOS트랜지스터(207)의 게이트로 입력된다. PMOS 트랜지스터(205)의 게이트는 제1노드(ND5)에 접속된다.

직렬로 접속된 NMOS트랜지스터들(209와 217) 및 NMOS트랜지스터(211)는 제1노드(ND5)와 제3노드(ND1)사이에 각각 접속되고, 각 NMOS트랜지스터(209, 211)의 게이트는 제2노드(ND3)에 접속된다. NMOS트랜지스터(217)의 게이트로 제1입력신호 (IN_H)가 입력된다.

직렬로 접속된 NMOS트랜지스터들(215와 219) 및 NMOS트랜지스터(213)는 제2노드(ND3)와 제3노드(ND1)사이에 각각 접속되고, 각 NMOS트랜지스터(213, 215)의 게이트는 제1노드(ND5)에 접속된다. NMOS트랜지스터(219)의 게이트로 제2입력신호 (IN_L)가 입력된다. 제1입력신호(IN_H)와 제2입력신호(IN_L)는 서로 상보적인 신호들 또는 차동신호들이다.

NMOS트랜지스터(211)는 제3노드(ND1)와 접지전원(VSS)사이에 접속되고, 클락신호(CLK)는 NMOS트랜지스터(211)의 게이트로 입력된다.

R-S래치(230)는 다수개의 MOS 트랜지스터들(231 내지 245)과 두 개의 인버터들(247, 249)을 구비한다. 직렬로 접속된 두 개의 NMOS 트랜지스터들(231, 233)은 제1출력단(ND7)과 접지전원(VSS)사이에 접속되고, PMOS 트랜지스터(235)는 전원전압(VDD)과 제1출력단(ND7)사이에 접속된다.

PMOS 트랜지스터(235)의 게이트와 NMOS 트랜지스터(231)의 게이트는 제1노드(ND5)에 각각 접속되고, NMOS트랜지스터(233)의 게이트는 클락신호(CLK)를 수신한다. 직렬로 접속된 두 개의 NMOS 트랜지스터들(231, 233)은 SAFF(200)의 하강천이(falling transition)를 강화한다.

직렬로 접속된 두 개의 NMOS 트랜지스터들(241, 243)은 제2출력단(ND9)과 접지전원(VSS)사이에 접속되고, PMOS 트랜지스터(245)는 전원전압(VDD)과 제2출력단 (ND9)사이에 접속된다. PMOS 트랜지스터(245)의 게이트와 NMOS 트랜지스터(241)의 게이트는 제2노드(ND3)에 각각 접속되고, NMOS트랜지스터(243)의 게이트는 클락신호(CLK)를 수신한다. 직렬로 접속된 두 개의 NMOS 트랜지스터들(241, 243)은 SAFF (200)의 하강천이(falling transition)를 강화한다.

인버터(247)의 입력단과 출력단은 제1출력단(ND7)과 제2출력단(ND9)에 각각 접속되고, 인버터(249)의 입력단과 출력단은 제2출력단(ND9)과 제1출력단(ND7)에 각각 접속된다. 제1출력신호(OUT_H)는 제1출력단(ND7)의 신호이고, 제2출력신호 (OUT_L)는 제2출력단(ND9)의 신호이다. 제1출력신호(OUT_H)와 제2출력신호(OUT_L)는 서로 상보적인 신호들 또는 차동신호들이다. 각 인버터(247, 249)는 제1출력단 (ND7)의 신호와 제2출력단(ND9)의 신호를 각각 래치한다.

도 2를 참조하여 SAFF(200)의 동작을 설명하면 다음과 같다. 감지증폭기 (210)는 클락신호(CLK)가 논리 로우(low)인 구간동안, 각 노드(ND3, ND5)를 전원전압(VDD)레벨로 프리차지(precharge)한다. 이를 프리차지 단계(precharge phase)라 한다. 그리고 프리차지 단계에서 각 NMOS 트랜지스터(221, 233, 243)는 오프(off)되고, 각 PMOS 트랜지스터(235, 245)는 대응되는 각 노드(ND3, ND5)의 전압에 응답하여 오프된다.

클락신호(CLK)가 논리 하이(high)인 구간동안, 감지증폭기(230)는 차동입력신호들(IN_L, IN_H)을 수신하고, 감지하고, 차동출력신호들을 R-S래치(230)로 출력한다. 이를 이벨류에이션 단계(evaluation phase)라 한다.

이벨류에이션 단계에서, 제1입력신호(IN_H)가 하이(high)이고 제2입력신호 (IN_L)가 로우인 경우의 감지증폭기(210)의 동작을 설명하면 다음과 같다. 각 NMOS트랜지스터(217, 221)는 턴-온되고 NMOS트랜지스터(219)는 오프되므로, NMOS 트랜지스터(209)는 턴-온된다. 따라서 제1노드(ND5)의 전압은 트랜지스터들(209, 217, 222)을 통하여 로우레벨로 풀-다운된다. 이 경우 PMOS 트랜지스터(205)는 제1노드 (ND5)의 전압에 응답하여 턴-온되므로, 제2노드(ND3)의 전압은 전원전압(VDD)을 유지한다.

R-S래치(230)의 PMOS 트랜지스터(235)는 로우레벨을 갖는 제1노드(ND5)의 전압에 응답하여 턴-온되고, NMOS 트랜지스터(231)는 턴-오프되므로, 제1출력단(ND7)의 전압은 전원전압(VDD)레벨로 풀-업된다.

또한, PMOS트랜지스터(245)는 하이레벨을 갖는 제2노드(ND3)의 전압에 응답하여 턴-오프되고, NMOS 트랜지스터(241)는 턴-온되므로, 제2출력단(ND9)의 전압은 접지전원(VSS)레벨로 풀-다운된다.

따라서 각 출력단(ND7, ND9)의 전압은 각 인버터(247, 249)에 의하여 래치 (latch)되므로, 제1출력신호(OUT_H)는 하이로 되고, 제2출력신호(OUT_L)는 로우로 된다. 각 출력단(ND7, ND9)의 전압은 다음 이벨류에이션 단계가 될 때까지 유지된다.

이벨류에이션 단계에서, 제1입력신호(IN_H)가 로우(low)이고 제2입력신호 (IN_L)가 하이인 경우, 감지증폭기(210)의 제2노드(ND3)는 전원전압(VDD)에서 로우레벨로 천이하고, 제1노드(ND5)는 전원전압(VDD)을 유지한다.

R-S 래치(230)의 제1출력단(ND7)은 각 NMOS 트랜지스터(231, 233)에 의하여 접지전원(VSS)레벨로 풀-다운되고, 제2출력단(ND9)은 PMOS(245)에 의하여 전원전압 (VDD)레벨로 풀-업된다. 따라서 제1출력신호(OUT_H)는 로우이고, 제2출력신호 (OUT_L)는 하이이다.

본 발명에 따른 SAFF(200)는 직렬로 접속된 두 개의 NMOS 트랜지스터들(231과 233, 241과 243)에 의하여 하강천이가 강화되므로 도 1의 SAFF(100)보다 고속으로 동작할 수 있는 효과가 있다.

도 3은 본 발명의 제2실시예에 따른 SAFF의 회로도를 나타낸다. 도 3의 SAFF(300)는 제1클락신호(CLK1)와 제2클락신호(CLK2)를 사용한다는 것을 제외하면 도 2의 SAFF(200)와 실질적으로 동일하다. 도 3의 SAFF(300)는 감지증폭기(210) 및 R-S래치(230')을 구비한다.

도 3을 간단히 설명하면 다음과 같다. 제1클락신호(CLK1)가 각 NMOS 트랜지스터(233, 243)의 게이트로 입력되는 것을 제외하고 도 3의 R-S래치(230')의 구성은 도 2의 R-S래치(230)의 구성과 동일하다.

그리고 제2클락신호(CLK2)가 각 MOS트랜지스터(201, 207, 221)의 게이트로 입력되는 것을 제외하고, 도 3의 감지증폭기(210)의 구성은 도 2의 감지증폭기 (210)의 구성과 동일하다.

그리고 프리차지 단계에서, 제1클락신호(CLK1)와 제2클락신호(CLK2)는 로우레벨을 유지한다. 그리고 이벨류에이션 단계에서 제1클락신호(CLK1)와 제2클락신호(CLK2)는 하이레벨을 유지한다. 도 3의 SAFF(300)가 차동입력신호들(IN_H, IN_L)을 감지하고 증폭하고 상기 차동입력신호들을 검출하고 차동출력신호들(OUT_H, OUT_L)을 출력하는 동작은 도 2의 SAFF(200)의 동작과 동일하므로 이에 대한 상세한 설명은 생략한다.

도 4는 본 발명의 제3실시예에 따른 SAFF의 회로도를 나타낸다. 도 4를 참조하면, SAFF(400)는 감지증폭기(210') 및 R-S래치(430)를 구비한다.

감지증폭기(210')는 다수개의 MOS 트랜지스터들(201 내지 221)을 구비한다. 각 PMOS트랜지스터(201, 203)는 전원전압(VDD)과 제1노드(ND5)사이에 접속되고, 클락신호(CLK)는 PMOS트랜지스터(201)의 게이트로 입력된다. PMOS 트랜지스터(203)의 게이트는 제2노드(ND3)에 접속된다.

각 PMOS트랜지스터(205, 207)는 전원전압(VDD)과 제2노드(ND3)사이에 접속되고, 클락신호(CLK)는 PMOS트랜지스터(207)의 게이트로 입력된다. PMOS 트랜지스터 (205)의 게이트는 제1노드(ND5)에 접속된다.

직렬로 접속된 NMOS트랜지스터들(209와 217) 및 NMOS트랜지스터(211)는 제1노드(ND5)와 제3노드(ND1)사이에 각각 접속되고, 각 NMOS트랜지스터(209, 211)의 게이트는 제2노드(ND3)에 접속된다. NMOS트랜지스터(217)의 게이트로 제2입력신호 (IN_L)가 입력된다.

직렬로 접속된 NMOS트랜지스터들(215와 219) 및 NMOS트랜지스터(213)는 제2노드(ND3)와 제3노드(ND1)사이에 각각 접속되고, 각 NMOS트랜지스터(213, 215)의 게이트는 제1노드(ND5)에 접속된다. NMOS트랜지스터(219)의 게이트로 제1입력신호(IN_H)가 입력된다. 제1입력신호(IN_H)와 제2입력신호(IN_L)는 서로 상보적인 신호들 또는 차동신호들이다.

R-S래치(430)는 다수개의 PMOS트랜지스터들(431, 433, 435, 437)을 구비한다. PMOS트랜지스터(431)는 전원전압(VDD)과 제1출력단(ND7)사이에 접속되고, PMOS트랜지스터(431)의 게이트는 제2노드(ND3)에 접속된다. PMOS 트랜지스터(433)는 제1출력단(ND7)와 접지전원(VSS)사이에 접속되고, PMOS 트랜지스터(433)의 게이트는 제1노드(ND5)에 접속된다.

PMOS트랜지스터(435)는 전원전압(VDD)과 제2출력단(ND9)사이에 접속되고, PMOS트랜지스터(435)의 게이트는 제1노드(ND5)에 접속된다. PMOS 트랜지스터(437)는 제2출력단(ND9)과 접지전원(VSS)사이에 접속되고, PMOS 트랜지스터(437)의 게이트는 제2노드(ND3)에 접속된다.

인버터(439)의 입력단과 출력단은 제1출력단(ND7)과 제2출력단(ND9)에 각각 접속되고, 인버터(441)의 입력단과 출력단은 제2출력단(ND9)과 제1출력단(ND7)에 각각 접속된다. 인버터들(439, 441)은 래치를 구성한다.

도 4를 참조하여 SAFF(400)의 동작을 간단히 설명하면 다음과 같다. 프리차지 단계에서, 각 노드(ND3, ND5)는 전원전압(VDD)으로 프리차지 된다.

이벨류에이션 단계에서, 제1입력신호(IN_H)가 하이(high)이고 제2입력신호 (IN_L)가 로우인 경우, 각 NMOS트랜지스터(219, 221)는 턴-온되고 NMOS트랜지스터(217)는 오프되므로, NMOS 트랜지스터(215)는 턴-온된다. 따라서 제2노드(ND3)의 전압은 트랜지스터들(215, 219, 222)을 통하여 로우레벨로 풀-다운된다. 이 경우 PMOS 트랜지스터(203)는 제2노드(ND3)의 전압에 응답하여 턴-온되므로, 제1노드 (ND5)의 전압은 전원전압(VDD)을 유지한다.

PMOS 트랜지스터들(433, 435)은 하이레벨을 갖는 제1노드(ND5)의 전압에 응답하여 오프된다. 그러나 PMOS 트랜지스터들(431, 437)은 로우레벨을 갖는 제2노드(ND3)의 전압에 응답하여 턴-온되므로, 제1출력단(ND7)은 전원전압(VDD)으로 풀-업되고 제2출력단(ND9)은 접지전원(VSS)으로 풀-다운된다.

이벨류에이션 단계에서, 제1입력신호(IN_H)가 로우(low)이고 제2입력신호 (IN_L)가 하이인 경우, 감지증폭기(210')의 제2노드(ND3)는 전원전압(VDD)을 유지하고, 제1노드(ND5)는 전원전압(VDD)에서 로우레벨로 천이한다.

제1출력단(ND7)은 PMOS 트랜지스터(433)에 의하여 접지전원(VSS)레벨로 풀-다운되고, 제2출력단(ND9)은 PMOS(435)에 의하여 전원전압(VDD)레벨로 풀-업된다. 본 발명에 따른 SAFF(400)는 R-S 래치(430)를 네 개의 PMOS트랜지스터들로 구현할 수 있으므로, SAFF(400)의 동작속도는 향상된다. 또한, SAFF(400)의 전체적인 레이아웃(layout)면적이 감소되는 효과가 있다.

도 5는 본 발명의 제4실시예에 따른 SAFF의 회로도를 나타낸다. 도 5를 참조하면, SAFF(500)은 감지증폭기(210) 및 R-S래치(530)를 구비한다. 도 5의 감지증폭기(210)의 구조와 동작은 도 2의 감지증폭기(210)의 구조와 동작과 동일하다.

R-S래치(530)는 다수개의 MOS 트랜지스터들(531 내지 545) 및 두 개의 인버터(547, 549)를 구비한다.

PMOS트랜지스터(531)는 전원전압(VDD)과 제1출력단(ND7)사이에 접속되고, PMOS트랜지스터(531)의 게이트는 제1노드(ND5)에 접속된다. 직렬로 접속된 두 개의 NMOS트랜지스터들(533, 535)은 제1출력단(ND7)과 접지전원(VSS)사이에 접속되고, NMOS트랜지스터(533)의 게이트는 제1노드(ND5)에 접속되고, 클락신호(CLK)는 NMOS 트랜지스터(535)의 게이트로 입력된다.

PMOS트랜지스터(541)는 전원전압(VDD)과 제2출력단(ND9)사이에 접속되고, PMOS트랜지스터(541)의 게이트는 제2노드(ND3)에 접속된다. 직렬로 접속된 두 개의 NMOS트랜지스터들(543, 545)은 제2출력단(ND9)과 접지전원(VSS)사이에 접속되고, NMOS트랜지스터(543)의 게이트는 제2노드(ND3)에 접속되고, 클락신호(CLK)는 NMOS 트랜지스터(545)의 게이트로 입력된다.

인버터(547)의 입력단과 출력단은 제1출력단(ND7)과 제2출력단(ND9)에 각각 접속되고, 인버터(549)의 입력단과 출력단은 제2출력단(ND9)과 제1출력단(ND7)에 각각 접속된다.

프리차지 단계에서, 각 노드(ND3, ND5)는 전원전압(VDD)으로 프리차지되고, R-S래치(530)의 각 NMOS 트랜지스터(535, 545)는 오프된다.

이벨류에이션 단계에서, 제1입력신호(IN_H)가 하이(high)이고 제2입력신호 (IN_L)가 로우인 경우, 제1노드(ND5)의 전압은 트랜지스터들(209, 217, 222)을 통하여 로우레벨로 풀-다운된다. 이 경우 PMOS 트랜지스터(205)는 제1노드(ND5)의 전압에 응답하여 턴-온되므로, 제2노드(ND3)의 전압은 전원전압(VDD)을 유지한다.

R-S래치(530)의 PMOS 트랜지스터(531)는 로우레벨을 갖는 제1노드(ND5)의 전압에 응답하여 턴-온되고, NMOS 트랜지스터(533)는 턴-오프되므로, 제1출력단(ND7)의 전압은 전원전압(VDD)레벨로 풀-업된다.

또한, PMOS트랜지스터(541)는 하이레벨을 갖는 제2노드(ND3)의 전압에 응답하여 턴-오프되고, NMOS 트랜지스터들(543, 545)은 턴-온되므로, 제2출력단(ND9)의 전압은 접지전원(VSS)레벨로 풀-다운된다.

따라서 각 출력단(ND7, ND9)의 전압은 각 인버터(547, 549)에 의하여 래치되므로, 제1출력신호(OUT_H)는 하이로 되고, 제2출력신호(OUT_L)는 로우로 된다. 각 출력단(ND7, ND9)의 전압은 다음 이벨류에이션 단계가 될 때까지 유지된다.

또한, 이벨류에이션 단계에서 제1입력신호(IN_H)가 로우(low)이고 제2입력신호(IN_L)가 하이인 경우, 감지증폭기(210)의 제2노드(ND3)는 전원전압(VDD)에서 로우레벨로 천이하고, 제1노드(ND5)는 전원전압(VDD)을 유지한다.

R-S 래치(230)의 제1출력단(ND7)은 NMOS 트랜지스터들(533, 535)에 의하여 접지전원(VSS)레벨로 풀-다운되고, 제2출력단(ND9)는 PMOS(541)에 의하여 전원전압 (VDD)레벨로 플-업된다. 따라서 제1출력신호(OUT_H)는 로우이고, 제2출력신호 (OUT_L)는 하이이다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 SAFF는 NAND 게이트를 사용하지 않으므로 클락-투-출력 지연이 감소된다. 따라서 본 발명에 따른 SAFF는 고속으로 동작할 수 있는 장점이 있다.

본 발명에 따른 SAFF의 R-S래치는 다수개의 MOS 트랜지스터들로 구현될 수 있으므로 전체적인 레이아웃 면적이 감소되는 효과가 있다.

Claims

플립플롭에 있어서,

제1노드와 제2노드를 구비하고, 클락신호의 상태에 따라 상기 제1노드와 상기 제2노드를 전원전압으로 프리차지 하거나, 또는 상기 클락신호의 상태에 따라 차동입력신호들을 수신하고 증폭하여 차동출력신호들을 상기 제1노드와 상기 제2노드로 출력하기 위한 감지증폭기; 및

상기 제1노드와 상기 제2노드에 접속되고, 상기 클락신호의 상태와 상기 차동출력신호들에 따라 상기 차동입력신호들을 각각 검출하고 래치하기 위한 래치회로를 구비하는 것을 특징으로 하는 플립플롭.
제1항에 있어서, 상기 래치회로는

제1출력단;

제2출력단;

상기 제1노드의 신호에 응답하여 상기 제1출력단을 전원전압으로 풀-업하기 위한 제1풀-업회로;

상기 제2노드의 신호에 응답하여 상기 제2출력단을 상기 전원전압으로 풀-업하기 위한 제2풀-업회로;

상기 제1노드의 신호 및 상기 클락신호의 상태에 응답하여 상기 제1출력단을 접지전압으로 풀-다운하기 위한 제1풀-다운회로;

상기 제2노드의 신호 및 상기 클락신호의 상태에 응답하여 상기 제2출력단을 상기 접지전압으로 풀-다운하기 위한 제2풀-다운회로; 및

상기 제1출력단의 신호 및 상기 제2출력단의 신호를 각각 래치하기 위한 데이터 래치회로를 구비하는 것을 특징으로 하는 플립플롭.
제1항에 있어서, 상기 래치회로는

제1출력단;

제2출력단;

상기 전원전압과 상기 제1출력단사이에 접속되고, 게이트가 상기 제1노드에접속되는 제1PMOS트랜지스터;

상기 제1출력단과 접지전원사이에 접속되는 직렬로 접속된 제 1NMOS트랜지스터 및 제 2NMOS트랜지스터;

상기 전원전압과 상기 제2출력단사이에 접속되고, 게이트가 상기 제2노드에 접속되는 제2PMOS트랜지스터;

상기 제2출력단과 접지전원사이에 접속되는 직렬로 접속된 제 3NMOS트랜지스터 및 제 4NMOS트랜지스터;

입력단이 상기 제1출력단에 접속되고 출력단이 상기 제2출력단에 접속되는 제1인버터; 및

입력단이 상기 제2출력단에 접속되고 출력단이 상기 제1출력단에 접속되는 제2인버터를 구비하며,

상기 클락신호는 상기 제1NMOS 트랜지스터의 게이트 및 상기 제3트랜지스터의 게이트로 입력되고, 상기 제2NMOS 트랜지스터의 게이트는 상기 제1노드에 접속되고, 상기 제4NMOS트랜지스터는 상기 제2노드에 접속되는 것을 특징으로 하는 데이터 래치회로.
제1항에 있어서, 상기 래치회로는,

제1출력단;

제2출력단;

상기 제1노드의 신호에 응답하여 상기 제1출력단을 접지전원으로 풀-다운하기 위한 제1풀-다운회로;

상기 제2노드의 신호에 응답하여 상기 제1출력단을 상기 전원전압으로 풀-업하기 위한 제1풀-업회로;

상기 제2노드의 신호에 응답하여 상기 제2출력단을 상기 접지전원으로 풀-다운하기 위한 제2풀-다운회로;

상기 제1노드의 신호에 응답하여 상기 제2출력단을 상기 전원전압으로 풀-업하기 위한 제2풀-업회로; 및

상기 제1출력단의 신호와 상기 제2출력단의 신호를 각각 래치하기 위한 데이터 래치회로를 구비하는 플립플롭.
제1항에 있어서, 상기 래치회로는,

제1출력단;

제2출력단;

상기 전원전압과 상기 제1출력단사이에 접속되고, 게이트가 상기 제2노드에 접속되는 제1PMOS트랜지스터;

상기 제1출력단과 접지전원사이에 접속되고, 게이트가 상기 제1노드에 접속되는 제2PMOS트랜지스터;

상기 전원전압과 상기 제2출력단사이에 접속되고, 게이트가 상기 제1노드에 접속되는 제3PMOS트랜지스터;

상기 제2출력단과 상기 접지전원사이에 접속되고, 게이트가 상기 제2노드에접속되는 제4PMOS트랜지스터;

입력단이 상기 제1출력단에 접속되고 출력단이 상기 제2출력단에 접속되는 제1인버터; 및

입력단이 상기 제2출력단에 접속되고 출력단이 상기 제1출력단에 접속되는 제2인버터를 구비하는 것을 특징으로 하는 플립플롭.
플립플롭에 있어서,

제1노드와 제2노드를 구비하며, 제1클락신호의 상태에 따라 상기 제1노드와 상기 제2노드를 전원전압으로 프리차지 하거나 또는 상기 제1클락신호의 상태에 따라 차동입력신호들을 수신하고 증폭하고, 차동출력신호들을 상기 제1노드와 상기 제2노드로 출력하기 위한 감지증폭기; 및

상기 제1노드와 상기 제2노드에 접속되고, 제2클락신호의 상태와 상기 차동출력신호들에 따라 상기 차동입력신호들을 각각 검출하고, 래치하기 위한 래치회로를 구비하는 것을 특징으로 하는 플립플롭.
제6항에 있어서, 상기 래치회로는

제1출력단;

제2출력단;

상기 제1노드의 신호에 응답하여 상기 제1출력단을 전원전압으로 풀-업하기 위한 제1풀-업회로;

상기 제2노드의 신호에 응답하여 상기 제2출력단을 상기 전원전압으로 풀-업하기 위한 제2풀-업회로;

상기 제1노드의 신호 및 상기 제2클락신호의 상태에 응답하여 상기 제1출력단을 접지전압으로 풀-다운하기 위한 제1풀-다운회로;

상기 제2노드의 신호 및 상기 제2클락신호의 상태에 응답하여 상기 제2출력단을 상기 접지전압으로 풀-다운하기 위한 제2풀-다운회로; 및

상기 제1출력단의 신호 및 상기 제2출력단의 신호를 각각 래치하기 위한 데이터 래치회로를 구비하는 것을 특징으로 하는 플립플롭.
플립플롭에 있어서,

입력쌍과 출력쌍을 구비하며, 클락신호의 상태에 따라 상기 출력쌍을 전원전압으로 프리차지 하거나, 또는 상기 클락신호의 상태에 따라 상기 입력쌍으로 입력되는 차동입력신호들을 수신하고 증폭하고, 차동출력신호들을 상기 출력쌍으로 출력하기 위한 감지증폭기; 및

상기 출력쌍에 접속되고, 상기 출력쌍의 차동출력신호들과 상기 클락신호의 상태에 따라 상기 감지증폭기의 입력쌍으로 입력된 차동입력신호들을 검출하고 이들을 각각 래치하기 위한 래치회로를 구비하는 것을 특징으로 하는 플립플롭.
플립플롭에 있어서,

이벨류에이션 모드에서, 제1입력단과 제2입력단으로 입력되는 차동입력신호들을 감지하고 증폭하고, 증폭결과인 차동출력신호들을 각각 제1노드와 제2노드로 출력하기 위한 감지 증폭기; 및

상기 제1노드와 상기 제2노드에 각각 접속되고, 상기 이벨류에이션 모드에서, 상기 차동출력신호들의 상태에 따라 상기 차동입력신호들을 검출하고, 래치하기 위한 래치회로를 구비하는 플립플롭.
제9항에 있어서, 상기 플립플롭은,

프리차지 모드에서, 상기 제1노드와 상기 제2노드를 전원전압으로 프리차지하고,

상기 프리차지 모드에서 상기 래치회로는 상기 검출된 차동 입력신호들을 다음의 이벨류에이션 모드가 될 때까지 래치하는 것을 특징으로 하는 플립플롭.
제9항에 있어서, 상기 래치회로는

제1출력단;

제2출력단;

상기 제1노드의 신호에 응답하여 상기 제1출력단을 전원전압으로 풀-업하기 위한 제1풀-업회로;

상기 제2노드의 신호에 응답하여 상기 제2출력단을 상기 전원전압으로 풀-업하기 위한 제2풀-업회로;

상기 제1노드의 신호에 응답하여 상기 제1출력단을 접지전압으로 풀-다운하기 위한 제1풀-다운회로;

상기 제2노드의 신호에 응답하여 상기 제2출력단을 상기 접지전압으로 풀-다운하기 위한 제2풀-다운회로; 및

상기 제1출력단의 신호 및 상기 제2출력단의 신호를 각각 래치하기 위한 데이터 래치회로를 구비하는 것을 특징으로 하는 플립플롭.
제9항에 있어서, 상기 래치회로는

제1출력단;

제2출력단;

상기 전원전압과 상기 제1출력단사이에 접속되고, 게이트가 상기 제1노드에 접속된 제1PMOS트랜지스터;

상기 제1출력단과 접지전원사이에 접속되고, 게이트가 상기 제1노드에 접속된 제1NMOS트랜지스터;

상기 전원전압과 상기 제2출력단사이에 접속되고, 게이트가 상기 제2노드에 접속된 제2PMOS트랜지스터;

상기 제2출력단과 상기 접지전원사이에 접속되고, 게이트가 상기 제2노드에 접속된 제2NMOS트랜지스터;

입력단이 상기 제1출력단에 접속되고 출력단이 상기 제2출력단에 접속되는 제1인버터; 및

입력단이 상기 제2출력단에 접속되고 출력단이 상기 제1출력단에 접속되는제2인버터를 구비하는 것을 특징으로 하는 플립플롭.