WO2016189578A1 - 通信装置、及び電力変換装置 - Google Patents

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WO2016189578A1
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slave
communication unit
communication
output
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賢一 藤江
鳥取　功
勝也 辻本
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三菱電機株式会社
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    • G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
    • G05B19/0421—Multiprocessor system
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a communication apparatus of serial communication method using SPI (Serial Peripheral Interface), and a power conversion apparatus using the communication apparatus.
  • SPI Serial Peripheral Interface
  • Patent Document 1 a reception unit that serially receives a command and a synchronization identification code different from the command as one set of input data, and a synchronization identification code from the reception unit, the synchronization identification code is predetermined
  • a communication circuit has been proposed that includes a determination unit that instructs start of execution of response processing based on the above-mentioned command when the values match, and according to the configuration of this communication circuit, the serial communication terminal is set to 3
  • the invention can be applied to any three-wire SPI provided or one four-wire SPI provided with four terminals for serial communication, and a highly reliable serial communication circuit or the like can be realized. .
  • the present invention has been made to solve the above-mentioned problems in the conventional communication apparatus, and it shortens communication time, enables communication processing even with a circuit configuration with low processing capacity, and enables each slave It is an object of the present invention to provide a communication device capable of reducing the deviation of the operation timing after communication.
  • the present invention uses a plurality of communication devices capable of shortening communication time, enabling communication processing even with a circuit configuration with low processing capacity, and reducing deviation of operation timing after communication for each slave.
  • An object of the present invention is to provide a power conversion device capable of reducing a shift in operation timing between power conversion units.
  • the communication device is A communication device comprising a master communication unit as a master and a slave communication unit as a slave to the master communication unit, wherein serial communication is performed using SPI.
  • a plurality of slave communication units are provided for the master communication unit, The master communication unit simultaneously outputs communication signals to the plurality of slave communication units. It is characterized by
  • the power converter according to the present invention is A plurality of phase bridge circuits configured by connecting in series an upper arm and a lower arm each having a power semiconductor switching element are connected in parallel, and both ends of each phase bridge circuit are connected to a chargeable / dischargeable DC power supply
  • the connection points connected in series in each phase bridge circuit are respectively connected to an AC terminal of an armature winding of a multiphase rotary electric machine, and power conversion is performed between the DC power supply and the polyphase AC rotary electric machine.
  • a power converter that A control unit provided with a master communication unit; A gate drive unit provided in each of the plurality of phase bridge circuits, and provided with a slave communication unit; Equipped with The master communication unit and the slave communication unit communicate using the communication device according to any one of claims 1 to 10, Controlling driving of each phase bridge circuit based on the communication by the communication device; It is characterized by
  • the communication time can be shortened, and the communication processing can be performed even with the circuit configuration with low processing capacity, thereby reducing the cost and reducing the deviation of the operation timing after communication for each slave. Can.
  • the cost can be reduced by shortening the communication time and thereby enabling communication processing even with a circuit configuration with low processing capacity, and at the operation timing after communication for each slave.
  • a power converter capable of reducing deviation can be obtained.
  • FIG. 5 is a circuit diagram showing an example of a logical operation unit in the communication device in accordance with Embodiment 1 of the present invention. It is a timing chart explaining operation of a communications device concerning Embodiment 1 of this invention. It is a block diagram which shows the structure of the communication apparatus based on Embodiment 2 of this invention.
  • FIG. 7 is a circuit diagram showing an example of a logical operation unit in the communication device in accordance with Embodiment 2 of the present invention. It is a timing chart explaining operation of a communications device concerning Embodiment 2 of this invention.
  • FIG. 16 is a circuit diagram showing an example of a logical operation unit in the communication apparatus in accordance with Embodiment 3 of the present invention. It is a timing chart explaining operation of a communications device concerning Embodiment 3 of this invention. It is another timing chart explaining operation
  • FIG. 1 is a block diagram showing a configuration of a communication apparatus according to Embodiment 1 of the present invention.
  • the communication apparatus 1 has one master communication unit 2 and two slave communication units 31 and 3n, and further, the master communication unit 2 and a plurality of slave communication units 31 and 3n.
  • a logic operation unit 4 inserted in the communication path is provided.
  • Master communication unit 2 transmits one data output signal line MOSI for transmitting data output signal MOSI to each slave communication unit 3 and one data input signal for receiving data input signal MISO from logic operation unit 4 A line MISO, one synchronous clock signal line MCLK transmitting the synchronous clock signal MCLK to the logic operation unit 4, and two slave selection signals CS_1 and CS_n having the same number as the number 2 of the slave communication units 31 and 3n. , And two slave selection signal lines CS_1 and CS_n for transmitting the signals to the logic operation unit 4, respectively.
  • each slave communication unit 31, 3n transmits one data input signal line SDI to which data output signal MOSI from master communication unit 2 is input and data output signal SDO_1, SDO_n to logic operation unit 4.
  • Each of the data output signal lines SDO_1 and SDO_n to be input, each synchronous clock signal line CLK to which the synchronous clocks CLK_1 and CLK_n from the logic operation unit 4 are input, and a slave selection signal CS from the logic operation unit 4 Are connected to the master communication unit 2 via the communication path and logic operation unit 4.
  • the logic operation unit 4 receives the synchronization clock signal MCLK output from the master communication unit 2 and the two slave selection signals CS_1 and CS_n, and inputs the synchronization clock signals CLK_1 and CLK_n and the slave selection signal CS to the slave communication units 3 and 3n. Output Further, the logic operation unit 4 receives the data output signals SDO_1 and SDO_n output from the slave communication units 3 and 3n, and transmits the data input signal MISO to the master communication unit 2.
  • the circuit configuration shown in FIG. 2 can be considered.
  • the specific circuit configurations of the master communication unit 2 and the slave communication units 31 and 3n conventionally, various circuits related to serial communication and SPI communication have been proposed and realized, and these techniques can be applied here. The explanation is omitted here.
  • FIG. 2 is a circuit diagram showing an example of a logical operation unit in the communication apparatus according to Embodiment 1 of the present invention.
  • the logic operation unit 4 is provided with two AND circuits 5 each having the synchronous clock signal MCLK output from the master communication unit 2 and the slave selection signals CS_1 and CS_n as inputs.
  • Certain synchronous clock signals CLK_1 and CLK_n are output to the synchronous clock signal line CLK of each slave communication unit 31, 3n.
  • one OR circuit 6 is provided which receives each slave selection signal CS_1 and CS_n output from the master communication unit 2, and the slave selection signal CS which is the output thereof is branched to be each slave communication unit 31, It is output to the 3n slave selection signal line CS.
  • the logic operation unit 4 includes two three-state buffers 71 and 7n for inputting data output signals SDO_1 and SDO_n output from the slave communication units 31 and 3n, and the outputs of the three-state buffers 71 and 7n are mutually different. After being connected, the data input signal MISO of the master communication unit 2 is connected.
  • control signals C1 and Cn for switching the outputs of the three-state buffers 71 and 7n to high impedance according to the logical operation unit 4 are slave selection signals in accordance with the predetermined communication priorities of the two slave communication units 31 and 3n.
  • the logical operation process is performed using CS_1 and CS_n.
  • the slave selection signal with the highest priority is set as slave selection signal CS_1
  • control of three-state buffer 71 is input data output signal SDO_1 of slave communication unit 31 corresponding to slave selection signal CS_1.
  • the slave selection signal CS_1 is connected to the signal C1.
  • an output signal Cn of an AND circuit 50 to which a signal obtained by inverting the signal level of the slave selection signal CS_1 and the slave selection signal CS_n are input is connected.
  • FIG. 3 is a timing chart for explaining the operation of the communication apparatus according to Embodiment 1 of the present invention, where the horizontal axis is time, the vertical axis is slave selection signals CS_1 and CS_n from master communication unit 2, and master communication unit 2, synchronous clock signal MCLK, synchronous clocks CLK_1 and CLK_n from the logic operation unit 4, data output signal MOSI from the master communication unit 2, slave selection signal CS from the logic operation unit 4, data input from the logic operation unit 4
  • the signals MISO are shown respectively.
  • the master communication unit 2 sets all slave selection signals CS_1 and CS_n to a high level which is significant, and outputs the synchronous clock signal MCLK and the data output signal MOSI.
  • the slave selection signal CS of the slave communication unit 3 is made significant, and the synchronous clock signal MCLK output from the master communication unit 2 is used as it is. It simultaneously outputs to the slave communication units 31, 3n.
  • the data output signal MOSI of the master communication unit 2 is output as the write command and the data of the address for implementing it, and is subsequently output as the write data.
  • data indicating a state such as a failure of the slave communication units 31 and 3n is output on the data output signals SDO_1 and SDO_n, so the data output signals SDO_1 and SDO_n have logic Only data of the slave communication unit 31 corresponding to the slave selection signal CS_1 having the highest priority is selected by the operation unit 4, and is output from the logic operation unit 4 to the master communication unit 2 as the data input signal MISO.
  • the data output signal SDO_1 is selected and connected to the data input signal MISO.
  • the data output signal MOSI of the master communication unit 2 is output as a read command and data of an address for implementing it, and the period from time T1 to time T2 described above.
  • the logic operation unit 4 only the data output signal SDO_ 1 of the slave communication unit 31 corresponding to the slave selection signal CS_ 1 with the highest priority is selected and connected to the data input signal MISO of the master communication unit 2.
  • the master communication unit 2 makes only the slave selection signal CS_1 to read data significant.
  • Slave selection signal CS_n is set unintentionally.
  • the data output signal MOSI of the master communication unit 2 becomes a low level or high level fixed output of a predetermined data bit length (in the example shown in FIG. 3, it becomes a low level fixed output).
  • the slaves set by the master communication unit 2 are significant while the slave selection signals CS of all the slave communication units 31, 3n are made significant in the period from time T3 to T4 in FIG.
  • the synchronization clock signal CLK_1 is continuously output only to the slave communication unit 31 corresponding to the selection signal CS_1, and the output of the synchronization clock signal CLK_n to the slave communication unit 3n corresponding to the slave selection signal CS_n set unintentionally is stopped, ie, , Fixed at high level or low level (in the example shown in FIG. 3, it becomes fixed output at low level).
  • the master communication unit 2 makes the slave selection signal CS_1 which has been set significantly so far as meaningless, and switches the slave selection signal CS_n which has been set so far as significant. Then, in the period from time T4 to T5 in FIG. 3, the slave corresponding to the slave selection signal CS_n significantly set by the master communication unit 2 while keeping the slave selection signal CS of all the slave communication units 31 and 3n significant.
  • the synchronization clock signal CLK_n is continuously output only to the communication unit 3n, and the output of the synchronization clock signal CLK_1 is stopped to the slave communication unit 31 corresponding to the slave selection signal CS_1 set unintentionally, that is, fixed to high level or low level. (In the example shown in FIG. 3, it becomes a fixed output at low level).
  • the data output signal SDO_n output from the unit 3 is connected to the data input signal MISO of the master communication unit 2.
  • FIG. 3 describes the case where the same data is simultaneously written to all the slave communication units 31 and 3n
  • the communication device according to the present invention is not limited to this, and the figure also shows the case where the data are different.
  • This can be performed in the same manner as the aforementioned data reading which starts from time T2 of 3. That is, the master communication unit 2 simultaneously outputs only the write command from the data output signal MOSI to all the slave communication units 31 and 3n at the same time with all the slave selection signals CS_1 and CS_n set significantly, The slave communication unit to communicate with is selected by the selection signal, and different data is output for each of the slave communication units 31 and 3n. Then, since the synchronous clock signal is individually output to each of the slave communication units 31 and 3n according to the slave selection signal of the master communication unit 2 in the logic operation unit 4, data different for each of the slave communication units 31 and 3n Can be written continuously.
  • master communication unit 2 significantly sets all slave selection signals, and outputs synchronous clock signal MCLK and data output signal MOSI.
  • Write command and write data, and read command can be simultaneously output to all slave communication units 31 and 3n, and communication processing can be performed even with a circuit configuration with low processing capacity and shortening of communication time.
  • the cost can be reduced, and the deviation in operation timing after communication for each slave can be reduced.
  • the slave communication unit since the master communication unit 2 simultaneously outputs the write command or the read command to all the slave communication units 31 and 3n, the slave communication unit significantly sets the slave selection signal only to the slave communication unit that performs communication.
  • a synchronous clock signal is output only to the slave communication unit performing communication via the logic operation unit 4, and data different from each slave communication unit 3 is continuously written, or data is continuously transmitted individually from the slave communication unit 3. Can be read.
  • each slave communication unit 31 since the logic operation unit 4 keeps setting the slave selection signal CS of each slave communication unit 31, 3n significantly if any slave selection signal is significant, as described above, each slave communication unit 31 Also, while the data is continuously written individually for every 3n, or while the data is continuously read, the contents of the command from the master communication unit 2 can be maintained in all the slave communication units 31, 3n. Therefore, only one command can be issued to all the slave communication units 31, 3n, and communication time can be shortened, that is, communication efficiency can be improved.
  • the present invention is not limited to this, and the number of slave communication units may be three or more.
  • the number of slave communication units may be three or more.
  • FIG. 4 is a block diagram showing a configuration of a communication apparatus according to Embodiment 2 of the present invention.
  • the master communication unit 2 has one slave selection signal line CS for transmitting the slave selection signal CS as compared with the communication apparatus according to the second embodiment shown in FIG.
  • the signal is directly connected to the slave selection signal line CS of each slave communication unit 31, 3n without passing through the logic operation unit 4.
  • the data output signal MOSI from the master communication unit 2 is input to the data input signal line SDI of each slave communication unit 31, 3n.
  • the master communication unit 2 includes two synchronous clock signal lines CLK_1 and CLK_n as the number of the two slave communication units 31 and 3n, and each synchronous clock signal line CLK_1 and CLK_n is branched to form the logic operation unit 4 , And each slave communication unit 3.
  • the logic operation unit 4 receives the two synchronous clock signals CLK_1 and CLK_n output from the master communication unit 2 and the data output signal SDO output from each of the slave communication units 31 and 3n, performs logic operation, and executes the master operation. Output to the data input signal line MISO of the communication unit 2.
  • a specific circuit configuration of the logic operation unit 4 for example, a circuit configuration shown in FIG. 5 can be considered.
  • FIG. 5 is a circuit diagram showing an example of a logical operation unit in the communication apparatus according to Embodiment 2 of the present invention.
  • the logic operation unit 4 is provided with one XOR circuit 8 having two synchronous clock signals CLK_1 and CLK_n output from the master communication unit 2 as input, and an output thereof and two synchronous clock signals.
  • Two AND circuits 51 and 5n are provided, each of which receives CLK_1 and CLK_n.
  • the output of each of the AND circuits 51 and 5n is input as a set signal S of the two RS latch circuits 91 and 9n.
  • One NOR circuit 10 is provided which receives the outputs Q of the RS latch circuits 91 and 9n and the output of the XOR circuit 8 described above.
  • OR circuits 61 and 6n are provided, each having the output of the NOR circuit 10 and the output Q of each RS latch circuit 91 and 9n as an input.
  • the outputs of the OR circuits 61 and 6n are, as shown in FIG. 2, each slave through logic operation processing for preventing interference of the data output signal SDO output from each slave communication unit 31 and 3n.
  • the data output signals of the communication units 31, 3n are input as control signals of the three-state buffers 71, 7n.
  • the outputs of the three-state buffers 71 and 7n are connected to the data input signal line MISO of the master communication unit 2 after the outputs are connected to each other as in FIG. 2 described above.
  • the OR circuits 61 and 6n, the RS latch circuits 91 and 9n, and the AND circuits 51 and 5n have logics corresponding to the slave communication units 31 and 3n to which the synchronous clock signals CLK_1 and CLK_n to be input are connected.
  • the outputs of the OR circuits 61 and 6n are connected to the three-state buffers 71 and 7n to which the data output signals SDO_1 and SDO_n of the corresponding slave communication units 31 and 3n are input.
  • the slave communication unit 31 to which the synchronous clock signal CLK_1 is input is regarded as the one with the highest communication priority, and the data output signal SDO_1
  • the output is directly input to the control signal C1 of the three-state buffer 71, and the signal output level of the NOR circuit 10 is inverted with respect to the data output signal SDO_n of the slave communication unit 3n having low priority, and the OR circuit 6n.
  • an output of the three-state buffer 7n is connected to the control signal Cn of the three-state buffer 7n.
  • logic operation unit 4 shown in FIG. 5 is provided with counter circuits 111 and 11n for counting a predetermined data bit length based on synchronous clock signals CLK_1 and CLK_n, as many as slave communication units 31 and 3n. ing. Then, after counting the predetermined data bit length, each of the counter circuits 111 and 11 n sets the signal level significantly and outputs it.
  • the signals output from the counter circuits 111 and 11n are subjected to delay processing and input as reset signals R of the RS latch circuits 91 and 9n corresponding to the synchronous clock signals CLK_1 and CLK_n.
  • the output signal Q of each RS latch circuit 91, 9n is input to the NOR circuit 10 and the OR circuits 61, 6n, and also as a reset signal CLR of each counter circuit 111, 11n.
  • FIG. 6 is a timing chart for explaining the operation of the communication apparatus according to the second embodiment of the present invention.
  • the horizontal axis represents time, and the vertical axis represents the slave selection signal CS from the master communication unit 2 and the master communication unit 2.
  • master communication unit 2 sets slave selection signal CS to a high level which is significant, and synchronously outputs each synchronous clock signal CLK_1, CLK_n at the same signal level.
  • the data output signal MOSI is output to each slave communication unit 31, 3n. According to the above-described operation, as in the first embodiment described above, the write command and the write data can be simultaneously output to all the slave communication units 31, 3n.
  • the output of the XOR circuit 8 becomes low level, and the output of each RS latch circuit 91, 9n also becomes low level. , 11n are set significantly, and each counter circuit 111, 11n does not count. Then, since all the input signals of the NOR circuit 10 are at low level, the output is set to high level, and the outputs of the respective OR circuits 61 and 6n in the subsequent stage are also set to high level.
  • the data output signal SDO_1 of the slave communication unit 31 having the highest priority is selected by the above-described interference prevention circuit at the rear stage of the OR circuits 61 and 6n, and the selected data output signal SDO_1 is used as data of the master communication unit 2.
  • Each three-state buffer 71, 7n is controlled to output to the input signal MISO.
  • the data output signal MOSI of the master communication unit 2 outputs a read command and data of an address for implementing it, and the period from time T1 to time T2 described above.
  • the logic operation unit 4 only the data of the slave communication unit 31 corresponding to the slave selection signal SDO_ 1 with the highest priority is selected and output to the data input signal MISO of the master communication unit 2.
  • the master communication unit 2 synchronizes the clock to the slave communication unit 31 to read data. Only the signal CLK_1 is output, and the other synchronous clock signal CLK_n stops the output, ie, fixes it to low level.
  • the data output signal MOSI of the master communication unit 2 is set to a low level or a high level fixed output of a predetermined data bit length (in the example shown in FIG. 6, it becomes a low level fixed output).
  • the synchronous clock signal CLK_1 is synchronized with the set signal S of the RS latch circuit 91 corresponding to the synchronous clock signal CLK_1 output by the master communication unit 2. Since the output signal Q of the RS latch circuit 91 which is input is set to the high level, the reset signal CLR of the counter circuit 111 to which the output signal Q is connected is set unintentionally, and the counter circuit 111 The counting is started in synchronization with the synchronous clock signal CLK_1. Further, since the output signal Q of the counter circuit 111 is set to the high level, the output of the NOR circuit 10 becomes the low level.
  • the reset signal R of the RS latch circuits 91 and 9n is set significantly to release the latch and also the counter circuit. Since the reset signals (CLR) of 111 and 11n are set significantly, the RS latch circuits 91 and 9n do not latch up, and slave communication is performed to the master communication unit 2 by switching the synchronous clock signal described later.
  • the data output signals of the units 31, 3n can be appropriately selected according to the synchronous clock signal.
  • the delay circuits Delay_1 and Delay_n provided between the reset circuits R of the counter circuits 111 and 11n to the RS latch circuits 91 and 9n are set signals S of the RS latch circuits 91 and 9n.
  • reset signal R simultaneously go high to prevent the outputs of the RS latch circuits 91 and 9n from becoming undefined.
  • the delay time by the delay circuits Delay_1 and Delay_n is set from the propagation time of each signal. can do.
  • the delay time may be set to a half cycle of the synchronous clock signals CLK_1 and CLK_n.
  • the master communication unit 2 switches the synchronous clock signal, and the same operation is repeated, so that the data input signal MISO of the master communication unit 2 is processed through the logical operation processing of the logical operation unit 4.
  • the data signal output SDO_n of the slave communication unit 3n is input.
  • FIG. 6 describes the case where the same data is simultaneously written to all slave communication units 31 and 3n
  • the present invention is not limited to this, and the time T2 in FIG. It can be done in the same way as when reading data starting from. That is, while the master communication unit 2 outputs the synchronous clock signals CLK_1 and CLK_n at the same signal level and simultaneously outputs only the write command from the data output signal MOSI to all the slave communication units 3, communication is performed.
  • the slave communication units 31 and 3n output only synchronous clock signals connected thereto, and the slave communication units 31 and 3n output different data.
  • the logic operation unit 4 outputs only the data output signal SDO of the slave communication unit 3 in communication to the data input signal MISO of the master communication unit 2 according to the synchronous clock signal of the master communication unit 2.
  • the master communication unit 2 may also read data indicating a state such as fail at the same time as writing data to the slave communication units 31 and 3 n performing communication without interference of the data output signal SDO of each slave communication unit 3. it can.
  • master communication unit 2 sets slave selection signal CS significantly and simultaneously outputs synchronization clock signals CLK_1 and CLK_n at the same signal level.
  • the data output signal MOSI since the data output signal MOSI is output, the write command and write data and the read command can be simultaneously output to all the slave communication units 31, 3n, thereby shortening the communication time and thereby the circuit configuration with low processing capacity.
  • the cost can be reduced by enabling the communication processing, and the deviation of the operation timing after communication for each slave can be reduced.
  • the master communication unit 2 After the master communication unit 2 simultaneously outputs the write command to all the slave communication units 31 and 3n, the master communication unit 2 outputs the synchronous clock signal only to the slave communication unit performing communication, and writes from the data output signal MOSI Since data is output, only one command can be issued to all the slave communication units 31, 3n, and communication time can be shortened, that is, communication efficiency can be improved.
  • the logic operation unit 4 is configured to transmit each slave communication unit 31 while the master communication unit 2 is simultaneously outputting a write command and write data and a read command to all slave communication units 31 and 3n. Since the data output signal SDO of only the slave communication unit with the highest priority among the data output signals SDO output from 3n is output to the master communication unit 2, interference between the data output signals SDO can be prevented.
  • the logic operation unit 4 is a slave communication unit 3 in which the synchronous clock signal is output by a predetermined data bit length based on the synchronous clock signal output only to the slave communication unit that the master communication unit 2 wants to read data. Since logical operation processing is performed to output the data output signal SDO output from the data communication circuit to the data input signal MISO of the master communication unit 2, data can be continuously read individually from the slave communication units 3 or 1 3n. it can.
  • the case of two slave communication units is shown, but the present invention is not limited to this, and the number of slave communication units may be three or more. . In that case, the same operation and effect can be obtained by modifying the number of synchronous clock signals of the master communication unit 2 and the circuit configuration of the logic operation unit 4 in accordance with the number of slave communication units.
  • FIG. 7 is a block diagram showing a configuration of a communication apparatus according to Embodiment 3 of the present invention.
  • the master communication unit 2 has only one slave selection signal CS, and this slave The selection signal CS branches and is directly connected to the logic operation unit 4 and the slave selection signal CS of each slave communication unit 31, 3n.
  • the master communication unit 2 includes two data output signal lines MOSI_1 and MOSI_n as in the slave communication units 31 and 3n, and each data output signal line is branched to form the logic operation unit 4 and each slave communication unit 31. , 3n are connected.
  • the logic operation unit 4 performs logic operation with all signals output from the master communication unit 2 and each slave communication unit 31 3n as input, and performs synchronous clock signals for each slave communication unit 31 3n, and the master communication unit Output the data input signal MISO of 2.
  • a specific circuit configuration of the logic operation unit 4 for example, one as shown in FIG. 8 can be considered.
  • FIG. 8 is a circuit diagram showing an example of a logical operation unit in the communication apparatus according to Embodiment 3 of the present invention.
  • the logic operation unit 4 is provided with three counter circuits of a first counter circuit 12, a second counter circuit 13, and a third counter circuit 14.
  • the first counter circuit 12 has a purpose to count the synchronous clock signal MCLK output from the master communication unit 2 and to measure a turning point of a read command or a write command of a predetermined bit length determined in advance.
  • the latch signal SF latched at the high level which is significant and the latch signal NSF latched at the low level are outputted.
  • the first counter circuit 12 has a circuit for extracting the signal level of a bit at a predetermined position of the command signal, and determining whether the extracted command signal is a read command signal or a write command signal, as shown in FIG.
  • the bit (the 7th bit) of the predetermined position of each command signal is high level, it is judged that it is a write command, and then the high level signal is latched and the command detection output CMOSI_1 and CMOSI_n are logically operated. Output to other circuits in section 4.
  • the first counter circuit 12 is configured to reset the count of the synchronous clock signal MCLK when the slave selection signal CS is involuntary, and release the latch signal SF and the command detection signals CMOSI_1 and CMOSI_n from being latched to the high level. It has become.
  • the second counter circuit 13 has a purpose to count a synchronous clock signal MCLK output from the master communication unit 2 and to measure a node of a data output signal having a predetermined bit length determined in advance. However, in response to the latch signal SF outputted at the timing when the output of the command signal ends, the reset is released and the counting operation is started.
  • the third counter circuit 14 has the purpose of counting the number of data output signals output from the master communication unit 2 by counting the pulse signal output from the second counter circuit 13 at the node of the data output signal. 31 and 3n can be counted, and the counted number is output to another circuit in the logic operation unit 4 as a data number count signal DCnt.
  • the slave selection signal CS is indifferent, the count of the pulse signal is reset.
  • control signals C1 and Cn are selected from the three-state buffers 71 and 7n so as to prioritize the communication priority of the slave communication units 31 and 3n determined in advance and the slave communication unit outputting the write command.
  • the output is switched to high impedance, and the logic operation unit 4 performs logic operation using the command detection signal CMOSI_1 and CMOSI_n output from the first counter circuit 12 and the data count signal DCnt output from the third counter circuit 14. It is configured to do.
  • the data output signal SDO_1 of the slave communication unit 31 is prioritized.
  • the logic operation unit 4 outputs the first counter circuit 12 for the purpose of successively and continuously outputting the data output signals SDO_1 and SDO_n output from the slave communication units 31 and 3n to the master communication unit 2.
  • a logic operation circuit is configured to perform logic operation using command detection signal CMOSI_1, CMOSI_n, and latch signal NSF, control signals C1 and Cn of three-state buffers 71 and 7n, and synchronous clock signal MCLK of master communication unit 2, Synchronous clock signals CLK_1 and CLK_n of the slave communication units 31 and 3n are generated.
  • the synchronous clock signals CLK_1 and CLK_n are output to all the slave communication units 31 and 3n. Then, in the case of the write command, following the write command signal, the synchronous clock signal is output to the corresponding slave communication units 31 and 3 n during a period in which the master communication unit 2 is outputting data.
  • the synchronous clock signal is output in the descending order of the communication priority determined in advance, and the data output signals output from the slave communication units 31 and 3 n are individually and continuously transmitted by the master communication unit 2. Make it readable.
  • FIG. 9A is a timing chart explaining the operation of the communication apparatus according to the third embodiment of the present invention
  • FIG. 9B is another timing chart explaining the operation of the communication apparatus according to the third embodiment of the present invention
  • FIG. 9D is still another timing chart for explaining the operation of the communication apparatus according to the third embodiment of the present invention
  • FIG. 9D is another timing chart for explaining the operation of the communication apparatus according to the third embodiment of the present invention.
  • the horizontal axis represents time
  • the vertical axis represents the slave selection signal CS from the master communication unit 2, the synchronous clock signal MCLK from the master communication unit 2, the synchronous clock signal CLK_1 from the logic operation unit, CLK_n, data output signal MOSI_1 from the master communication unit 2, MOSI_n, command detection signal CMOSI_1 from the first counter circuit 12, CMOSI_n, latch signal SF from the first counter circuit 12, and the third counter circuit 14
  • a data count signal DCnt, a control signal C1 from the OR circuit 6, a control signal Cn from the AND circuit 5, and a data input signal MISO from the logic operation unit 4 are shown.
  • master communication unit 2 sets slave selection signal CS to a high level which is significant, and also outputs synchronous clock signal MCLK, and a read command signal or a write command signal to each data. It outputs to the signals MOSI_1 and MOSI_n.
  • the logic operation unit 4 sets the first counter circuit 12 as each command detection output CMOSI_1, CMOSI_n. A high level signal is output, and the synchronous signal clock output from the master communication unit 2 is output as it is as the synchronous clock signals CLK_1 and CLK_n of the slave communication units 31 and 3n. Following the write command, the master communication unit 2 outputs the write data to each data output signal MOSI_1, MOSI_n.
  • master communication unit 2 sets slave selection signal CS to a low level, which is meaningless, and ends communication. According to the above-described operation, as in the first embodiment described above, the write command and the write data can be simultaneously output to all the slave communication units 31, 3n.
  • each data output signal MOSI_1, MOSI_n is a write command, among the data output signals output from each slave communication unit 31, 3n.
  • the three-state buffers 71 and 7n are controlled by the control signals C1 and Cn so as to select the data output signal SDO_1 having a predetermined high communication priority, and are output to the data input signal MISO of the master communication unit 2.
  • each data output signal MOSI_1 and MOSI_n output from the master communication unit 2 is a read command. Therefore, first, the master communication unit 2 sets the slave selection signal CS to a high level which is significant, and outputs the synchronous clock signal MCLK and the read command to the respective data output signals MOSI_1 and MOSI_n.
  • the logic operation unit 4 detects a read command in the first counter circuit 12, outputs a low level signal of each command detection output CMOSI_1, CMOSI_n, and determines a predetermined communication priority.
  • the synchronization signal clock output from the master communication unit 2 is output to the synchronization clock signal CLK of the slave communication unit 31 from the high slave communication unit 31 first, and then the synchronization signal output from the master communication unit 2 to the slave communication unit 3 n.
  • the clock is output to the synchronous clock signal CLK of the slave communication unit 3n.
  • the priority of the synchronous clock signal CLK_1 output from the logic operation unit 4 is set high, first, the synchronous clock signal CLK_1 is output to the slave communication unit 31. At this time, the control signals C1 and Cn of the three-state buffers 71 and 7n are controlled such that the data output signal SDO_1 of the slave communication unit 31 with high priority is selected, and the data input signal MISO of the master communication unit 2 is It is output.
  • the second counter circuit 13 counts the synchronous clock signal MCLK from the master communication unit 2 and synchronizes with the time when a predetermined data bit length is output or the falling of the synchronous clock signal MCLK thereafter.
  • the pulse signal is output to the third counter circuit 14.
  • the third counter circuit 14 increments the data count signal DCnt by one, and controls the three-state buffers 71 and 7n and the synchronization clock signals accordingly, and this time, the priority of The low synchronous clock signal CLK_n is output to the slave communication unit 7n and controlled so that the data output signal SDO_n of the slave communication unit 3n with low priority is selected, and is output to the data input signal MISO of the master communication unit 2.
  • master communication unit 2 sets slave selection signal CS to a low level, which is meaningless, and ends communication. According to the above-described operation, as in the first embodiment described above, the write command and the write data can be simultaneously output to all the slave communication units 31, 3n.
  • either one of the data output signals MOSI_1 and MOSI_n output from the master communication unit 2 is a write command. ing. That is, first, the master communication unit 2 sets the slave selection signal CS to a high level that is significant during the period from time T5 to time T6 in FIG. 9C and the period from time T7 to time T8 in FIG. 9D.
  • the synchronous clock signal MCLK and the read command or the write command signal are output to the data output signals MOSI_1 and MOSI_n.
  • the logic operation unit 4 detects a read command or a write command in the first counter circuit 12 and outputs a high level or low level signal as each command detection output CMOSI_1, CMOSI_n,
  • the synchronization signal clock output from the master communication unit 2 is sequentially output to the synchronization clock signal of each of the slave communication units 31 and 3n as a slave communication unit having a high communication priority as the write command.
  • the command detection output CMOSI_1 is a write command is shown, and the logic operation unit 4 first outputs the corresponding synchronous clock signal CLK_1.
  • the control signals C1 and Cn of the three-state buffers 71 and 7n are also controlled so that the data output signal SDO_1 of the slave communication unit 31 to which the write command is issued is selected.
  • the signal SDO_1 is output to the data input signal MISO of the master communication unit 2.
  • the second counter circuit 13 counts the synchronous clock signal MCLK from the master communication unit 2 and synchronizes with the time when the predetermined data bit length is output or the falling of the synchronous clock signal thereafter.
  • the pulse signal is output to the third counter circuit 14.
  • the third counter circuit 14 increments the data count signal DCnt by one, and controls the three-state buffers 71 and 7n and the synchronization clock signals accordingly, and this time the read command Is output and is controlled so that the data output signal SDO_n of the slave communication unit 3 n corresponding thereto is selected, and is output to the data input signal MISO of the master communication unit 2.
  • Ru At time T6, which is the end of the period from time T5 to time T6, master communication unit 2 sets slave selection signal CS to a low level, which is meaningless, and ends communication.
  • the second counter circuit 13 counts the synchronous clock signal MCLK from the master communication unit 2 and synchronizes with the time when the predetermined data bit length is output or the falling of the synchronous clock signal thereafter.
  • the pulse signal is output to the third counter circuit 14.
  • the third counter circuit 14 increments the data count signal DCnt by one, and controls the three-state buffers 71 and 7n and the synchronization clock signals accordingly, and this time the read command Is controlled so that the corresponding data output signal SDO_1 of the slave communication unit 31 is selected, and is output to the data input signal MISO of the master communication unit 2.
  • Ru At time T8, which is the end of the period from time T7 to time T8, master communication unit 2 sets slave selection signal CS to a low level, which is meaningless, and ends communication.
  • master communication unit 2 sets slave selection signal CS significantly, synchronization clock signal MCLK, and each data output signal MOSI_1, MOSI_n. And write command and write data and read command can be simultaneously output to all slave communication units 31 and 3n, thereby shortening communication time and thereby enabling communication processing even with a circuit configuration with low processing capacity. As a result, the cost can be reduced and the deviation of the operation timing after communication for each slave can be reduced.
  • master communication unit 2 since master communication unit 2 has the same number of data output signals MOSI_1 and MOSI_n as slave communication units 31 and 3n, different commands and different data can be simultaneously written to slave communication units 31 and 3n.
  • the communication time can be shortened, that is, the communication efficiency can be improved.
  • the slave communication units 31, 3n since the data output signal SDO is output to the master communication unit 2 only for the slave communication unit with the highest priority with respect to the data output signal SDO to be output, interference between the data output signals can be prevented.
  • the logic operation unit 4 transmits the synchronous clock signals to the slave communication units 31 and 3n in the order of high communication priority.
  • the data output signal SDO output from the slave communication units 31 and 3n is output to the data input signal MISO of the master communication unit 2, so that the slave communication units 31 and 3n individually Data can be read continuously.
  • the logic operation unit 4 synchronizes individually by giving priority to the slave communication unit that has output the write command. Since communication is performed by outputting a clock signal, data indicating a state such as fail output from the slave communication unit during data writing interferes with the data output signal SDO output from the slave communication unit receiving the read command. Instead, the master communication unit 2 can read the data from each slave communication unit 31, 3n successively and individually.
  • the present invention is not limited to this, and the number of slave communication units may be three or more. .
  • similar operations and effects can be obtained by modifying the number of data output signals of the master communication unit 2 and the circuit configuration of the logic operation unit 4 in accordance with the number of slave communication units.
  • FIG. 10 is a block diagram showing a configuration of a communication apparatus according to Embodiment 4 of the present invention.
  • master communication unit 2 has only one slave selection signal CS, and slave communication units 31 and 3n
  • slave communication units 31 and 3n The same two data input signal lines MISO_1 and MISO_n as the number are provided, and each data input signal line is connected to the data output signal SDO of the slave communication units 31 and 3n, respectively.
  • FIG. 11 is a timing chart for explaining the operation of the communication apparatus according to the fourth embodiment of the present invention.
  • the horizontal axis represents time
  • the vertical axis represents slave selection signal CS from master communication unit 2
  • synchronous clock signal CLK from master communication unit 2
  • data output signal MOSI from master communication unit 2
  • slave communication Data output signals MISO_1 and MISO_n from the units 31 and 3n are shown, respectively.
  • the master communication unit 2 sets the slave selection signal CS to a high level which is significant, outputs the synchronous clock signal CLK, and outputs the data output signal MOSI.
  • the write command and the write data and the read command can be simultaneously output to all the slave communication units 31 and 3n.
  • each slave communication unit 31, 3n outputs data indicating a state such as failure of the slave communication unit 31, 3n to the master communication unit 2 in the data output signal SDO. Because the master communication unit 2 inputs the data output signal to the data input signals MISO_1 and MISO_n in synchronization with the synchronous clock signal, the master communication unit 2 prepares a predetermined data bit length prepared in the master communication unit 2. It has a number and is stored in a register with the same bit data length as the number of slave communication units. Then, at time T2 in FIG. 11, the state of each of the slave communication units 31 and 3n can be read by restoring data from the stored register.
  • master communication unit 2 significantly sets slave selection signal CS and outputs synchronous clock signal CLK and data output signal MOSI.
  • Write command and write data and read command can be output simultaneously to all slave communication units 31 and 3n, and the communication time can be shortened, thereby enabling communication processing even with a circuit configuration with low processing capacity. As a result, it is possible to reduce the deviation of the operation timing after communication for each slave.
  • master communication unit 2 since master communication unit 2 has the same number of data input signals MISO_1 and MISO_n as the number of slave communication units 31 and 3n, data can be read simultaneously from each slave communication unit 31 and 3n, shortening the communication time, ie, Communication efficiency can be improved.
  • the logic operation unit 4 can be omitted, and the circuit scale can be reduced and the cost can be reduced. it can.
  • FIG. 12 is a block diagram showing a configuration of a power converter according to Embodiment 5 of the present invention.
  • power converter 15 has a U-phase bridge circuit as a U-phase arm in which a U-phase upper arm consisting of power semiconductor switching element 161 and a U-phase lower arm consisting of power semiconductor switching element 162 are connected in series. It has 191.
  • a V-phase bridge circuit 192 as a V-phase arm in which a V-phase upper arm consisting of a power semiconductor switching element (not shown) and a V-phase lower arm consisting of a power semiconductor switching element (not shown) are connected in series W phase bridge circuit 193 as a W phase arm in which a W phase upper arm consisting of a power semiconductor switching element (not shown) and a W phase lower arm consisting of a power semiconductor switching element (not shown) are connected in series There is.
  • the pair of DC terminals of the three-phase bridge circuit consisting of the bridge circuit of each phase configured as described above is connected to the chargeable / dischargeable DC power supply 17 and the power semiconductor switching element 161 of the upper arm of the bridge circuit of each phase
  • the connection point of the power semiconductor switching element 162 of the lower arm is individually connected to the AC terminal of the armature winding of the multiphase rotary electric machine 18.
  • the power conversion device 15 configured as described above performs AC-DC power conversion or DC-AC power conversion between the DC power supply 17 and the multiphase rotary electric machine 18.
  • the power conversion device 15 since the number of phases of the multiphase rotary electric machine 18 is three, the power conversion device 15 includes a phase bridge circuit 191 as a U phase bridge circuit, a phase bridge circuit 192 as a V phase bridge circuit, and a W phase A phase bridge circuit 193 is provided as a bridge circuit.
  • Each phase bridge circuit 191, 192, 193 has a gate drive unit 20 for turning on or off the power semiconductor switching elements 161, 162, and a slave communication unit 3 serving as a slave of SPI communication in the gate drive unit 20. Is equipped.
  • the power conversion device 15 controls the respective phase bridge circuits 191, 192, 193 based on various information including the operation state of the multiphase rotary electric machine 18 and the failure information in the power conversion device 15. And sends a command to each phase bridge circuit 191, 192, 193 in the control unit 21, or becomes a master of SPI communication to read data from each phase bridge circuit 191, 192, 193.
  • a master communication unit 2 is provided. Incidentally, according to the configuration of the master communication unit 2, as described in the first to third embodiments described above, the logic operation unit 4 is provided in the control unit 21 as needed.
  • the master communication unit 2 in the control unit 21 and the slave communication unit 3 in each phase bridge circuit 191, 192, 193 The SPI communication is performed between the control unit 21 and each phase bridge circuit 191, 192, 193.
  • the master communication unit 2 is a slave in the bridge circuits 191, 192, 193 of all the phases. Since the write command and the write data and the read command are simultaneously output to the communication unit 3, the cost can be reduced by shortening the communication time and thereby enabling the communication processing even with the circuit configuration with low processing capacity, and at the same time for each slave Deviation in operation timing after communication can be reduced.
  • the power converter 15 can be simultaneously stopped without variation in time among the bridge circuits of the respective phases. Can. In addition, it is possible to prevent the secondary failure of the power semiconductor switching elements 161 and 162 due to the power concentration of the phase bridge circuits 191, 192 and 193 caused by the variation of the time taken to stop.
  • the master communication unit 2 issues read commands simultaneously from each slave communication unit 3, the data is continuously read individually from each slave communication unit 3, so communication time can be shortened, that is, communication efficiency can be improved. Can.
  • the embodiment can be appropriately modified or omitted within the scope of the invention.
  • the present invention relates to a communication apparatus performing SPI communication in a full-duplex communication system, in particular, the field of a communication apparatus having at least two slaves for one master, and the field of a power conversion apparatus using the same. It can be used for
  • Reference Signs List 1 communication apparatus 2 master communication unit, 3, 31, 3n slave communication unit, 4 logical operation unit, 5, 51, 5n, 50 AND circuit, 6, 61, 6n OR circuit, 71, 7n three-state buffer, 8 XOR Circuit, 91, 9n RS latch circuit, 10 NOR circuit, 111, 11n counter circuit, 12 first counter circuit, 13 second counter circuit, 14 third counter circuit, 15 power converter, 161, 162 power semiconductor Switching elements, 17 DC power supplies, 18 multiphase rotating electric machines, 191, 192, 193 phase bridge circuits, 20 gate drivers, 21 controllers.

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Abstract

１つのマスタ通信部に対し、複数のスレーブ通信部を有するＳＰＩ通信方式の通信装置、及びこの通信装置を使用した電力変換装置であって、マスタ通信部は全てのスレーブ通信部に対して同時に通信信号を出力し、各スレーブ通信部毎が出力するデータ信号を優先順位に従って各スレーブ通信部毎に読み込むようにした。

Description

通信装置、及び電力変換装置
　この発明は、ＳＰＩ（Serial　Peripheral　Interface）を用いるシリアル通信方式の通信装置、及びその通信装置を用いた電力変換装置に関する。
　従来、ＳＰＩを用いたシリアル通信方式の通信装置は、広く用いられていると共に、種々の方式が提案されている。例えば、特許文献１には、コマンドとこのコマンドとは異なる同期識別コードとを１セットの入力データとしてシリアルに受け取る受信部と、この受信部から同期識別コードを受け取り、その同期識別コードが所定の値と一致する場合に、前述のコマンドに基づく応答処理の実行の開始を指示する判定部とを備えた通信回路が提案されており、この通信回路の構成によれば、シリアル通信用端子を３つ備えた３線式のＳＰＩ、或いはシリアル通信用端子を４つ備えた４線式のＳＰＩの何れにも適用可能であり、信頼性の高いシリアル通信回路等を実現することができるとされる。
特開２０１４－８６８７６号公報
　しかし、特許文献１に開示された従来の通信装置に於いて、データバスを共通として、通信線数の低減を図る場合、スレーブ毎に通信規定に則った手順で通信を行うと、全ての通信を完了するまでに時間がかかるという課題があった。特に、処理能力の低い回路構成では処理が遅れ、要求を満たすことができないという課題があった。又、通信に時間がかかると、スレーブ毎に、通信後の処置を開始するタイミングにずれが生じ、特に電力変換装置では、複数の電力変換部をスレーブとする場合、電力変換部の動作タイミングのずれが、電力変換部の２次故障を誘発する可能性がある。
　この発明は、従来の通信装置に於ける前述のような課題を解決するためになされたものであり、通信時間を短縮し、処理能力の低い回路構成でも通信処理が可能になると共に、スレーブ毎の通信後の動作タイミングのずれを低減することができる通信装置を提供することを目的とする。
　又、この発明は、通信時間を短縮し、処理能力の低い回路構成でも通信処理が可能となると共に、スレーブ毎の通信後の動作タイミングのずれを低減することができる通信装置を用い、複数の電力変換部間の動作タイミングのずれを軽減することができる電力変換装置を提供することを目的とする。
　この発明による通信装置は、
　マスタとなるマスタ通信部と、前記マスタ通信部に対してスレーブとなるスレーブ通信部とを備え、ＳＰＩを用いてシリアル通信を行なう通信装置であって、
　前記スレーブ通信部は、前記マスタ通信部に対して複数設けられており、
　前記マスタ通信部は、前記複数のスレーブ通信部に対して同時に通信信号を出力する、
ことを特徴とする。
　又、この発明による電力変換装置は、
　夫々パワー半導体スイッチング素子を備えた上アームと下アームを直列接続して構成された複数個の相ブリッジ回路を並列接続すると共に、前記各相ブリッジ回路の両端が充放電可能な直流電源に接続され、前記各相ブリッジ回路に於ける前記直列接続された接続点が多相回転電機の電機子巻線の交流端子に夫々接続され、前記直流電源と前記多相交流回転電機との間で電力変換を行う電力変換装置であって、
　マスタ通信部を備えた制御部と、
　前記複数個の相ブリッジ回路に設けられ、夫々スレーブ通信部を備えたゲート駆動部と、
を備え、
　前記マスタ通信部と前記スレーブ通信部は、請求項１から１０のうちの何れか一項に記載の通信装置を用いて通信を行い、
　前記通信装置による前記通信に基づいて前記各相ブリッジ回路の駆動を制御する、
ことを特徴とする。
　この発明による通信装置によれば、通信時間を短縮し、処理能力の低い回路構成でも通信処理が可能となることでコストが低減できると共に、スレーブごとの通信後の動作タイミングのずれを低減することができる。
　又、この発明による電力変換装置によれば、通信時間の短縮と、それによって処理能力の低い回路構成でも通信処理が可能となることでコストが低減できると共に、スレーブごとの通信後の動作タイミングのずれを低減することが可能な電力変換装置を得ることができる。
この発明の実施の形態１に係る通信装置の構成を示すブロック図である。 この発明の実施の形態１に係る通信装置に於ける、論理演算部の一例を示す回路図である。 この発明の実施の形態１に係る通信装置の動作を説明するタイミングチャートである。 この発明の実施の形態２に係る通信装置の構成を示すブロック図である。 この発明の実施の形態２に係る通信装置に於ける、論理演算部の一例を示す回路図である。 この発明の実施の形態２に係る通信装置の動作を説明するタイミングチャートである。 この発明の実施の形態３に係る通信装置の構成を示すブロック図である。 この発明の実施の形態３に係る通信装置に於ける、論理演算部の一例を示す回路図である。 この発明の実施の形態３に係る通信装置の動作を説明するタイミングチャートである。 この発明の実施の形態３に係る通信装置の動作を説明する、別のタイミングチャートである。 この発明の実施の形態３に係る通信装置の動作を説明する、更に、別のタイミングチャートである。 この発明の実施の形態３に係る通信装置の動作を説明する、更に又、別のタイミングチャートである。 この発明の実施の形態４に係る通信装置の構成を示すブロック図である。 この発明の実施の形態４に係る通信装置の動作を説明するタイミングチャートである。 この発明の実施の形態５に係る電力変換装置の構成を示すブロック図である。
　以下、この発明の実施の形態を図面を用いて詳述する。尚、各図に於ける同一の符号は、同一又は相当する構成を示すものとする。又、各図及びその説明に於いて、夫々の信号線又は信号端子と、対応する信号線又は信号端子により送信される信号とは、同一の符号により表示する。更に、信号線又は信号端子を、複雑化を避けるために、単に信号と称する場合もある。
　実施の形態１．
　図１は、この発明の実施の形態１に係る通信装置の構成を示すブロック図である。図１に示すように、通信装置１は、１つのマスタ通信部２と、２つのスレーブ通信部３１、３ｎとを有し、更に、マスタ通信部２と複数のスレーブ通信部３１、３ｎとの通信経路に挿入された論理演算部４を備える。
　マスタ通信部２は、データ出力信号ＭＯＳＩを夫々のスレーブ通信部３に送信する１本のデータ出力信号線ＭＯＳＩと、論理演算部４からのデータ入力信号ＭＩＳＯが入力される１本のデータ入力信号線ＭＩＳＯと、同期クロック信号ＭＣＬＫを論理演算部４に送信する１本の同期クロック信号線ＭＣＬＫと、スレーブ通信部３１、３ｎの数２と同一の数である２個のスレーブ選択信号ＣＳ_１、ＣＳ_ｎを夫々論理演算部４に送信する２本のスレーブ選択信号線ＣＳ_１、ＣＳ_ｎを備えている。
　一方、夫々のスレーブ通信部３１、３ｎは、マスタ通信部２からのデータ出力信号ＭＯＳＩが入力される各１本のデータ入力信号線ＳＤＩと、データ出力信号ＳＤＯ_１、ＳＤＯ_ｎを論理演算部４に送信する各１本のデータ出力信号線ＳＤＯ_１、ＳＤＯ_ｎと、論理演算部４からの同期クロックＣＬＫ_１、ＣＬＫ_ｎが入力される各１本の同期クロック信号線ＣＬＫと、論理演算部４からのスレーブ選択信号ＣＳが入力される各１本のスレーブ選択信号線ＣＳを有し、通信経路及び論理演算部４を介してマスタ通信部２と接続されている。
　論理演算部４は、マスタ通信部２が出力する同期クロック信号ＭＣＬＫと２つのスレーブ選択信号ＣＳ_１、ＣＳ_ｎを入力とし、スレーブ通信部３、３ｎに対して同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎとスレーブ選択信号ＣＳを出力する。又、論理演算部４は、各スレーブ通信部３、３ｎが出力するデータ出力信号ＳＤＯ_１、ＳＤＯ_ｎを入力とし、マスタ通信部２に対してデータ入力信号ＭＩＳＯを送信する。
　論理演算部４の具体的な回路構成としては、例えばスレーブ選択信号ＣＳ_１、ＣＳ_ｎが信号のハイレベルを有意であるとした場合、図２に示す回路構成が考えられる。尚、マスタ通信部２及びスレーブ通信部３１、３ｎの具体的な回路構成については、従来から種々のシリアル通信、ＳＰＩ通信に関する回路が提案、実現されており、それらの技術を適用できるため、ここでは説明を省略する。
　図２はこの発明の実施の形態１に係る通信装置に於ける、論理演算部の一例を示す回路図である。図２に示すように、論理演算部４は、マスタ通信部２が出力する同期クロック信号ＭＣＬＫと各スレーブ選択信号ＣＳ_１、ＣＳ_ｎとを夫々入力とするＡＮＤ回路５が２つ設けられ、その出力である同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎは、各々のスレーブ通信部３１、３ｎの同期クロック信号線ＣＬＫに出力される。又、マスタ通信部２が出力する各スレーブ選択信号ＣＳ_１、ＣＳ_ｎを入力とするＯＲ回路６が１つ設けられており、その出力であるスレーブ選択信号ＣＳは分岐して各々のスレーブ通信部３１、３ｎのスレーブ選択信号線ＣＳに出力される。
　一方、論理演算部４は、各スレーブ通信部３１、３ｎが出力するデータ出力信号ＳＤＯ_１、ＳＤＯ_ｎを入力する２つのスリーステートバッファ７１、７ｎを備え、各スリーステートバッファ７１、７ｎの出力同士が互いに接続された後、マスタ通信部２のデータ入力信号ＭＩＳＯへ接続される。
　ここで、論理演算部４は、スリーステートバッファ７１、７ｎの出力をハイインピーダンスに切り替える制御信号Ｃ１、Ｃｎは、予め決められた２つのスレーブ通信部３１、３ｎの通信優先度に従い、スレーブ選択信号ＣＳ_１、ＣＳ_ｎを用いて論理演算処理を実施する。例えば、図２に於いて、優先度の最も高いスレーブ選択信号をスレーブ選択信号ＣＳ_１として、そのスレーブ選択信号ＣＳ_１に対応するスレーブ通信部３１のデータ出力信号ＳＤＯ_１が入力されるスリーステートバッファ７１の制御信号Ｃ１にスレーブ選択信号ＣＳ_１を接続する。そして、もう一方のスリーステートバッファ７ｎへは、スレーブ選択信号ＣＳ_１の信号レベルを反転させた信号とスレーブ選択信号ＣＳ_ｎとを入力とするＡＮＤ回路５０の出力信号Ｃｎを接続する。
　次に、この発明の実施の形態１に於ける通信装置１の動作を説明する。図３は、この発明の実施の形態１に係る通信装置の動作を説明するタイミングチャートであり、横軸は時刻、縦軸は、マスタ通信部２からのスレーブ選択信号ＣＳ_１、ＣＳ_ｎ、マスタ通信部２からの同期クロック信号ＭＣＬＫ、論理演算部４からの同期クロックＣＬＫ_１、ＣＬＫ_ｎ、マスタ通信部２からのデータ出力信号ＭＯＳＩ、論理演算部４からのスレーブ選択信号ＣＳ、論理演算部４からのデータ入力信号ＭＩＳＯを夫々示している。
　図３の時刻Ｔ１では、先ず、マスタ通信部２は全てのスレーブ選択信号ＣＳ_１、ＣＳ_ｎを有意であるハイレベルに設定すると共に、同期クロック信号ＭＣＬＫ、及びデータ出力信号ＭＯＳＩを出力する。
　論理演算部４では、全てのスレーブ選択信号ＣＳ_１、ＣＳ_ｎが有意であるため、スレーブ通信部３のスレーブ選択信号ＣＳを有意にすると共に、マスタ通信部２が出力する同期クロック信号ＭＣＬＫをそのまま全てのスレーブ通信部３１、３ｎへ同時に出力する。
　尚、図３の時刻Ｔ１から時刻Ｔ２の期間では、マスタ通信部２のデータ出力信号ＭＯＳＩは、書き込み指令とそれを実施するアドレスのデータとして出力され、続いて書き込みデータとして出力される。この期間中、各スレーブ通信部３では、データ出力信号ＳＤＯ_１、ＳＤＯ_ｎに、スレーブ通信部３１、３ｎのフェイル等の状態を示すデータを載せて出力するので、そのデータ出力信号ＳＤＯ_１、ＳＤＯ_ｎは、論理演算部４にて、最も優先度の高いスレーブ選択信号ＣＳ_１に対応するスレーブ通信部３１のデータのみが選択され、論理演算部４からデータ入力信号ＭＩＳＯとしてマスタ通信部２に出力される。例えば、図２に示す論理演算部４の回路構成では、データ出力信号ＳＤＯ_１が選択され、データ入力信号ＭＩＳＯに接続される。
　又、図３の時刻Ｔ２から時刻Ｔ３の期間では、マスタ通信部２のデータ出力信号ＭＯＳＩは、読み込み指令、及びそれを実施するアドレスのデータとして出力され、前述の時刻Ｔ１から時刻Ｔ２の期間と同様に、論理演算部４では、最も優先度の高いスレーブ選択信号ＣＳ_１に対応するスレーブ通信部３１のデータ出力信号ＳＤＯ_１のみが選択され、マスタ通信部２のデータ入力信号ＭＩＳＯに接続される。
　そして、各スレーブ通信部３のデータ出力信号ＳＤＯ_１、ＳＤＯ_ｎを連続して個別に読み込むため、図３の時刻Ｔ３にて、マスタ通信部２はデータを読み込みたいスレーブ選択信号ＣＳ_１のみを有意にし、他のスレーブ選択信号ＣＳ_ｎは無意に設定する。そしてそれと同時に、マスタ通信部２のデータ出力信号ＭＯＳＩは、所定のデータビット長のローレベル又はハイレベルの固定出力となる（図３に示す例では、ローレベルの固定出力となる）。
　論理演算部４では、図３の時刻Ｔ３からＴ４の期間に於いて、全てのスレーブ通信部３１、３ｎのスレーブ選択信号ＣＳを有意にしたまま、マスタ通信部２が有意に設定しているスレーブ選択信号ＣＳ_１に対応するスレーブ通信部３１にのみ同期クロック信号ＣＬＫ_１を出力し続け、無意に設定されているスレーブ選択信号ＣＳ_ｎに対応するスレーブ通信部３ｎへは同期クロック信号ＣＬＫ_ｎの出力を停止、即ち、ハイレベル又はローレベルに固定する（図３に示す例では、ローレベルの固定出力となる）。
　そして、無意となっているスレーブ選択信号ＣＳ_ｎに対応するスリーステートバッファ７ｎの出力をハイインピーダンスに設定すると共に、有意となっているスレーブ選択信号ＣＳ_１に対応するスリーステートバッファ７１を介して、スレーブ通信部３１が出力するデータ出力信号ＳＤＯ_１をマスタ通信部２のデータ入力信号ＭＩＳＯに接続する。
　次に、図３の時刻Ｔ４では、マスタ通信部２がそれまで有意に設定していたスレーブ選択信号ＣＳ_１を無意にすると共に、それまで無意にしていたスレーブ選択信号ＣＳ_ｎを有意に切り替える。そして図３の時刻Ｔ４からＴ５の期間に於いて、全てのスレーブ通信部３１、３ｎのスレーブ選択信号ＣＳを有意にしたまま、マスタ通信部２が有意に設定したスレーブ選択信号ＣＳ_ｎに対応するスレーブ通信部３ｎにのみ同期クロック信号ＣＬＫ_ｎを出力し続け、無意に設定されたスレーブ選択信号ＣＳ_１に対応するスレーブ通信部３１へは同期クロック信号ＣＬＫ_１の出力を停止、即ち、ハイレベル又はローレベルに固定する（図３に示す例では、ローレベルの固定出力となる）。
　そして、無意となっているスレーブ選択信号ＣＳ_１に対応するスリーステートバッファ７１の出力をハイインピーダンスに設定すると共に、有意となっているスレーブ選択信号ＣＳ_ｎに対応するスリーステートバッファ７ｎを介して、スレーブ通信部３が出力するデータ出力信号ＳＤＯ_ｎをマスタ通信部２のデータ入力信号ＭＩＳＯに接続する。
　尚、図３では、全てのスレーブ通信部３１、３ｎに対し、同時に同じデータを書き込む場合について説明したが、この発明による通信装置は、これに限るものではなく、データが異なる場合についても、図３の時刻Ｔ２から始まる前述のデータ読み込み時と同じ要領で行うことができる。即ち、マスタ通信部２は、全てのスレーブ選択信号ＣＳ_１、ＣＳ_ｎを有意に設定した状態で、データ出力信号ＭＯＳＩから書き込み指令のみを同時に全てのスレーブ通信部３１、３ｎに対して出力した後、スレーブ選択信号によって通信を行うスレーブ通信部を選択すると共に、スレーブ通信部３１、３ｎ毎に異なるデータを出力する。そして、論理演算部４では、マスタ通信部２のスレーブ選択信号に応じて、各スレーブ通信部３１、３ｎに対して個別に同期クロック信号を出力するので、スレーブ通信部３１、３ｎ毎に異なるデータを連続して書き込むことができる。
　以上のように、この発明の実施の形態１による通信装置によれば、マスタ通信部２は、全てのスレーブ選択信号を有意に設定し、同期クロック信号ＭＣＬＫ、及びデータ出力信号ＭＯＳＩを出力するので、全てのスレーブ通信部３１、３ｎに同時に書き込み指令及び書き込みデータ、並びに読み込み指令を出力することができ、通信時間の短縮と、それによって処理能力の低い回路構成でも通信処理が可能となることでコストが低減できると共に、スレーブ毎の通信後の動作タイミングのずれを低減することができる。
　又、マスタ通信部２は、全てのスレーブ通信部３１、３ｎに対して、同時に書き込み指令、又は読み込み指令を出力した後、通信を行うスレーブ通信部にのみスレーブ選択信号を有意に設定するので、論理演算部４を介して、通信を行うスレーブ通信部に対してのみ同期クロック信号が出力され、スレーブ通信部３毎に異なるデータを連続して書き込む、或いはスレーブ通信部３から個別にデータを連続して読み込むことができる。
　更に、論理演算部４は、何れかのスレーブ選択信号が有意であれば、各スレーブ通信部３１、３ｎのスレーブ選択信号ＣＳを有意に設定し続けるので、前述したように、各スレーブ通信部３１、３ｎ毎に個別にデータを連続して書き込む、或いはデータを連続して読み込む間も、全てのスレーブ通信部３１、３ｎに於いて、マスタ通信部２からの指令内容を維持できる。従って、全てのスレーブ通信部３１、３ｎに対して、１回のみの指令で済み、通信時間の短縮、即ち通信効率を向上させることができる。
　尚、この発明の実施の形態１による通信装置では、スレーブ通信部が２つの場合について示したが、この発明はこれに限るものではなく、スレーブ通信部の数が３つ以上であってもよい。その場合は、スレーブ通信部の数に合わせて、マスタ通信部２のスレーブ選択信号の数、及び論理演算部４の回路構成を変形することで前述と同様の動作、及び効果を得ることができる。
実施の形態２．
　次に、この発明の実施の形態２による通信装置について説明する。図４は、この発明の実施の形態２に係る通信装置の構成を示すブロック図である。図４に示す実施の形態２による通信装置は、図１に示した実施の形態１による通信装置と比較すると、マスタ通信部２は、スレーブ選択信号ＣＳを送信するスレーブ選択信号線ＣＳが１本のみとなり、論理演算部４を介さず、各スレーブ通信部３１、３ｎのスレーブ選択信号線ＣＳに直接接続されている。マスタ通信部２からのデータ出力信号ＭＯＳＩは、各スレーブ通信部３１、３ｎのデータ入力信号線ＳＤＩに入力される。
　又、マスタ通信部２は、２つのスレーブ通信部３１、３ｎの数と同じく２本の同期クロック信号線ＣＬＫ_１、ＣＬＫ_ｎを備え、各同期クロック信号線ＣＬＫ_１、ＣＬＫ_ｎは分岐して、論理演算部４、及び各スレーブ通信部３に接続されている。
　論理演算部４は、マスタ通信部２が出力する２本の同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎ、及び各スレーブ通信部３１、３ｎが出力するデータ出力信号ＳＤＯを入力とし、論理演算を実施して、マスタ通信部２のデータ入力信号線ＭＩＳＯへ出力する。尚、論理演算部４の具体的な回路構成としては、例えば、図５に示す回路構成が考えられる。
　即ち、図５はこの発明の実施の形態２に係る通信装置に於ける、論理演算部の一例を示す回路図である。図５に示すように、論理演算部４は、マスタ通信部２が出力する２つの同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎを入力としたＸＯＲ回路８が１つ設けられ、その出力、及び２つの同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎの各々を入力とする２つのＡＮＤ回路５１、５ｎが設けられている。そして、各ＡＮＤ回路５１、５ｎの出力は、夫々、２つのＲＳラッチ回路９１、９ｎのセット信号Ｓとして入力される。各ＲＳラッチ回路９１、９ｎの出力Ｑと、前述のＸＯＲ回路８の出力とを入力としたＮＯＲ回路１０が１つ設けられている。
　更に、ＮＯＲ回路１０の出力、及び各ＲＳラッチ回路９１、９ｎの出力Ｑの各々を入力とするＯＲ回路６１、６ｎが２つ設けられている。そして、各ＯＲ回路６１、６ｎの出力は、図２に示しているように、各スレーブ通信部３１、３ｎから出力されるデータ出力信号ＳＤＯの干渉を防止する論理演算処理を介して、各スレーブ通信部３１、３ｎのデータ出力信号を入力としたスリーステートバッファ７１、７ｎの制御信号として入力される。スリーステートバッファ７１、７ｎの出力は、前述の図２と同様に、出力同士を接続した後、マスタ通信部２のデータ入力信号線ＭＩＳＯに接続される。
　尚、各ＯＲ回路６１、６ｎ、及びＲＳラッチ回路９１、９ｎ、並びにＡＮＤ回路５１、５ｎは、その入力される同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎが接続されているスレーブ通信部３１、３ｎに対応した論理演算回路となっており、各ＯＲ回路６１、６ｎの出力は、対応するスレーブ通信部３１、３ｎの各データ出力信号ＳＤＯ_１、ＳＤＯ_ｎを入力とする各スリーステートバッファ７１、７ｎに接続されている。
　又、前述の干渉防止の論理演算処理として、例えば、同期クロック信号ＣＬＫ_１が入力されるスレーブ通信部３１を最も通信優先度の高いものとして、そのデータ出力信号ＳＤＯ_１に対しては、ＯＲ回路６１の出力をそのままスリーステートバッファ７１の制御信号Ｃ１へ入力し、優先度の低いスレーブ通信部３ｎのデータ出力信号ＳＤＯ_ｎに対しては、ＮＯＲ回路１０の出力の信号レベルを反転した信号と、ＯＲ回路６ｎの出力とを入力としたＡＮＤ回路５０を設け、その出力をスリーステートバッファ７ｎの制御信号Ｃｎへ接続する構成となっている。
　一方、図５に示す論理演算部４には、各同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎに基づいて所定のデータビット長分をカウントするカウンタ回路１１１、１１ｎを、スレーブ通信部３１、３ｎと同じ数だけ備えている。そして、各カウンタ回路１１１、１１ｎは、所定のデータビット長をカウントした後に、信号レベルを有意に設定して出力する。そのカウンタ回路１１１、１１ｎから出力された信号は、遅延処理を施されて各同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎに対応するＲＳラッチ回路９１、９ｎのリセット信号Ｒとして入力される。また、各ＲＳラッチ回路９１、９ｎの出力信号Ｑは、ＮＯＲ回路１０、及びＯＲ回路６１、６ｎに入力されると共に、各カウンタ回路１１１、１１ｎのリセット信号ＣＬＲとしても入力される。
　次に、この発明の実施の形態２による通信装置１の動作について説明する。図６は、この発明の実施の形態２に係る通信装置の動作を説明するタイミングチャートであり、横軸は時刻、縦軸は、マスタ通信部２からのスレーブ選択信号ＣＳ、マスタ通信部２からの同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎ、ＯＲ回路６１からの制御信号Ｃ１、ＡＮＤ回路５０からの制御信号Ｃｎ、マスタ通信部２からのデータ出力信号ＭＯＳＩ、論理演算部４からのデータ入力信号ＭＩＳＯを夫々示している。
　図６に於いて、時刻Ｔ１では、先ず、マスタ通信部２はスレーブ選択信号ＣＳを有意であるハイレベルに設定すると共に、各同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎを同じ信号レベルで同期して出力すると共に、データ出力信号ＭＯＳＩを各スレーブ通信部３１、３ｎに出力する。以上の動作により、前述の実施の形態１と同様に、全てのスレーブ通信部３１、３ｎに対して、同時に書き込み指令及び書き込みデータを出力することができる。
　又、図６の時刻Ｔ１から時刻Ｔ２の期間中、論理演算部４では、ＸＯＲ回路８の出力がローレベルとなり、各ＲＳラッチ回路９１、９ｎの出力もローレベルとなるため、各カウンタ回路１１１、１１ｎのリセット信号ＣＬＲが有意に設定され、各カウンタ回路１１１、１１ｎはカウント動作をしない。そして、ＮＯＲ回路１０は入力信号がすべてローレベルのため、その出力はハイレベルに設定され、後段の各ＯＲ回路６１、６ｎの出力もハイレベルに設定される。更に、ＯＲ回路６１、６ｎの後段の前述の干渉防止回路によって、最も優先度の高いスレーブ通信部３１のデータ出力信号ＳＤＯ_１のみを選択し、その選択したデータ出力信号ＳＤＯ_１をマスタ通信部２のデータ入力信号ＭＩＳＯへ出力するように、各スリーステートバッファ７１、７ｎが制御される。
　次に、図６の時刻Ｔ２から時刻Ｔ３の期間では、マスタ通信部２のデータ出力信号ＭＯＳＩは、読み込み指令、及びそれを実施するアドレスのデータが出力され、前述の時刻Ｔ１から時刻Ｔ２の期間と同様に、論理演算部４では、最も優先度の高いスレーブ選択信号ＳＤＯ_１に対応するスレーブ通信部３１のデータのみが選択され、マスタ通信部２のデータ入力信号ＭＩＳＯへ出力される。
　そして、各スレーブ通信部３１、３ｎのデータ出力信号ＳＤＯ_１、ＳＤＯ_ｎを連続して個別に読み込むため、図６の時刻Ｔ３にて、マスタ通信部２は、データを読み込みたいスレーブ通信部３１に対する同期クロック信号ＣＬＫ_１のみを出力し、他の同期クロック信号ＣＬＫ_ｎは出力を停止、即ちローレベルに固定する。そしてそれと同時に、マスタ通信部２のデータ出力信号ＭＯＳＩは、所定のデータビット長のローレベル又はハイレベル固定出力とする（図６に示す例では、ローレベルの固定出力となる）。
　論理演算部４では、図６の時刻Ｔ３から時刻Ｔ４の期間に於いて、マスタ通信部２が出力している同期クロック信号ＣＬＫ_１に対応するＲＳラッチ回路９１のセット信号Ｓに同期クロック信号ＣＬＫ_１が入力され、そのＲＳラッチ回路９１の出力信号Ｑがハイレベルに設定されるので、その出力信号Ｑが接続されているカウンタ回路１１１のリセット信号ＣＬＲが無意に設定されると共に、そのカウンタ回路１１１が同期クロック信号ＣＬＫ_１に同期してカウントを始める。又、そのカウンタ回路１１１の出力信号Ｑがハイレベルに設定されるので、ＮＯＲ回路１０の出力はローレベルとなる。
　一方、マスタ通信部２が出力を停止、即ちローレベルに固定している同期クロック信号ＣＬＫ_ｎに対応するＲＳラッチ回路９ｎは、出力信号Ｑもローレベルとなり、対応するカウンタ回路１１ｎのリセット信号ＣＬＲが有意に設定されるため、カウント動作をしない。そして、出力がハイレベルに設定されているＲＳラッチ回路９１に対応するＯＲ回路６１を介してスリーステートバッファ７１の制御信号Ｃ１が有意に設定され、スレーブ通信部３１のデータ出力信号ＳＤＯ_１がマスタ通信部２のデータ入力信号ＭＩＳＯへ出力される。
　尚、論理演算部４に於いて、カウンタ回路１１１、１１ｎが所定のデータビット長をカウントした後、ＲＳラッチ回路９１、９ｎのリセット信号Ｒを有意に設定し、ラッチを解除すると共に、カウンタ回路１１１、１１ｎのリセット信号（ＣＬＲ）が有意に設定されるので、各ＲＳラッチ回路９１、９ｎはラッチアップすることがなく、後述の同期クロック信号の切り替えによって、マスタ通信部２へ出力するスレーブ通信部３１、３ｎのデータ出力信号を、同期クロック信号に応じて適切に選択することができる。
　又、論理演算部４に於いて、カウンタ回路１１１、１１ｎからＲＳラッチ回路９１、９ｎのリセット信号Ｒの間に設けられている遅延回路Ｄｅｌａｙ_１、Ｄｅｌａｙ_ｎは、ＲＳラッチ回路９１、９ｎのセット信号Ｓとリセット信号Ｒが同時にハイレベルになることでＲＳラッチ回路９１、９ｎの出力が不定になることを避ける目的があり、遅延回路Ｄｅｌａｙ_１、Ｄｅｌａｙ_ｎによる遅延時間は、例えば、各信号の伝搬時間から設定することができる。或いは、同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎの立ち下がりエッジによってマスタ通信部２がデータを読み込むことを鑑み、遅延時間を同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎの半周期分に設定するようにしても良い。
　図６の時刻Ｔ４では、マスタ通信部２が同期クロック信号を切り替えて、同様の動作が繰り返されるので、マスタ通信部２のデータ入力信号ＭＩＳＯでは、論理演算部４の論理演算処理を介して、スレーブ通信部３ｎのデータ信号出力ＳＤＯ_ｎが入力される。
　尚、図６では、全てのスレーブ通信部３１、３ｎに対し、同時に同じデータを書き込む場合について説明したが、この発明はこれに限るものではなく、データが異なる場合についても、図６の時刻Ｔ２から始まるデータ読み込み時と同じ要領で行うことができる。即ち、マスタ通信部２は、各同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎを同じ信号レベルで出力すると共に、データ出力信号ＭＯＳＩから書き込み指令のみを同時に全てのスレーブ通信部３に対して出力した後、通信を行いたいスレーブ通信部３１、３ｎに接続されている同期クロック信号のみ出力すると共に、スレーブ通信部３１、３ｎ毎に異なるデータを出力する。そして、論理演算部４では、マスタ通信部２の同期クロック信号に応じて、通信を行っているスレーブ通信部３のデータ出力信号ＳＤＯのみをマスタ通信部２のデータ入力信号ＭＩＳＯへ出力するので、各スレーブ通信部３のデータ出力信号ＳＤＯが干渉することなく、マスタ通信部２は、通信を行っているスレーブ通信部３１、３ｎへデータ書き込みと同時に、フェイルなどの状態を示すデータを読み出すこともできる。
　以上のように、この発明の実施の形態２による通信装置によれば、マスタ通信部２は、スレーブ選択信号ＣＳを有意に設定し、各同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎを同じ信号レベルで同時に出力すると共に、データ出力信号ＭＯＳＩを出力するので、全てのスレーブ通信部３１、３ｎに同時に書き込み指令及び書き込みデータ並びに読み込み指令を出力することができ、通信時間の短縮と、それによって処理能力の低い回路構成でも通信処理が可能となることでコストが低減できると共に、スレーブごとの通信後の動作タイミングのずれを低減することができる。
　又、マスタ通信部２は、全てのスレーブ通信部３１、３ｎに対して、同時に書き込み指令を出力した後、通信を行うスレーブ通信部のみに同期クロック信号を出力すると共に、データ出力信号ＭＯＳＩから書き込みデータを出力するので、全てのスレーブ通信部３１、３ｎに対して、１回のみの指令で済み、通信時間の短縮、即ち通信効率を向上させることができる。
　更に、論理演算部４は、マスタ通信部２が、全てのスレーブ通信部３１、３ｎに対して同時に書き込み指令、及び書き込みデータ、並びに読み込み指令を出力している期間中、各スレーブ通信部３１、３ｎから出力されるデータ出力信号ＳＤＯのうちの最も高い優先度のスレーブ通信部のみのデータ出力信号ＳＤＯをマスタ通信部２へ出力するので、データ出力信号ＳＤＯ同士の干渉を防止することができる。
　更に、論理演算部４は、マスタ通信部２がデータを読み込みたいスレーブ通信部のみに出力する同期クロック信号に基づいて、所定のデータビット長だけ、同期クロック信号が出力されているスレーブ通信部３から出力されるデータ出力信号ＳＤＯをマスタ通信部２のデータ入力信号ＭＩＳＯへ出力するように、論理演算処理をするので、スレーブ通信部３か１、３ｎから個別にデータを連続して読み込むことができる。
　尚、この発明の実施の形態２による通信装置では、スレーブ通信部が２つの場合について示したが、この発明はこれに限るものではなく、スレーブ通信部の数が３つ以上であってもよい。その場合は、スレーブ通信部の数に合わせて、マスタ通信部２の同期クロック信号の数、及び論理演算部４の回路構成を変形することで同様の動作、及び効果を得ることができる。
実施の形態３．
　次に、この発明の実施の形態３による通信装置について説明する。図７は、この発明の実施の形態３に係る通信装置の構成を示すブロック図である。図１に示した実施の形態１による通信装置と比較すると、図７に示すこの発明の実施の形態３による通信装置では、マスタ通信部２は、スレーブ選択信号ＣＳが１本のみとなり、このスレーブ選択信号ＣＳは分岐して、論理演算部４、及び各スレーブ通信部３１、３ｎのスレーブ選択信号ＣＳに直接接続されている。
　又、マスタ通信部２は、スレーブ通信部３１、３ｎと同じく２本のデータ出力信号線ＭＯＳＩ_１、ＭＯＳＩ_ｎを備え、各データ出力信号線は分岐して、論理演算部４、及び各スレーブ通信部３１、３ｎに接続されている。
　論理演算部４は、マスタ通信部２、及び各スレーブ通信部３１、３ｎが出力する全ての信号を入力として論理演算を実施し、各スレーブ通信部３１、３ｎの同期クロック信号、及びマスタ通信部２のデータ入力信号ＭＩＳＯを出力する。尚、論理演算部４の具体的な回路構成としては、例えば、図８に示すようなものが考えられる。
　即ち、図８は、この発明の実施の形態３に係る通信装置に於ける、論理演算部の一例を示す回路図である。図８に示すように、論理演算部４は、第１のカウンタ回路１２と、第２のカウンタ回路１３と、第３のカウンタ回路１４の、３つのカウンタ回路が設けられている。第１のカウンタ回路１２は、マスタ通信部２が出力する同期クロック信号ＭＣＬＫをカウントして、予め決められた所定のビット長の読み込み指令又は書き込み指令の、節目を計測する目的があり、読み込み指令信号又は書き込み指令信号の出力が終わるタイミングで、有意であるハイレベルにラッチされるラッチ信号ＳＦ、及びローレベルにラッチされるラッチ信号ＮＳＦを出力する。
　又、第１のカウンタ回路１２は、指令信号の所定位置のビットの信号レベルを抽出し、その抽出した指令信号が読み込み指令信号か書き込み指令信号かを判断する回路を有しており、図８の例では、各指令信号の所定位置のビット（７ビット目）がハイレベルであれば書き込み指令であると判断して、更にハイレベルの信号をラッチし、指令検知出力ＣＭＯＳＩ_１、ＣＭＯＳＩ_ｎを論理演算部４内の他の回路するに出力する。尚、第１のカウンタ回路１２は、スレーブ選択信号ＣＳが無意のとき同期クロック信号ＭＣＬＫのカウントをリセットすると共に、ラッチ信号ＳＦ、及び指令検知信号ＣＭＯＳＩ_１、ＣＭＯＳＩ_ｎのハイレベルへのラッチを解除する構成になっている。
　第２のカウンタ回路１３は、マスタ通信部２が出力する同期クロック信号ＭＣＬＫをカウントして、予め決められた所定のビット長のデータ出力信号の節目を計る目的があり、第１のカウンタ回路１２が、指令信号の出力が終わるタイミングで出力するラッチ信号ＳＦを受けて、リセットが解除されカウント動作を開始する。
　第３のカウンタ回路１４は、第２のカウンタ回路１３がデータ出力信号の節目に出力するパルス信号をカウントして、マスタ通信部２が出力したデータ出力信号数を計る目的があり、スレーブ通信部３１、３ｎの数だけカウントができる構成となっており、カウントした数をデータ数カウント信号ＤＣｎｔとして、論理演算部４内の他の回路に出力する。又、スレーブ選択信号ＣＳが無意のとき、前述のパルス信号のカウントをリセットする。
　一方、論理演算部４は、各スレーブ通信部３が出力するデータ出力信号ＳＤＯ_１、ＳＤＯ_ｎを、各々のスリーステートバッファ７１、７ｎへ入力し、各スリーステートバッファ７１、７ｎの出力同士を接続した後、マスタ通信部２のデータ出力信号ＭＩＳＯへ接続される。
　ここで、制御信号Ｃ１、Ｃｎは、予め決められたスレーブ通信部３１、３ｎの通信優先度、及び書き込み指令を出力しているスレーブ通信部を優先するように、各スリーステートバッファ７１、７ｎの出力をハイインピーダンスに切り替え、論理演算部４は、第１のカウンタ回路１２が出力する指令検知信号ＣＭＯＳＩ_１、ＣＭＯＳＩ_ｎ、及び第３のカウンタ回路１４が出力するデータ数カウント信号ＤＣｎｔを用いて論理演算を行なうように構成されている。例えば、図８では、スレーブ通信部３１のデータ出力信号ＳＤＯ_１を優先する構成になっている。
　更に、論理演算部４は、各スレーブ通信部３１、３ｎが出力するデータ出力信号ＳＤＯ_１、ＳＤＯ_ｎを個別に、連続してマスタ通信部２へ出力する目的で、第１のカウンタ回路１２が出力する指令検知信号ＣＭＯＳＩ_１、ＣＭＯＳＩ_ｎ、及びラッチ信号ＮＳＦ、並びにスリーステートバッファ７１、７ｎの制御信号Ｃ１、Ｃｎ、マスタ通信部２の同期クロック信号ＭＣＬＫを用いて、論理演算を行なう論理演算回路を構成し、各スレーブ通信部３１、３ｎの同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎを生成する。
　例えば、図８では、マスタ通信部２が、読み込み指令信号、又は書き込み指令信号を出力している期間は、全てのスレーブ通信部３１、３ｎに対して、同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎを出力する。そして書き込み指令の場合は、書き込み指令信号に続いて、マスタ通信部２がデータを出力している期間は、対応するスレーブ通信部３１、３ｎに対して同期クロック信号を出力する。一方、読み込み指令の場合は、予め決められた通信優先度の高い順に同期クロック信号を出力し、各スレーブ通信部３１、３ｎが出力するデータ出力信号を個別に、連続してマスタ通信部２で読めるようにする。
　次に、この発明の実施の形態３による通信装置１の動作についてタイミングチャートを用いて説明する。図９Ａはこの発明の実施の形態３に係る通信装置の動作を説明するタイミングチャート、図９Ｂはこの発明の実施の形態３に係る通信装置の動作を説明する別のタイミングチャート、図９Ｃはこの発明の実施の形態３に係る通信装置の動作を説明する更に別のタイミングチャート、図９Ｄはこの発明の実施の形態３に係る通信装置の動作を説明する更に又別のタイミングチャートである。これ等の各図に於いて、横軸は時刻、縦軸は、マスタ通信部２からのスレーブ選択信号ＣＳ、マスタ通信部２からの同期クロック信号ＭＣＬＫ、論理演算部からの同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎ、マスタ通信部２からのデータ出力信号ＭＯＳＩ_１、ＭＯＳＩ_ｎ、第１のカウンタ回路１２からの指令検知信号ＣＭＯＳＩ_１、ＣＭＯＳＩ_ｎ、第１のカウンタ回路１２からのラッチ信号ＳＦ、第３のカウンタ回路１４からのデータ数カウント信号ＤＣｎｔ、ＯＲ回路６からの制御信号Ｃ１、ＡＮＤ回路５からの制御信号Ｃｎ、論理演算部４からのデータ入力信号ＭＩＳＯを夫々示している。
　図９Ａの時刻Ｔ１に於いて、先ず、マスタ通信部２は、スレーブ選択信号ＣＳを有意であるハイレベルに設定すると共に、同期クロック信号ＭＣＬＫ、及び、読み込み指令信号又は書き込み指令信号を各データ出力信号ＭＯＳＩ_１、ＭＯＳＩ_ｎに出力する。
　そして、図９Ａの時刻Ｔ１から時刻Ｔ２の期間では、各データ出力信号ＭＯＳＩ_１、ＭＯＳＩ_ｎが書き込み指令であるため、論理演算部４は、第１のカウンタ回路１２が、各指令検知出力ＣＭＯＳＩ_１、ＣＭＯＳＩ_ｎとしてハイレベルの信号を出力し、マスタ通信部２が出力する同期信号クロックを、そのまま各スレーブ通信部３１、３ｎの同期クロック信号ＣＬＫ_１、ＣＬＫ_ｎを出力する。マスタ通信部２は、書き込み指令に続いて、書き込みデータを各データ出力信号ＭＯＳＩ_１、ＭＯＳＩ_ｎに出力する。時刻Ｔ１から時刻Ｔ２の期間の最後である時刻Ｔ２に於いて、マスタ通信部２は、スレーブ選択信号ＣＳを無意であるローレベルに設定し、通信を終了する。以上の動作により、前述の実施の形態１と同様に、全てのスレーブ通信部３１、３ｎに対して、同時に書き込み指令及び書き込みデータを出力することができる。
　又、図９Ａの時刻Ｔ１から時刻Ｔ２の期間中、論理演算部４では、各データ出力信号ＭＯＳＩ_１、ＭＯＳＩ_ｎが書き込み指令であるため、各スレーブ通信部３１、３ｎが出力するデータ出力信号のうち、予め決められた通信優先度の高いデータ出力信号ＳＤＯ_１を選択するように各スリーステートバッファ７１、７ｎが制御信号Ｃ１、Ｃｎにより制御され、マスタ通信部２のデータ入力信号ＭＩＳＯへ出力される。
　次に、図９Ｂに示す時刻Ｔ３から時刻Ｔ４の期間では、マスタ通信部２が出力する各データ出力信号ＭＯＳＩ_１、ＭＯＳＩ_ｎは、読み込み指令となっている。従って、先ず、マスタ通信部２はスレーブ選択信号ＣＳを有意であるハイレベルに設定すると共に、同期クロック信号ＭＣＬＫ、及び読み込み指令を各データ出力信号ＭＯＳＩ_１、ＭＯＳＩ_ｎに出力する。
　続いて、論理演算部４は、第１のカウンタ回路１２に於いて、読み込み指令を検知して、各指令検知出力ＣＭＯＳＩ_１、ＣＭＯＳＩ_ｎをローレベルの信号を出力し、予め決められた通信優先度の高いスレーブ通信部３１から先に、マスタ通信部２が出力する同期信号クロックをスレーブ通信部３１の同期クロック信号ＣＬＫへ出力し、次にスレーブ通信部３ｎに、マスタ通信部２が出力する同期信号クロックをスレーブ通信部３ｎの同期クロック信号ＣＬＫへ出力する。図９Ｂの例では、論理演算部４の出力する同期クロック信号ＣＬＫ_１の優先度が高く設定されているため、先ず、スレーブ通信部３１に同期クロック信号ＣＬＫ_１が出力される。このとき、各スリーステートバッファ７１、７ｎの制御信号Ｃ１、Ｃｎは、優先度の高いスレーブ通信部３１のデータ出力信号ＳＤＯ_１が選択されるように制御され、マスタ通信部２のデータ入力信号ＭＩＳＯへ出力される。
　そして、第２のカウンタ回路１３では、マスタ通信部２からの同期クロック信号ＭＣＬＫをカウントして、所定のデータビット長が出力された時刻、若しくはその後の同期クロック信号ＭＣＬＫの立ち下りに同期してパルス信号を第３のカウンタ回路１４へ出力する。これにより、第３のカウンタ回路１４では、データ数カウント信号ＤＣｎｔを１つ繰り上げ、それに応じて、各スリーステートバッファ７１、７ｎの制御、及び各同期クロック信号が切り替えられ、今度は、優先度の低い同期クロック信号ＣＬＫ_ｎがスレーブ通信部７ｎに出力されると共に、優先度の低いスレーブ通信部３ｎのデータ出力信号ＳＤＯ_ｎが選択されるように制御され、マスタ通信部２のデータ入力信号ＭＩＳＯへ出力される。時刻Ｔ３から時刻Ｔ４の期間の最後である時刻Ｔ４に於いて、マスタ通信部２は、スレーブ選択信号ＣＳを無意であるローレベルに設定し、通信を終了する。以上の動作により、前述の実施の形態１と同様に、全てのスレーブ通信部３１、３ｎに対して、同時に書き込み指令及び書き込みデータを出力することができる。
　図９Ｃの時刻Ｔ５から時刻Ｔ６の期間、及び、図９Ｄの時刻Ｔ７から時刻Ｔ８の期間では、マスタ通信部２が出力する各データ出力信号ＭＯＳＩ_１、ＭＯＳＩ_ｎのどちらか一方が書き込み指令の場合を示している。即ち、先ず、図９Ｃの時刻Ｔ５から時刻Ｔ６の期間、及び、図９Ｄの時刻Ｔ７から時刻Ｔ８の期間の夫々の期間に於いて、マスタ通信部２はスレーブ選択信号ＣＳを有意であるハイレベルに設定すると共に、同期クロック信号ＭＣＬＫ、及び読み込み指令、又は書き込み指令信号を各データ出力信号ＭＯＳＩ_１、ＭＯＳＩ_ｎに出力する。
　続いて、論理演算部４は、第１のカウンタ回路１２に於いて、読み込み指令、又は書き込み指令を検知して、各指令検知出力ＣＭＯＳＩ_１，ＣＭＯＳＩ_ｎとして、ハイレベル又はローレベルの信号を出力し、書き込み指令を通信優先度の高いスレーブ通信部として、マスタ通信部２が出力する同期信号クロックを、順番に各スレーブ通信部３１、３ｎの同期クロック信号へ出力する。
　図９Ｃの時刻Ｔ５から時刻Ｔ６の期間では、指令検知出力ＣＭＯＳＩ_１が書き込み指令の場合を示しており、論理演算部４は、先ず対応する同期クロック信号ＣＬＫ_１を出力する。このとき、各スリーステートバッファ７１、７ｎの制御信号Ｃ１、Ｃｎも、書き込み指令を出されているスレーブ通信部３１のデータ出力信号ＳＤＯ_１が選択されるように制御され、スレーブ通信部３１のデータ出力信号ＳＤＯ_１はマスタ通信部２のデータ入力信号ＭＩＳＯへ出力される。
　そして、第２のカウンタ回路１３では、マスタ通信部２からの同期クロック信号ＭＣＬＫをカウントして、所定のデータビット長が出力された時刻、若しくは、その後の同期クロック信号の立ち下りに同期してパルス信号を第３のカウンタ回路１４へ出力する。これにより、第３のカウンタ回路１４では、データ数カウント信号ＤＣｎｔを１つ繰り上げ、それに応じして、各スリーステートバッファ７１、７ｎの制御、及び各同期クロック信号が切り替えられ、今度は、読み込み指令が出されているほうの同期クロック信号ＣＬＫ_ｎが出力されると共に、それに対応するスレーブ通信部３ｎのデータ出力信号ＳＤＯ_ｎが選択されるように制御され、マスタ通信部２のデータ入力信号ＭＩＳＯへ出力される。時刻Ｔ５から時刻Ｔ６の期間の最後である時刻Ｔ６に於いて、マスタ通信部２はスレーブ選択信号ＣＳを無意であるローレベルに設定し、通信を終了する。
　尚、図９Ｄの時刻Ｔ７から時刻Ｔ８の期間では、指令検知出力ＣＭＯＳＩ_ｎが書き込み指令の場合を示しており、論理演算部４は、先ず対応する同期クロック信号ＣＬＫ_ｎを出力する。このとき、各スリーステートバッファ７１、７ｎの制御信号Ｃ１、Ｃｎも、書き込み指令を出されているスレーブ通信部３ｎのデータ出力信号ＳＤＯ_ｎが選択されるように制御され、スレーブ通信部３ｎのデータ出力信号ＳＤＯ_ｎはマスタ通信部２のデータ入力信号ＭＩＳＯへ出力される。
　そして、第２のカウンタ回路１３では、マスタ通信部２からの同期クロック信号ＭＣＬＫをカウントして、所定のデータビット長が出力された時刻、若しくは、その後の同期クロック信号の立ち下りに同期してパルス信号を第３のカウンタ回路１４へ出力する。これにより、第３のカウンタ回路１４では、データ数カウント信号ＤＣｎｔを１つ繰り上げ、それに応じして、各スリーステートバッファ７１、７ｎの制御、及び各同期クロック信号が切り替えられ、今度は、読み込み指令が出されているほうの同期クロック信号ＣＬＫ_１が出力されると共に、それに対応するスレーブ通信部３１のデータ出力信号ＳＤＯ_１が選択されるように制御され、マスタ通信部２のデータ入力信号ＭＩＳＯへ出力される。時刻Ｔ７から時刻Ｔ８の期間の最後である時刻Ｔ８に於いて、マスタ通信部２はスレーブ選択信号ＣＳを無意であるローレベルに設定し、通信を終了する。
　以上述べたように、この発明の実施の形態３による通信装置によれば、マスタ通信部２は、スレーブ選択信号ＣＳを有意に設定すると共に、同期クロック信号ＭＣＬＫ、及び各データ出力信号ＭＯＳＩ_１、ＭＯＳＩ_ｎを出力するので、全てのスレーブ通信部３１、３ｎに同時に書き込み指令及び書き込みデータ並びに読み込み指令を出力することができ、通信時間の短縮と、それによって処理能力の低い回路構成でも通信処理が可能となることでコストが低減できると共に、スレーブごとの通信後の動作タイミングのずれを低減することができる。
　又、マスタ通信部２は、スレーブ通信部３１、３ｎと同じ数のデータ出力信号ＭＯＳＩ_１、ＭＯＳＩ_ｎを有するので、各スレーブ通信部３１、３ｎに対し、異なる指令、及び異なるデータを同時に書き込むことができ、通信時間の短縮すなわち、通信効率を向上させることができる。
　更に、論理演算部４は、マスタ通信部２が、全てのスレーブ通信部３１、３ｎに対して同時に書き込み指令及び書き込みデータ並びに読み込み指令を出力している期間中、各スレーブ通信部３１、３ｎから出力されるデータ出力信号ＳＤＯに対して、最も高い優先度のスレーブ通信部のみを、データ出力信号ＳＤＯをマスタ通信部２へ出力するので、データ出力信号同士の干渉を防止することができる。
　加えて、論理演算部４は、マスタ通信部２が各スレーブ通信部３１、３ｎに対して同時に読み込み指令を出力した場合、通信優先度の高い順番に、同期クロック信号をスレーブ通信部３１、３ｎに出力すると共に、スレーブ通信部３１、３ｎから出力されるデータ出力信号ＳＤＯをマスタ通信部２のデータ入力信号ＭＩＳＯへ出力するように論理演算処理をするので、スレーブ通信部３１、３ｎから個別にデータを連続して読み込むことができる。
　又、論理演算部４は、マスタ通信部２が各スレーブ通信部３１、３ｎに対して書き込み指令と読み込み指令とを同時に出力した場合、書き込み指令を出力したスレーブ通信部を優先して個別に同期クロック信号を出力して通信を行うので、データ書き込み中のスレーブ通信部から出力されるフェイルなどの状態を示すデータと、読み込み指令を受けたスレーブ通信部から出力されるデータ出力信号ＳＤＯが干渉することなく、マスタ通信部２は、それぞれ個別に連続して、各スレーブ通信部３１、３ｎからのデータを読み込むことができる。
　尚、この発明の実施の形態３による通信装置では、スレーブ通信部が２つの場合について示したが、この発明はこれに限るものではなく、スレーブ通信部の数が３つ以上であってもよい。その場合は、スレーブ通信部の数に合わせて、マスタ通信部２のデータ出力信号の数および、論理演算部４の回路構成を変形することで、同様の動作および、効果を得ることができる。
実施の形態４．
　次に、この発明の実施の形態４による通信装置について説明する。図１０は、この発明の実施の形態４に係る通信装置の構成を示すブロック図である。図１に示した実施の形態１による通信装置と比較すると、図１０では、論理演算部４がなく、マスタ通信部２は、スレーブ選択信号ＣＳが１本のみとなり、スレーブ通信部３１、３ｎの数と同じく２本のデータ入力信号線ＭＩＳＯ_１、ＭＩＳＯ_ｎを備え、各データ入力信号線は、夫々スレーブ通信部３１、３ｎのデータ出力信号ＳＤＯに接続されている。
　　次に、この発明の実施の形態４による通信装置１の動作についてタイミングチャートを用いて説明する。図１１は、この発明の実施の形態４に係る通信装置の動作を説明するタイミングチャートである。図１１に於いて、横軸は時刻、縦軸は、マスタ通信部２からのスレーブ選択信号ＣＳ、マスタ通信部２からの同期クロック信号ＣＬＫ、マスタ通信部２からのデータ出力信号ＭＯＳＩ、スレーブ通信部３１、３ｎからのデータ出力信号ＭＩＳＯ_１、ＭＩＳＯ_ｎを夫々示している。
　図１１に示す時刻Ｔ１では、先ず、マスタ通信部２はスレーブ選択信号ＣＳを有意であるハイレベルに設定すると共に、同期クロック信号ＣＬＫを出力すると共に、データ出力信号ＭＯＳＩを出力する。以上の動作により、前述の実施の形態１と同様に、全てのスレーブ通信部３１、３ｎに対して、同時に書き込み指令及び書き込みデータ並びに読み込み指令を出力することができる。
　又、図１１の時刻Ｔ１から時刻Ｔ２の期間中、各スレーブ通信部３１、３ｎでは、データ出力信号ＳＤＯに、スレーブ通信部３１、３ｎのフェイル等の状態を示すデータをマスタ通信部２へ出力するので、マスタ通信部２では、そのデータ出力信号を夫々、データ入力信号ＭＩＳＯ_１、ＭＩＳＯ_ｎへ同期クロック信号に同期して入力し、マスタ通信部２内に用意された、所定のデータビット長分の数を有すると共に、スレーブ通信部の数と同じビットデータ長のレジスタに蓄える。そして、図１１の時刻Ｔ２に於いて、蓄えたレジスタからデータを復元することで、各スレーブ通信部３１、３ｎの状態を読み出すことができる。
　以上のように、この発明の実施の形態４による通信装置によれば、　マスタ通信部２は、スレーブ選択信号ＣＳを有意に設定すると共に、同期クロック信号ＣＬＫ、及びデータ出力信号ＭＯＳＩを出力するので、全てのスレーブ通信部３１、３ｎに同時に書き込み指令及び書き込みデータ並びに読み込み指令を出力することができ、通信時間の短縮と、それによって処理能力の低い回路構成でも通信処理が可能となることでコストが低減できると共に、スレーブごとの通信後の動作タイミングのずれを低減することができる。
　又、マスタ通信部２は、スレーブ通信部３１、３ｎの数同じ数のデータ入力信号ＭＩＳＯ_１、ＭＩＳＯ_ｎを有するので、各スレーブ通信部３１、３ｎから同時にデータを読み込むことができ、通信時間の短縮すなわち、通信効率を向上させることができる。
　更に、マスタ通信部２は、スレーブ通信部と同じ数のデータ入力信号（ＭＩＳＯ_１、ＭＩＳＯ_ｎを有するので、論理演算部４を不要にすることができ、回路規模の削減および、コストを低減させることができる。
実施の形態５．
　次に、この発明の実施の形態５による電力変換装置について説明する。図１２は、この発明の実施の形態５に係る電力変換装置の構成を示すブロック図である。図１２に示すように、電力変換装置１５は、パワー半導体スイッチング素子１６１からなるＵ相上アームとパワー半導体スイッチング素子１６２からなるＵ相下アームとを直列接続したＵ相アームとしてのＵ相ブリッジ回路１９１を備えている。同様に、パワー半導体スイッチング素子(図示せず)からなるＶ相上アームとパワー半導体スイッチング素子（図示せず）からなるＶ相下アームとを直列接続したＶ相アームとしてのＶ相ブリッジ回路１９２と、パワー半導体スイッチング素子(図示せず)からなるＷ相上アームとパワー半導体スイッチング素子(図示せず)からなるＷ相下アームとを直列接続したＷ相アームとしてのＷ相ブリッジ回路１９３を備えている。
　上記のように構成した各相のブリッジ回路からなる三相ブリッジ回路の一対の直流端子は、充放電可能な直流電源１７に接続され、各相のブリッジ回路の上アームのパワー半導体スイッチング素子１６１と下アームのパワー半導体スイッチング素子１６２の接続点は、多相回転電機１８の電機子巻線の交流端子に個別に接続されている。このように構成された電力変換装置１５は、直流電源１７と多相回転電機１８との間で、交流―直流の電力変換、或いは直流―交流電力変換を行う。図１２では、多相回転電機１８の相数が三相であるため、電力変換装置１５は、Ｕ相ブリッジ回路としての相ブリッジ回路１９１、Ｖ相ブリッジ回路としての相ブリッジ回路１９２、及びＷ相ブリッジ回路としての相ブリッジ回路１９３を備える。
　そして、各相ブリッジ回路１９１、１９２、１９３は、パワー半導体スイッチング素子１６１、１６２をオン又はオフするゲート駆動部２０を有し、更にゲート駆動部２０内にＳＰＩ通信のスレーブとなるスレーブ通信部３を備えている。
　又、電力変換装置１５は、多相回転電機１８の運転状態や、電力変換装置１５内のフェイル情報を含む各種情報をもとに、各相ブリッジ回路１９１、１９２、１９３を制御する制御部２１を有しており、制御部２１内には、各相ブリッジ回路１９１、１９２、１９３に指令を送る、或いは各相ブリッジ回路１９１、１９２、１９３からデータを読み込むために、ＳＰＩ通信のマスタとなるマスタ通信部２を備えている。尚、マスタ通信部２の構成に従って、前述の実施の形態１から実施の形態３で説明したように、必要に応じて論理演算部４を制御部２１内に備える。
　多相回転電機１８の運転方法や、電力変換装置１５の具体的な交流―直流電力変換、或いは直流―交流電力変換を行う方法については、従来から種々の方法が提案、及び実現されており、それらの技術を適用できるため、ここでは説明を省略する。又、マスタ通信部２及びスレーブ通信部３並びに論理演算部４の通信方法についても、前述の実施の形態１から３で説明してきた内容が適用できるため、説明を省略する。
　以上のように、この発明の実施の形態５による電力変換装置によれば、制御部２１内のマスタ通信部２、及び各相ブリッジ回路１９１、１９２、１９３内のスレーブ通信部３を介して、制御部２１と各相ブリッジ回路１９１、１９２、１９３とのＳＰＩ通信を行うものであり、その構成に於いて、マスタ通信部２は、全ての各相のブリッジ回路１９１、１９２、１９３内のスレーブ通信部３に同時に書き込み指令及び書き込みデータ並びに読み込み指令を出力するので、通信時間の短縮と、それによって処理能力の低い回路構成でも通信処理が可能となることでコストが低減できると共に、スレーブごとの通信後の動作タイミングのずれを低減することができる。
　又、マスタ通信部２は、全てのスレーブ通信部３に同時に、書き込み指令及び書き込みデータを出力するので、電力変換装置１５に於いて、各相ブリッジ回路間で時間のばらつきなく、同時に停止させることができる。加えて、停止にかかる時間のばらつきによって生じる各相ブリッジ回路１９１、１９２、１９３の電力集中によるパワー半導体スイッチング素子１６１、１６２の２次故障を防止することができる。
　更に、マスタ通信部２は、各スレーブ通信部３から同時に読み込み指令を出したのち、各スレーブ通信部３からデータを連続して個別に読み込むので、通信時間の短縮すなわち、通信効率を向上させることができる。
　尚、この発明は、その発明の範囲内に於いて、実施の形態を適宜、変形、省略することが可能である。
　この発明は、全二重通信方式のＳＰＩ通信を行う通信装置、特に、１つのマスタに対して、少なくとも２つ以上のスレーブを有する通信装置の分野、及び、これを使用した電力変換装置の分野に利用することが出来るに関するものである。
１　通信装置、２　マスタ通信部、３、３１、３ｎ　スレーブ通信部、４　論理演算部、５、５１、５ｎ、５０　ＡＮＤ回路、６、６１、６ｎ　ＯＲ回路、７１、７ｎ　スリーステートバッファ、８　ＸＯＲ回路、９１、９ｎ　ＲＳラッチ回路、１０　ＮＯＲ回路、１１１、１１ｎ　カウンタ回路、１２　第１のカウンタ回路、１３　第２のカウンタ回路、１４　第３のカウンタ回路、１５　電力変換装置、１６１、１６２　パワー半導体スイッチング素子、１７　直流電源、１８　多相回転電機、１９１、１９２、１９３　相ブリッジ回路、２０　ゲート駆動部、２１　制御部。

Claims (10)

  1. 　マスタとなるマスタ通信部と、前記マスタ通信部に対してスレーブとなるスレーブ通信部とを備え、ＳＰＩを用いてシリアル通信を行なう通信装置であって、
    　前記スレーブ通信部は、前記マスタ通信部に対して複数設けられており、
    　前記マスタ通信部は、前記複数のスレーブ通信部に対して同時に通信信号を出力する、
    ことを特徴とする通信装置。
  2. 　前記マスタ通信部は、前記複数のスレーブ通信部に対して同時に読み込み指令信号を出力し、前記複数のスレーブ通信部が出力するデータ信号を、前記スレーブ通信部毎に順次連続して読み込む、
    ことを特徴とする請求項１に記載の通信装置。
  3. 　前記マスタ通信部は、前記複数のスレーブ通信部に対して同時に書き込み指令信号を出力し、前記スレーブ通信部毎に順次連続してデータ信号を書き込む、
    ことを特徴とする請求項１に記載の通信装置。
  4. 　前記マスタ通信部と前記スレーブ通信部との通信経路に設置され、入力信号に対して予め定められた論理演算を実施して出力信号を発生する論理演算部を備え、
    　前記論理演算部は、前記マスタ通信部が通信信号を出力する間、前記論理演算により、予め定められた優先順位に基づいて前記複数のスレーブ通信部のうちの最も優先順位の高いスレーブ通信部の通信信号のみを前記マスタ通信部へ出力する、
    ことを特徴とする請求項１から３のうちの何れか一項に記載の通信装置。
  5. 　前記マスタ通信部と前記スレーブ通信部との通信経路に設置され、入力信号に対して予め定められた論理演算を実施して出力信号を発生する論理演算部を備え、
    　前記マスタ通信部は、前記複数のスレーブ通信部の数と同一の数のスレーブ選択信号線を有し、
    　前記論理演算部に入力される前記入力信号は、前記マスタ通信部が前記スレーブ選択信号線を介して出力するスレーブ選択信号と、前記マスタ通信部が出力する同期クロック信号とを含み、
    　前記論理演算部は、前記スレーブ選択信号と前記同期クロック信号に対して前記論理演算を実施し、前記論理演算に基づく同期クロック信号を前記スレーブ通信部へ出力する、
    ことを特徴とする請求項１から４のうちの何れかに一項に記載の通信装置。
  6. 　前記マスタ通信部は、前記複数のスレーブ通信部の全てに接続される１本のスレーブ選択信号線と、前記複数のスレーブ通信部の数と同一の数の同期クロック信号線とを有し、前記スレーブ選択信号線により送信するスレーブ選択信号を有意にした状態で、前記複数のスレーブ通信部に個別に前記同期クロック信号線を介して同期クロックを出力する、
    ことを特徴とする請求項１から４のうちの何れかに一項に記載の通信装置。
  7. 　前記マスタ通信部と前記スレーブ通信部との通信経路に設置され、入力信号に対して予め定められた論理演算を実施して出力信号を発生する論理演算部を備え、
    　前記論理演算部は、前記マスタ通信部が出力する前記同期クロック信号と、前記スレーブ通信部が出力するデータ信号とを入力とし、前記複数のスレーブ通信部毎に個別に前記同期クロック信号が出力されている間、前記複数のスレーブ通信部のうち通信対象のスレーブ通信部のデータ信号のみを前記マスタ通信部へ出力するように前記論理演算を実施する、
    ことを特徴とする請求項６に記載の通信装置。
  8. 　前記マスタ通信部は、前記複数のスレーブ通信部の数と同一の数のデータ信号線を有し、
    　前記論理演算部は、前記マスタ通信部と前記スレーブ通信部が出力する全ての信号を入力とし、前記マスタ通信部が出力する指令が書き込み指令であると判断したときは、前記マスタ通信部が出力する同期クロック信号をそのまま前記複数のスレーブ通信部へ出力し、前記マスタ通信部が出力する指令が読み込み指令であると判断したときは、予め決められた優先順位に基づいて通信対象となる前記スレーブ通信部毎に前記マスタ通信部が出力する前記同期クロック信号を出力すると共に、前記スレーブ通信部が出力するデータ信号を前記マスタ通信部へ出力する、
    ことを特徴とする請求項４に記載の通信装置。
  9. 　前記マスタ通信部は、前記複数のスレーブ通信部の全てに接続される１本の出力信号線と、前記複数のスレーブ通信部の数と同一の数の入力信号線を備える、
    ことを特徴とする請求項１又は２に記載の通信装置。
  10. 　夫々パワー半導体スイッチング素子を備えた上アームと下アームを直列接続して構成された複数個の相ブリッジ回路を並列接続すると共に、前記各相ブリッジ回路の両端が充放電可能な直流電源に接続され、前記各相ブリッジ回路に於ける前記直列接続された接続点が多相回転電機の電機子巻線の交流端子に夫々接続され、前記直流電源と前記多相交流回転電機との間で電力変換を行う電力変換装置であって、
    　マスタ通信部を備えた制御部と、
    　前記複数個の相ブリッジ回路に設けられ、夫々スレーブ通信部を備えたゲート駆動部と、
    を備え、
    　前記マスタ通信部と前記スレーブ通信部は、請求項１から１０のうちの何れか一項に記載の通信装置を用いて通信を行い、
    　前記通信装置による前記通信に基づいて前記各相ブリッジ回路の駆動を制御する、
    ことを特徴とする電力変換装置。
    　
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