JP2010088188A - モータ制御回路 - Google Patents
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Abstract
【解決手段】本発明は、複数のモータドライバを内蔵しても、1つシリアルポートを共有して使用することで、外部端子数を削減すると共に、1つの固有のアドレスを用いて、複数個のモータを制御することが出来るモータ制御回路に関する。
【選択図】 図8
Description
相励磁信号生成回路75では、進相カウンタ74からカウント値を用いて、その励磁モードに必要な信号を作成する。これら一連の設定により、モータ制御回路1は、第1モータ3に対し、2相の駆動端子φ1(A)、φ2(AB)、φ3(B)、φ4(BB)を出力する。
<<詳細の説明>>
I2Cバスの通信フォーマットは8ビット単位でデータ通信しているので、I2Cバスコントローラ回路12からの出力データは、8ビット単位が一般的である。受信データバッファ回路13は、I2Cバスコントローラ回路12からの出力を受けるのに、8ビットのバッファメモリがあると都合が良いので、8ビットのレジスタとする。その受信データバッファ回路13からの出力は、受信データ格納レジスタ回路15に転送される。
図8に、受信データ格納レジスタ回路15の構成を示す。内部には、8ビットのレジスタ群150〜155の6個を備えている。また、8ビットのレジスタ群150〜155に印加されるクロックは、CL1〜CL6と変えている。クロックを変えることで、取り込むレジスタ群を制御している。図9に示す様に、CL1〜CL6は、順番に立ち上がると、上位ビットから順番に、データを記憶する。
以上の様に、モータドライバ回路が増えてもレジスタの容量を増やせばよく、新たに外部端子を設ける必要がなく、効率的にモータの制御を実現できる。
2 マイコン
3 第1モータ
4 第2モータ
5 第3モータ
6 第4モータ
7 第1ドライバ回路
8 第2ドライバ回路
11 インターフェイス回路
12 I2Cバスコントローラ回路
13 受信バッファ回路
14 アドレス一致検出回路
15 受信データ格納レジスタ回路
16 第1モータモード設定保持回路
17 第2モータモード設定保持回路
20 第1整形ノイズ除去回路
21 第2整形ノイズ除去回路
24 第1立上り検出回路
25 第2立上り検出回路
28 第1遅延回路
29 第2遅延回路
Claims (5)
- 複数のモータの駆動を制御するモータ制御回路において、
外部とシリアル通信を行うシリアル通信回路と、
前記複数のモータを示す共通のアドレスを予め設定しておき、外部からの設定されたアドレスが前記共通のアドレスと一致しているか否かを検出するアドレス一致検出回路と、
前記複数のモータを制御する複数のドライバ回路と、
前記複数のドライバ回路を制御するのに必要な容量を有する記憶装置と、を備え、
前記シリアル通信回路は、前記アドレス一致検出回路からの一致を受け、前記シリアル通信を通じて、前記記憶装置に前記複数のドライバ回路のデータを記憶させることを特徴とするモータ制御回路。 - バッファ回路と、を備え、
前記バッファ回路は、前記シリアル通信回路と前記記憶装置の間に配置され、前記シリアル通信からデータを、一端、保持し、保持されたデータを前記記憶装置に対し、前記バッファ回路のデータサイズで出力して行くことを特徴とする請求項1記載のモータ制御回路。 - 前記バッファ回路は8ビットのレジスタとし、前記記憶装置は前記バッファ回路の整数倍の容量を持つレジスタとすることを特徴とする請求項2記載のモータ制御回路。
- 前記記憶装置のレジスタは、フリップフロップで構成され、前記フリップフロップのクロック端子には、8ビット毎に異なるタイミングで立ち上がるクロックを印加することを特徴とする請求項3記載のモータ制御回路。
- 請求項4記載のモータ制御回路において、
複数のドライバ回路のうち、1つでも変更がある場合には、前記記憶装置に記憶されたデータをすべて更新することを特徴とするモータ制御回路。
Priority Applications (1)
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JP2008253405A JP2010088188A (ja) | 2008-09-30 | 2008-09-30 | モータ制御回路 |
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- 2008-09-30 JP JP2008253405A patent/JP2010088188A/ja not_active Ceased
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