CN110767254A - 读取延迟控制电路及方法 - Google Patents

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Abstract

本发明公开了一种存储器装置包含一存储单元阵列，及耦接至该存储单元阵列的多个存储单元的多个感测放大器。一控制器系响应于一命令及一地址来执行包含一读取周期的一读取操作，其中，在该读取周期内，位于此地址的这些存储单元被电性耦接至这些感测放大器，且在该读取周期内，位于此地址的存储单元系响应于一时序信号而与这些感测放大器电性断开。

Description

读取延迟控制电路及方法
技术领域
本发明是有关于集成电路存储器装置，且特别是有关于用于由这种存储器装置读取数据的电路及方法。
背景技术
主控制器通过使用诸如序列周边接口总线(Serial Peripheral Interfacebus，SPI)的通讯接口而与存储器装置相通。主控制器产生读取频率信号并经由芯片选择信号线而选择存储器装置。读取频率信号可具有存储器装置所支持的频率范围。
典型的读取指令序列包含读取命令及起始地址。在发布读取指令序列之后，主控制器必须等待延迟时间以供数据从存储器装置输出。在延迟时间期间，存储器装置感测储存于存储器装置中的数据。
在一先前技术中，延迟时间是由读取频率信号所控制且取决于此读取频率信号的频率。利用此种方法，延迟时间可能长于感测存储器装置中的数据所需的感测时间，且导致比所需更多的功率消耗。
因此亟需提供在存储器读取操作期间内降低功率消耗的电路及方法。
发明内容
有鉴于此，本发明提供一装置及一方法，用于减少一存储器装置在一读取操作期间的功率消耗。
根据本发明的一个实施例，提供一种存储器装置，包含：一存储单元阵列；多个感测放大器，与这些存储单元耦接；一控制器，响应于一命令及一地址来执行一读取操作，其中，该读取操作包括：在一读取周期内，位于该地址的这些存储单元被电性耦接至这些感测放大器，以及，在该读取周期内，位于该地址的这些存储单元系响应于一时序信号而与这些感测放大器电性断开。
例如，在NAND快闪架构中，存储单元阵列可包含一存储单元区块，配置成多个存储单元串。这些存储单元串具有与各自位信号线耦接的各自选择开关串。在此状况下，将这些存储单元电性耦接至这些感测放大器包含：施加偏压至所寻址的多个存储单元，施加偏压至多个选择开关串(这些选择开关串耦合至包含这些被寻址存储单元的这些存储单元串)，及施加偏压至耦合于这些被寻址存储单元的多个感测放大器，以允许电流从这些被寻址存储单元流至各自感测放大器。在NAND快闪架构中，响应于该时序信号使这些存储单元与这些感测放大器电性断开包含：停止施加偏压到这些被寻址存储单元，这些选择开关串与这些感测放大器，以阻止电流从这些被寻址存储单元流至这些感测放大器，并使这些感测放大器放电。
停止施加该偏压系响应于一时序信号。换言之，停止施加该偏压是由该时序信号所启动，但在时间上未必与该时序信号精准对齐。举例而言，可响应于该时序信号，在该读取频率信号中的一个周期之内来停止施加该偏压。
例如，在NOR快闪架构中，一存储器装置可包含：在一基板上的多个半导体条叠层；多条字信号线，正交地配置在这些叠层上；多个存储单元，位于这些叠层表面与这些字信号线之间；多条位信号线，耦接至沿着各这些半导体条叠层的多个位置；以及多条源极信号线，耦接至沿着各这些半导体条叠层的多个位置，其中这些位信号线及这些源极信号线是在这些字信号线的邻近字信号线之间。
在NOR快闪架构中，将这些存储单元电性耦接至这些感测放大器包含：施加偏压于耦接至被寻址存储单元的多条位信号线、多条字信号线及多条源极信号线，以及施加偏压于与这些位信号线耦接的多个感测放大器，以允许电流从这些被寻址存储单元流至各自感测放大器。在此状况下，响应于一时序信号而使这些存储单元电性断开于这些感测放大器包含：停止施加偏压到耦合于这些被寻址存储单元的这些位信号线、这些字信号线及这些源极信号线，及停止施加偏压到这些感测放大器，以阻止电流从这些被寻址存储单元流至这些各自感测放大器并使这些感测放大器放电。
用于产生时序信号的电路包含：一第一延迟电路，产生一第一信号，该第一信号具有基于一读取频率信号的一频率的一第一延迟；一第二延迟电路，产生一第二信号，该第二信号具有独立于该读取频率信号的该频率的一第二延迟；及一选择器电路，如果该第一延迟比该第二延迟短，则响应于该第一信号来产生一时序信号，或如果该第二延迟比该第一延迟短，则响应于该第二信号来产生该时序信号。该选择器电路可包含一逻辑AND栅，其具有于该第一延迟接收该第一信号及于该第二延迟接收该第二信号的多个输入，以及产生时序信号的一输出。
该存储器装置包含：一第一端口，用于接收具有该频率的该读取频率信号与一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号。该存储器装置更包含：多个数据闩锁，耦接至这些感测放大器，在位于该地址的这些存储单元是与这些感测放大器电性断开之后，这些数据闩锁储存从该地址的这些存储单元所读取出的数据，至少直到该读取数据是从该第二端口输出为止。
该第一端口可以是该存储器装置的一外部端口，该读取频率信号是由该芯片的一外部信号源透过该第一端口而输入。该第二端口可以是该存储器装置外部的一外部端口，包含该存储器装置外部的一或多个外部接脚。
如本文所用，一读取操作中的一感测时间乃是介于从一外部信号源接收该地址的所有位至形成可代表所感应的一第一数据的一信号之间，该第一数据被提供至可提供频率输出数据的输出电路。该感测时间可取决于一些因素，并包含对该装置的种种读取操作，其包含：译码正在充电中的一地址、一字信号线及一位信号线，施加流经这些存储单元的一感测电流，并操作感测电路以发展一可靠信号，供经由这些存储电路的一最差状况信号路径用。
该读取频率信号的该频率系落于从较低的读取脉冲频率到较高的读取脉冲频率的范围内。基于较高读取脉冲频率的该第一延迟系比一感测时间长，且比该第二延迟短，而该第二延迟系比该感测时间长，且比基于较低读取脉冲频率的该第一延迟短。该感测时间介于从该第一端口接收该地址的所有位至形成可代表所感应的一第一数据的一信号之间，该第一数据被提供至该第二端口。
该第一延迟可开始于该读取频率信号中的一特定周期，且其期间对应于该读取频率信号中的一预定数目的周期。该第二延迟可开始于该读取频率信号中的特定周期，且具有一固定期间。在该读取频率信号中的一组地址周期中接收此地址，且该读取频率信号中的特定周期是在此组地址周期中的一最终周期之后。在该读取频率信号中的一组数据输出周期中，从位于此地址的这些存储单元所读取出的数据是从第二端口输出，而且在此组数据输出周期中的一第一周期之前，位于此地址的这些存储单元是与这些感测放大器电性断开。该时序信号系在一延迟内产生，该延迟开始于此组地址周期中的一最终周期，且结束于此组数据输出周期中的一第一周期，此延迟之一期间则对应于该读取频率信号的一预定数目的周期。
本发明所说明的电路包含：一第一延迟电路，产生一第一信号，该第一信号具有基于一读取频率信号的一频率的一第一延迟；一第二延迟电路，产生一第二信号，该第二信号具有独立于该读取频率信号的该频率的一第二延迟；及一选择器电路，如果该第一延迟比该第二延迟短，则响应于该第一信号来产生一时序信号，或如果该第二延迟比该第一延迟短，则响应于该第二信号来产生该时序信号。
本发明亦提供一种用以操作存储器装置的方法。
藉检阅以下之图式、详细说明与权利要求项可了解本发明的其他实施样态及优点。
附图说明
图1为集成电路存储器装置的简化方块图。
图2是显示存储器装置的读取操作的时序图。
图3是显示用以产生时序信号的电路。
图4是显示当读取频率信号具有较高的读取脉冲频率时，产生时序信号的时序图。
图5是显示当读取频率信号具有较低的读取脉冲频率时，产生时序信号的时序图。
图6是显示用于读取存储器装置的方法的实例流程图。
【符号说明】
D0：感测时间
D1：第一延迟
D2：第二延迟
D3：第三正脉冲/第三负脉冲
SCLK：读取频率信号
T1：第一信号
T2：第二信号
T3：时序信号
100：存储器装置
110：第一端口
115：频率产生器
117：内部频率
120：第二端口
121：信号线
122：信号线
130：地址产生器
135：地址
140：控制器
141：命令译码器
142：状态机器
145：信号线
160：存储单元阵列
161：X-译码器
162：Y-译码器
165：位信号线
170：分页缓冲器
175：信号线
180：输出缓冲器
185：信号线
190：时序信号产生器
201、202：时序
203：命令周期
204：地址周期
205：延迟
206、207：时间周期
310：第一延迟电路
320：第二延迟电路
330：选择器电路
409-415：周期
610-650：步骤
具体实施方式
下述说明一般将是参考特定构造的实施例及方法。吾人应理解到无意将技术限制于详细揭露的实施例及方法，但此技术可通过使用其他特征、组件、方法及实施例而被实行。描述较佳实施例以说明本技术，而不是限制其范畴，此范围是由权利要求项所定义。熟习本项技艺者将在下面的说明中理解到种种的等效变化。
图1为存储器装置100的简化方块图，其包含有：一存储单元阵列160；多个感测放大器，其是位于与存储单元耦接的一分页缓冲器170中；一第一端口110；以及一第二端口120。第一端口110是接收读取频率信号SCLK，此读取频率信号SCLK具有从较低的读取脉冲频率至较高的读取脉冲频率的读取脉冲频率的范围内的频率。第一端口110为存储器装置的外部端口，且读取频率信号是由一芯片外电源(off chip source)提供给第一端口110。于此例中，存储器装置100可包含串行接口，其中，读取命令、地址及数据是经由此串行接口通信。此串行接口可以为序列周边接口(Serial Peripheral Interface，SPI)总线，于其中命令通道可以共享由地址及数据所使用的I/O端口。
如本文所用，一外部端口具有一个或多个接脚，位于包覆一集成电路装置(如一存储器装置)的集成电路封装上。集成电路封装上的外部端口可将由封装所包覆的集成电路装置连接至电路板以供芯片外(off chip)通讯。例如，由芯片外电源提供给集成电路装置的外部端口的信号可经由外部端口以驱动集成电路装置内部的电路。
第二端口120系用于接收同步于读取频率信号的地址信号、数据信号及命令信号，以及其他未与读取频率信号同步的信号。第二端口120为存储器装置的外部端口。此第二端口120可包含多个接脚，包含接脚SI/SIO0、SO/SIO1、SIO2、SIO3、WP#、RESET#、CS#。接脚SI/SIO0、SO/SIO1、SIO2及SIO3系供与读取频率信号同步的序列数据I/O(输入及输出)用。例如，接脚SI/SIO0可用于1x I/O，接脚SI/SIO0及SO/SIO1可用于2x I/O，而接脚SI/SIO0、SO/SIO1、SIO2及SIO3可用于4x I/O。接脚WP#系写入保护，且其可与SIO2使用相同的接脚。接脚RESET#系硬件复位，且其可与SIO3使用相同的接脚。接脚CS#系芯片选择。
存储器装置100包含一控制器140。控制器140系用以回应于由第二端口120所接收的命令及地址以执行包含读取周期的读取操作，其中，在一读取周期内，位于此地址的存储单元被电性耦接至感测放大器，且在读取周期内，位于此地址的存储单元系响应于一时序信号T3而与感测放大器电性断开。控制器140提供信号145以控制存储器装置100的其他电路，例如：一X-译码器161、一Y-译码器162及一感测放大器与分页缓冲器170，以执行于此说明的各种操作。由控制器140执行的读取操作包含；响应于时序信号，与读取频率信号同步以接收在第二端口上的地址；译码此地址；将感测放大器电性耦合于位于此地址的存储单元；在读取周期中，将感测放大器电性断开于位于此地址的存储单元。
控制器140包含一命令译码器141及一状态机器142，命令译码器141所具有的逻辑可支持在第二端口120上所接收的序列读取命令。频率产生器115可接收读取频率信号SCLK，并提供一内部频率117给命令译码器以译码从第二端口120所接收的命令。控制器可通过使用如本领域已知的特殊用途逻辑电路系统来实施。在其他实施例中，控制器可为通用处理器，其可在相同的存储器装置100上被实施，存储器装置100系执行计算机程序以控制此装置的运作。在一实施例中，可使用特殊目的的逻辑电路及通用处理器的组合来实现此控制器。
时序信号产生器190产生一时序信号T3。时序信号产生器190可包含一第一延迟电路、一第二延迟电路及一选择器电路，如参照图3中所进一步说明的。第一延迟电路可接收具有读取脉冲频率的读取频率信号SCLK，并于第一延迟产生第一信号。第一延迟可开始于读取频率信号中的一特定周期，且其的期间(duration)系对应于读取频率信号中的一预定数目的周期。第二延迟电路可产生具有第二延迟的第二信号。第二延迟可开始于读取频率信号SCLK中的此特定周期，且其具有一固定期间。选择器电路可于第一延迟接收第一信号且于第二延迟接收第二信号，并对应于第一延迟与第二延迟之间较短者来产生时序信号T3。
地址信号，同步于读取频率信号SCLK，系透过第二端口120而传送至存储器装置100，并经由一信号线121提供给地址产生器130。地址产生器130提供地址135给X-译码器161及Y-译码器162。X-译码器161及Y-译码器162依序分别(in turn)耦接至此存储单元阵列160。此存储单元阵列160可具有NOR架构、NAND架构或其他架构。
在此实施例中，存储单元阵列160中的位信号线165系耦接至分页缓冲器170中的多个感测放大器，其系经由一信号线175依序分别耦接至输出缓冲器180。输出缓冲器180系经由一信号线185耦接至第二端口120。此分页缓冲器170可包含与多个感测放大器耦接的多个数据闩锁以供每条所连接的位信号线之用。地址译码器161及162可选择存储单元阵列160中的特定存储单元，并经由连接的各条位信号线将存储单元阵列160的特定存储单元耦接至分页缓冲器170的分页缓冲器。分页缓冲器170接着将这些特定存储单元所感测的数据，或者是将要写入这些存储单元的数据储存至这些数据闩锁中。在于此地址的存储单元电性断开于感测放大器之后，从位于此地址的存储单元所读取出的数据将储存于数据闩锁中，至少直到此读取数据从第二端口120输出为止。
读取命令系依据SPI协议以透过第二端口120而提供至存储器装置100，并经由信号线122提供至命令译码器141。命令译码器141译码所接收的读取命令。命令译码器141亦可基于所译码的读取命令而设定关于状态机器142中的存储器装置100的状态。基于状态机器142的状态，控制器140提供信号给地址译码器161及162、分页缓冲器170或存储器装置100的其他电路，以执行对应于储存于状态机器142中的状态的一个或多个运作。
储存于存储单元阵列160中的数据可以1字节来寻址，或者是以其他适当大小来寻址，例如4字节或8字节等等。每个区块(block)可具有在存储单元阵列160中的地址。通过提供读取要求给存储器装置100，可从存储器装置100读取数据区块，其中，读取要求包含读取命令及此数据区块的地址。
存储器装置100支持序列读取状态(sequential read state)。在序列读取状态下，只要SCLK维持有效(active)，存储器装置100自动地输出在存储单元阵列160中具有序列地址的数据区块。举例而言，在从第二端口120输出第一字节的数据(例如，位于十六进制的地址“03FFF2”)之后，存储器装置100自动地输出位于地址“03FFF3”的第二字节的数据，其系接续在第一字节的地址之后。存储器继续输出位于先前已输出字节的地址(例如，“03FFF5”、“03FFF6”、“03FFF7”等等)之后的字节的数据，直到SCLK中止，或直到序列读取状态的状态改变为止。
图2是显示存储器装置100的读取操作的一时序图。于此例中，于时序201，芯片致能信号CS#是从高变成低。当芯片致能信号CS#保持于低时，存储器装置100系处于有效模式，且可接收并处理输入信号。于时序202，读取频率信号SCLK系经由第一端口110而提供给存储器装置100(图1)。存储器装置100通过将输入/输出数据位闩锁至读取频率信号SCLK以输入或输出数据。
如显示于图2所示之例，在时序201及202之后的命令周期203之内，长度为一个字节或一串字节的命令码(例如，序列读取命令的二进码“00000011”)透过连接至第二端口120的输入数据信号线而提供给存储器装置100。于此例，命令码的每个位被闩锁在读取频率信号SCLK的上升边缘(例如，对于二进码“00000011”，命令周期203具有8个频率周期)。或者，命令码的每个位可被闩锁在读取频率信号SCLK的下降边缘，其适合于特定存储器装置的设计。
于此例中，命令译码器141(图1)译码所接收的命令码(例如，二进码“00000011”)并决定其为序列读取命令。在决定其为序列读取命令之后，命令译码器141设定状态机器142中的序列读取状态。同时，在地址周期204内，命令译码器141或控制器140的其他模块(图1)，将透过输入数据信号线(其连接至输入/输出第二端口120)所接收的后续单一字节或多个字节译码成储存于存储单元阵列160中的数据的起始地址(由序列读取命令所请求)。举例而言，在地址周期204内，3字节地址(例如，十六进制的“03FFF2”)可经由连接至第二端口120的输入数据信号线而提供给存储器装置100。于此例子中，3字节地址的每个位系被闩锁在读取频率信号SCLK的上升边缘(亦即，对于3字节地址，地址周期204具有24个频率周期)。或者，3字节地址的每个位可被闩锁在读取频率信号SCLK的下降边缘，其适合于特定存储器装置的设计。
在接收地址后，于延迟205的期间内，存储器装置100可感测储存于存储器装置100的存储单元阵列160的位于所接收地址的数据。在延迟205之后，存储器装置100可在读取频率信号的一组数据输出周期中来输出所感测的数据。读取频率信号SCLK可具有从较低的读取脉冲频率至较高的读取脉冲频率的读取脉冲频率的范围。在读取频率信号中的一组地址周期中接收此地址，且在一组数据输出周期中来输出所感测的数据。延迟可起始于该组地址周期的一最终周期，且结束于该组数据输出周期的一第一周期。参照图4来说明较高读取频率时序信号的产生，而参照图5来说明较低读取频率时序信号的产生。
存储器装置100可连续地输出数据，起始于序列读取命令的起始地址的第一区块的数据。举例而言，控制器140可提供起始地址及输出区块尺寸(例如大小为一字节)给地址译码器161(图1)。地址译码器161选择对应至位于起始地址的字节的存储单元阵列160中的存储单元，并将所选存储单元耦接至分页缓冲器170。控制器140亦经由信号线145将控制信号传送至分页缓冲器170。输出缓冲器180经由信号线185，将储存于所选存储单元的第一字节的数据传送至第二端口120。于此例中，第一字节的数据的每个位系闩锁在读取频率信号SCLK的下降边缘，并移出到连接至第二端口120的输出数据信号线。或者，第一字节的数据的每个位可闩锁在读取频率信号SCLK的上升边缘，且移出到连接至第二端口120的输出数据信号线，其适合于特定存储器装置的设计。于此例子中，位于序列读取命令的起始地址(例如，十六进制的“03FFF2”)的第一字节的数据(图2所显示的“数据输出字节1”)系在图2的时间周期206内的8个频率周期内输出。
在序列读取状态中，如果读取频率信号SCLK仍有效且芯片致能信号CS#为低，则在第二端口120不需要额外命令及地址数据的情况下，存储器装置100持续地输出在第一字节数据之后的数据。举例而言，在输出第一字节数据(位于十六进制的地址“03FFF2”)之后，地址(例如，十六进制的“03FFF3”)在第一字节数据的地址之后的第二字节数据系输出至第二端口120。第二字节数据的每个位系被闩锁在读取频率信号SCLK的下降边缘，且移出到连接至第二端口120的输出数据信号线。于此，第二字节数据(图2所显示的“数据输出字节2”)系在图2所显示的时间周期207的8个频率周期中被输出。
序列读取状态可通过改变芯片致能信号CS#从低变成高而结束。当芯片致能信号CS#保持于高时，存储器装置100系处于非启动模式并中止输出数据。在芯片致能信号CS#是从低改变成高之后，存储器装置100可将状态机器142的状态改变为离开序列读取状态。
由图2所显示的序列数据输出可通过中止读取频率信号SCLK，同时保持芯片致能信号CS#为低而被停止。依此方式，序列读取状态系暂停或保留在状态机器142中，且序列数据输出被停止。序列数据输出可通过再开始读取频率信号SCLK而重新开始。
图3显示用以产生时序信号的电路。此电路可包含一第一延迟电路310、一第二延迟电路320及一选择器电路330。
第一延迟电路310可接收读取频率信号SCLK，并产生第一信号T1，其中读取频率信号SCLK的读取脉冲频率是在从较低读取脉冲频率至较高读取时的范围内，而第一信号T1具有基于读取频率信号SCLK的频率的第一延迟D1(图4及图5)。第一延迟可开始于读取频率信号中的一特定周期，且其的期间系对应于读取频率信号SCLK中的一预定数目的周期。例如，与读取频率信号同步的计数器可产生脉冲，其脉冲宽度对应于读取频率信号中的一预定数目的周期，用于表示第一延迟。
第一延迟D1的读取频率信号SCLK中的周期数目系预定，以使基于高读取脉冲频率的第一延迟(D1，图4)系比感测时间(D0，图4)长并比第二延迟(D2，图4)短，且第二延迟(D2，图5)系比感测时间(D0，图5)长并比基于低读取脉冲频率的第一延迟短。
第二延迟电路320可接收读取频率信号SCLK，并于第二延迟D2产生第二信号T2(图4及图5)。第二延迟可开始于读取频率信号中的特定周期(如同第一延迟D1所开始的读取频率信号中的特定周期一样)，并具有固定期间。例如，第二延迟电路320可包含AND栅及具有固定期间的反相延迟信号线。AND栅的第一输入可接收一输入信号，此输入信号开始于读取频率信号中的特定周期。反相延迟信号线的输入可接收一输入信号，并将该输入信号进行反相延迟后输出。AND栅的第二输入可接收来自反相延迟信号线的延迟反相后信号。当输入信号是从低电压电平切换至高电压电平时，AND栅输出代表第二延迟的单触发信号。选择器电路330可接收具有第一延迟的第一信号及具有第二延迟的第二信号。如果第一延迟比第二延迟短，则选择器电路330可响应于第一信号来产生时序信号，或如果第二延迟比第一延迟短，则选择器电路330可响应于第二信号来产生时序信号。
依据第一信号T1、第二信号T2与时序信号T3的脉冲极性，选择器电路330可包含一逻辑栅，该逻辑栅的输入可接收具有第一延迟的第一信号T1及具有第二延迟的第二信号T2，且该逻辑栅的输出产生时序信号T3。在如图4所示的实施例中，第一信号T1的第一正脉冲可代表第一延迟D1，第二信号T2的第二正脉冲可代表第二延迟D2，而时序信号T3的第三正脉冲D3相关于第一延迟D1及第二延迟D2之间较短者。于本实施例中，选择器电路330可包括逻辑AND栅，逻辑AND栅的输入可接收具有第一延迟的第一信号T1及具有第二延迟的第二信号T2；如果第一延迟比第二延迟短，则选择器电路330的逻辑AND栅的输出可以响应于第一信号来产生时序信号T3，或如果第二延迟比第一延迟短，则选择器电路330的逻辑AND栅的输出可以响应于第二信号来产生时序信号T3。
在一替代实施例中，第一信号T1的第一负脉冲可代表第一延迟D1，第二信号T2的第二负脉冲可代表第二延迟D2，而时序信号T3的第三负脉冲D3相关于第一延迟D1及第二延迟D2之间较短者。于此替代实施例中，选择器电路330可包含逻辑NOR栅，逻辑NOR栅的输入可接收具有第一延迟的第一信号T1及具有第二延迟的第二信号T2；如果第一延迟比第二延迟短，则选择器电路330的逻辑NOR栅的输出可以响应于第一信号来产生时序信号T3，或如果第二延迟比第一延迟短，则选择器电路330的逻辑NOR栅的输出可以响应于第二信号来产生时序信号T3。
熟习本项技艺者可使用关于第一信号、第二信号与时序信号的脉冲极性的其他组合，利用适当的逻辑栅以于第一延迟接收第一信号T1及于第二延迟接收第二信号T2，并依上述方式来产生时序信号T3，来实施本技术。
图4是显示，当读取频率信号具有较高读取频率时，产生时序信号的时序图。存储器装置包含存储单元阵列、与这些存储单元耦接的多个感测放大器、一第一端口及一第二端口。第一端口用以接收一读取频率信号SCLK，此读取频率信号SCLK的频率是从较低读取脉冲频率至较高读取脉冲频率的范围内，而第二端口用以接收同步于读取频率信号的地址信号、数据信号及命令信号。于此例中，具有较高读取脉冲频率的读取频率信号SCLK系经由第一端口110而输入至存储器装置100(图1)。第二端口120(图1)在读取频率信号中的多个地址周期(例如409、410)中接收一组地址，这些地址周期包含一最终周期410。
在接收此地址之后，在一感测时间D0期间，感测在存储单元阵列的位于此地址的存储单元内的数据。
具有第一延迟D1的第一信号T1系根据读取频率信号SCLK的读取脉冲频率而产生。第一延迟D1可开始于读取频率信号中的特定周期411，且其期间对应于读取频率信号中的预定数目的周期。虽然于此例中，读取频率的预定数目的周期具有3个周期(例如411、412、413)，但此预定数目可以大于或小于3个周期(其对应于较长或较短的第一延迟D1)，以适合于特定存储器装置。于此例中，第一信号T1开始于特定周期的上升边缘，或者是，第一信号T1可开始于特定周期的下降边缘，其适合于特定存储器装置。
位于第二延迟D2的第二信号T2系根据独立于读取脉冲频率的第二延迟电路而产生。例如，第二延迟D2可以是大约50ns(奈秒)。第二延迟D2可开始于读取频率信号中的特定周期411(如同第一延迟D1一般)，且第二延迟D2具有固定期间。例如，第二延迟D2可开始于读取频率信号SCLK中的特定周期411的领先缘(leading edge)。于一实施例中，领先缘可以是上升边缘。在替代实施例中，领先缘可以是下降边缘。
如果第一延迟比第二延迟短，则响应于第一信号来产生时序信号T3，或如果第二延迟比第一延迟短，则响应于第二信号来产生时序信号T3。于此例中，基于高读取脉冲频率的第一延迟D1系比第二延迟D2短。例如，第二延迟D2大约为50ns，且读取频率信号具有100MHz的高频率，其相关于第一延迟D1的一个周期(10ns)或3个周期(30ns)。因此响应于第一信号T1来产生时序信号T3，第一信号T1的第一延迟D1＝30ns短于第二信号T2的第二延迟D2＝50ns。
存储器装置包含与多个感测放大器耦接的多个数据闩锁。在位于此地址的存储单元电性断开于感测放大器后，从位于此地址的存储单元所读取的数据系储存于数据闩锁中，至少直到所读取的数据从第二端口输出为止。
高读取脉冲频率系对应至读取频率信号中的预定数目的周期中的较短周期，且可使得第一信号T1的第一延迟D1比第二信号T2的第二延迟D2短。对于较高的读取脉冲频率而言，响应于第一信号T1来产生时序信号T3。
依据第一信号T1、第二信号T2与时序信号T3的脉冲极性，时序信号T3可通过执行接收第一信号T1及第二信号T2的适当逻辑功能而产生。在如图4所示实施例中，第一信号T1具有代表第一延迟D1的第一正脉冲，第二信号T2具有代表第二延迟D2的第二正脉冲，而时序信号T3具有第三正脉冲D3，对应于第一延迟D1及第二延迟D2之间较短者。于本实施例中，时序信号T3可通过执行于第一延迟D1接收第一信号T1及于第二延迟D2接收第二信号T2的逻辑AND功能而产生。
在替代实施例中，第一信号T1可具有代表第一延迟D1的第一负脉冲，第二信号T2可具有代表第二延迟D2的第二负脉冲，而时序信号T3可具有第三负脉冲D3，其对应于第一延迟D1及第二延迟D2之间较短者。于此替代实施例中，时序信号T3可通过执行于第一延迟D1接收第一信号T1与于第二延迟D2接收第二信号T2的逻辑NOR功能而产生。
本领域技术人员可使用关于第一信号、第二信号与时序信号的脉冲极性的其他组合，利用适当的逻辑功能以于第一延迟接收第一信号T1及于第二延迟接收第二信号T2并产生如于此所说明的时序信号T3来实施本技术。
在读取频率信号中的一组地址周期中(包含在此组地址周期中的一最终周期410)接收地址。第一延迟D1及第二延迟D2开始的读取频率信号中的特定周期411系接续在此组地址周期中的最终周期410之后。
在读取频率信号中的一组数据输出周期(例如414、415)中，从此地址的存储单元所读取的数据是从第二端口(120，图1)输出。在此组数据输出周期中的第一周期414之前，位于此地址的存储单元系电性断开于感测放大器。
图5是显示当读取频率信号具有较低读取脉冲频率时，产生时序信号的时序图。存储器装置包含一存储单元阵列、与这些存储单元耦接的多个感测放大器、一第一端口及一第二端口。第一端口用以接收读取频率信号SCLK，此读取频率信号SCLK的频率介于较低读取脉冲频率至较高读取脉冲频率的一读取脉冲频率范围内，而第二端口用于接收地址信号、数据信号及命令信号(与读取频率信号同步)。于此例子中，具有较低读取脉冲频率之读取频率信号SCLK系经由第一端口110而由存储器装置100所接收(图1)。在读取频率信号中的一组地址周期(例如409、410)中(包含最终周期410)，于第二端口120(图1)接收地址。
在接收此地址之后，在感测时间D0期间，感测来自于此存储单元阵列的位于此地址的存储单元数据。
位于第一延迟D1的第一信号T1系基于读取频率信号SCLK的读取脉冲频率而产生。关于第一信号T1的更进一步的说明系参照图4，于此不重述。
位于第二延迟D2的第二信号T2系基于独立于读取脉冲频率的第二延迟电路而产生。关于第二信号T2的更进一步的说明系参照图4，于此不重述。
如果第一延迟比第二延迟短，则响应于第一信号来产生时序信号T3，或如果第二延迟比第一延迟短，则响应于第二信号来产生时序信号T3。于此例中，第二延迟D2系比基于较低读取脉冲频率的第一延迟D1短。例如，第二延迟D2大约为50ns，且读取频率信号具有50MHz的较低频率，对应于第一延迟D1的一个周期(20ns)或3个周期(60ns)。因此，响应于第二信号T2来产生时序信号T3，第二信号T2具有比第一信号T1的第一延迟D1＝60ns更短的第二延迟D2＝50ns。
存储器装置包含与多个感测放大器耦接的多个数据闩锁。在位于此地址的存储单元电性断开于感测放大器之后，从位于此地址的存储单元所读取的数据系储存于数据闩锁中，至少直到读取数据系在一组输出周期(例如414、415)中从第二端口输出为止。因此，当读取频率具有较低读取脉冲频率时，从位于此地址的存储单元响应于时序信号T3而电性断开于感测放大器的时间点，至储存于数据闩锁中的读取数据提供给第二端口的时间点之间的功率消耗可减少。
较低读取脉冲频率对应至读取频率信号中的一预定数目的周期的较长周期，并可导致第一信号T1的第一延迟D1比第二信号T2的第二延迟D2长。对于较低读取脉冲频率而言，响应于第二信号T2来产生时序信号T3。
在如图5所显示的第一信号T1、第二信号T2与时序信号T3具有正脉冲宽度的实施例中，时序信号T3可通过执行于第一延迟接收第一信号T1及于第二延迟接收第二信号T2的逻辑AND功能而产生。依据第一信号T1、第二信号T2与时序信号T3是否具有正/负脉冲宽度，可使用适合于执行本技术的不同的逻辑功能，如参照图4所说明的。
在读取频率信号中的一组地址周期中(包含在此组地址周期中的一最终周期410)接收此地址。第一延迟D1及第二延迟D2开始的读取频率信号中的特定周期411系在此组地址周期中的最终周期410之后。
在读取频率信号的一组数据输出周期(例如414、415)中，从位于此地址的存储单元所读取的数据是从第二端口(120，图1)输出。在此组数据输出周期中的第一周期414之前，位于此地址的存储单元系响应于时序信号T3来与感测放大器电性断开。
图6为显示用于读取存储器装置的方法流程图。存储器装置包含：一存储单元阵列、与这些存储单元耦接的多个感测放大器、一第一端口及一第二端口，第一端口接收读取频率信号，此读取频率信号的频率介于较低读取脉冲频率至较高读取脉冲频率的读取脉冲频率范围内，而第二端口用于接收地址信号、数据信号及命令信号(与读取频率信号同步)。于步骤610，透过第二端口接收同步于读取频率信号的地址。于步骤620，位于此地址的存储单元系在读取周期中电性耦接至感测放大器。于步骤630，响应于时序信号，在读取周期中，将位于此地址的存储单元电性断开于感测放大器。
于步骤640，产生第一信号并且产生第二信号，其中第一信号具有基于读取频率信号频率的第一延迟，而第二信号具有独立于读取频率信号频率的第二延迟。于步骤650，如果第一延迟比第二延迟短，则响应于第一信号来产生时序信号，或如果第二延迟比第一延迟短，则响应于第二信号来产生时序信号。
存储器装置包含耦接至多个感测放大器的多个数据闩锁。在于此地址的存储单元电性断开于感测放大器之后，从位于此地址的存储单元所读取出的数据系储存于数据闩锁中，至少直到读取数据是从第二端口输出为止。
基于较高读取脉冲频率的第一延迟(D1，图4)系比感测时间(D0，图4)长且比第二延迟(D2，图4)短，而第二延迟(D2，图5)系比感测时间(D0，图5)长且比基于较低读取脉冲频率的第一延迟(D1，图5)短。感测时间系介于第一端口接收该地址的所有位与形成代表所感应的第一数据的一信号之间(该第一数据被提供至第二端口)。
第一延迟可开始于读取频率信号中的一特定周期，且其期间对应于读取频率信号中的预定数目的周期，而第二延迟可开始于读取频率信号中的特定周期并具有固定期间。在读取频率信号中的一组地址周期中接收此地址，且读取频率信号中的此特定周期系接续在此组地址周期中的最终周期之后。
执行逻辑AND功能以于第一延迟接收第一信号及于第二延迟接收第二信号，并产生时序信号。
本技术系适合于其他存储器技术，包含动态随机存取存储器(DRAM(DynamicRandom Access Memory)、NAND闪存、NOR闪存、电阻式随机存取存储器(Resistive RandomAccess Memory，RRAM)及相变随机存取存储器(Phase Change Random Access Memory，PCRAM)。
虽然参考上面详述的较佳实施例及例子来揭露本发明，但吾人应理解到这些例子系意图呈现一种说明而非限制的意义。吾人预期熟习本项技艺者将轻易地想到多种修改及组合，这些修改及组合将在本发明的精神及以随附权利要求范围的范畴之内。

Claims (29)

1.一种存储器装置，包含：
一存储单元阵列；
多个感测放大器，与该存储单元阵列的多个存储单元耦接；
一控制器，响应于一命令及一地址来执行一读取操作，其中，该读取操作包括：在一读取周期内，位于该地址的这些存储单元被电性耦接至这些感测放大器，以及，在该读取周期内，位于该地址的这些存储单元系响应于一时序信号而与这些感测放大器电性断开；及
一时序信号产生电路，用于产生该时序信号，该时序信号产生电路包含：一第一延迟电路，产生一第一信号，该第一信号具有基于一读取频率信号的一频率的一第一延迟；一第二延迟电路，产生一第二信号，该第二信号具有独立于该读取频率信号的该频率的一第二延迟；及一选择器电路，如果该第一延迟比该第二延迟短，则响应于该第一信号来产生该时序信号，或如果该第二延迟比该第一延迟短，则响应于该第二信号来产生该时序信号。
2.根据权利要求1所述的存储器装置，更包含：
一第一端口，用于接收具有该频率的该读取频率信号；
一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号；及
多个数据闩锁，耦接至这些感测放大器，在位于该地址的这些存储单元是与这些感测放大器电性断开之后，这些数据闩锁储存从该地址的这些存储单元所读取出的数据，至少直到该读取数据是从该第二端口输出为止。
3.根据权利要求1所述的存储器装置，更包含：
一第一端口，用于接收具有该频率的该读取频率信号；与
一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，
其中，该读取频率信号的该频率系介于从一较低读取脉冲频率到一较高读取脉冲频率的范围内，基于该较高读取脉冲频率的该第一延迟系比一感测时间长且短于该第二延迟，而该第二延迟系比该感测时间长且短于基于该较低读取脉冲频率的该第一延迟，该感测时间介于从该第一端口接收该地址的所有位至形成可代表所感应的一第一数据的一信号之间，该第一数据被提供至该第二端口。
4.根据权利要求1所述的存储器装置，更包含：
一第一端口，用于接收具有该频率的该读取频率信号，
其中该第一端口是该存储器装置的一外部端口。
5.根据权利要求1所述的存储器装置，更包含：
一第一端口，用于接收具有该频率的该读取频率信号；及
一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，
其中该第二端口为该存储器装置的一外部端口，该第二端口包含该存储器装置的一或多个外部接脚。
6.根据权利要求1所述的存储器装置，其中：
该第一延迟开始于该读取频率信号中的一特定周期，且该第一延迟的一期间对应于该读取频率信号中的一预定数目的周期；及
该第二延迟开始于该读取频率信号中的该特定周期，且具有一固定期间。
7.根据权利要求6所述的存储器装置，其中，在该读取频率信号中的一组地址周期中接收该地址，且该读取频率信号中的该特定周期系接续在该组地址周期中的一最终周期之后。
8.根据权利要求1所述的存储器装置，更包含：
一第一端口，用于接收具有该频率的该读取频率信号；及
一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，
其中，在该读取频率信号中的一组数据输出周期中，从位于该地址的这些存储单元所读取出的数据是从该第二端口输出，且在该组数据输出周期中的一第一周期之前，位于该地址的这些存储单元系电性断开于这些感测放大器。
9.根据权利要求1所述的存储器装置，更包含：
一第一端口，用于接收具有该频率的该读取频率信号；与
一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，
其中，在该读取频率信号中的一组地址周期中接收该地址，在该读取频率信号中的一组数据输出周期中，从位于该地址的这些存储单元所读取出的数据是从该第二端口输出，而该时序信号系在一延迟内产生，该延迟开始于该组地址周期中的一最终周期且结束于该组数据输出周期中的一第一周期，该延迟的一期间相关于该读取频率信号中的一预定数目之周期。
10.根据权利要求1所述的存储器装置，其中，该选择器电路包含一逻辑AND栅，具有于该第一延迟接收该第一信号及于该第二延迟接收该第二信号的多个输入，及产生该时序信号的一输出。
11.一种用于读取一存储器装置的方法，该存储器装置包含一存储单元阵列，及与该存储单元阵列的多个存储单元耦接的多个感测放大器，该方法包含：
接收与一读取频率信号同步的一地址；
在一读取周期中，将位于该地址的这些存储单元电性耦合至这些感测放大器；
在该读取周期中，响应于一时序信号使位于该地址的这些存储单元与这些感测放大器电性断开；及
产生该时序信号，包含：
产生一第一信号，具有基于该读取频率信号的一频率的一第一延迟；
产生一第二信号，具有一独立于该读取频率信号的该频率的一第二延迟；及
如果该第一延迟比该第二延迟短，则响应于该第一信号来产生该时序信号，或如果该第二延迟比该第一延迟短，则响应于该第二信号来产生该时序信号。
12.根据权利要求11所述的方法，其中该存储器装置更包含：一第一端口，用于接收具有该频率的该读取频率信号；一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号；及多个数据闩锁，耦接至多个感测放大器，该方法更包含：
在位于该地址的这些存储单元是与这些感测放大器电性断开之后，这些数据闩锁储存从该地址的这些存储单元所读取出的数据，至少直到该读取数据是从该第二端口输出为止。
13.根据权利要求11所述的方法，其中该存储器装置更包含：一第一端口，用于接收具有该频率的该读取频率信号与一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，其中，该读取频率信号的该频率系介于从一较低读取脉冲频率到一较高读取脉冲频率的范围内，基于该较高读取脉冲频率的该第一延迟系比一感测时间长且短于该第二延迟，而该第二延迟系比该感测时间长且短于基于该较低读取脉冲频率的该第一延迟，该感测时间介于从该第一端口接收该地址的所有位至形成可代表所感应的一第一数据的一信号之间，该第一数据被提供至该第二端口。
14.根据权利要求11所述的方法，其中该存储器装置更包含一第一端口，用于接收具有该频率的该读取频率信号，其中该第一端口是该存储器装置的一外部端口。
15.根据权利要求11所述的方法，其中该存储器装置更包含：一第一端口，用于接收具有该频率的该读取频率信号；及一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，其中该第二端口为该存储器装置的一外部端口，该第二端口包含该存储器装置的一或多个外部接脚。
16.根据权利要求11所述的方法，其中
该第一延迟开始于该读取频率信号中的一特定周期，且该第一延迟的一期间对应于该读取频率信号中的一预定数目的周期；及
该第二延迟开始于该读取频率信号中的该特定周期，且具有一固定期间。
17.根据权利要求16所述的方法，其中在该读取频率信号中的一组地址周期中接收该地址，且该读取频率信号中的该特定周期系接续在该组地址周期中的一最终周期之后。
18.根据权利要求11所述的方法，其中该存储器装置更包含：一第一端口，用于接收具有该频率的该读取频率信号；及一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，其中，在该读取频率信号中的一组数据输出周期中，从位于该地址的这些存储单元所读取出的数据是从该第二端口输出，而在该组数据输出周期中的一第一周期之前，位于该地址的这些存储单元系电性断开于这些感测放大器。
19.根据权利要求11所述的方法，其中该存储器装置更包含：一第一端口，用于接收具有该频率的该读取频率信号；及一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，其中在该读取频率信号中的一组地址周期中接收该地址，在该读取频率信号中的一组数据输出周期中，从位于该地址的这些存储单元所读取出的数据是从该第二端口输出，而该时序信号系在一延迟内产生，该延迟开始于该组地址周期中的一最终周期且结束于该组数据输出周期中的一第一周期，该延迟的一期间则相关于该读取频率信号中的一预定数目之周期。
20.根据权利要求11所述的方法，更包含执行一逻辑AND功能，以于该第一延迟接收该第一信号及于该第二延迟接收该第二信号，并产生该时序信号。
21.一种电路，包含：
一第一延迟电路，产生一第一信号，该第一信号具有基于一读取频率信号的一频率的一第一延迟；
一第二延迟电路，产生一第二信号，该第二信号具有独立于该读取频率信号的该频率的一第二延迟；及
一选择器电路，如果该第一延迟比该第二延迟短，则响应于该第一信号来产生一时序信号，或如果该第二延迟比该第一延迟短，则响应于该第二信号来产生一时序信号。
22.一种存储器装置，包含：
一存储单元阵列；
多个感测放大器，与该存储单元阵列的多个存储单元耦接；
一控制器，响应于一命令及地址来执行一读取操作；以及
一时序信号产生电路，包含：一第一延迟电路，产生一第一信号，该第一信号具有基于一读取频率信号的一频率的一第一延迟；一第二延迟电路，产生一第二信号，该第二信号具有独立于该读取频率信号的该频率的一第二延迟；及一选择器电路，如果该第一延迟比该第二延迟短，则响应于该第一信号来产生该时序信号，或如果该第二延迟比该第一延迟短，则响应于该第二信号来产生该时序信号。
23.根据权利要求22所述的存储器装置，更包含：
一第一端口，用于接收具有该频率的该读取频率信号；
一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号；及
多个数据闩锁，耦接至这些感测放大器，这些数据闩锁储存从位于该地址的这些存储单元所读取出的数据。
24.根据权利要求22所述的存储器装置，更包含：
一第一端口，用于接收具有该频率的该读取频率信号；与
一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，
其中，该读取频率信号的该频率系介于从一较低读取脉冲频率到一较高读取脉冲频率，该第一延迟相关于根据该较高读取脉冲频率的一感测时间，该第二延迟相关于根据该较低读取脉冲频率的该感测时间。
25.根据权利要求22所述的存储器装置，更包含：
一第一端口，用于接收具有该频率的该读取频率信号；及
一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，
其中在该读取频率信号中的一组数据输出周期中，从位于该地址的这些存储单元所读取出的数据是从该第二端口输出。
26.一种用于读取一存储器装置的方法，该存储器装置包含一存储单元阵列，及耦接于该存储单元阵列的多个存储单元的多个感测放大器，该方法包含：
接收与一读取频率信号同步的一地址；及
产生一时序信号，包含：
产生一第一信号，具有基于该读取频率信号的一频率的一第一延迟；
产生一第二信号，其具有独立于该读取频率信号的该频率的一第二延迟；及
如果该第一延迟比该第二延迟短，则响应于该第一信号来产生该时序信号，或如果该第二延迟比该第一延迟短，则响应于该第二信号来产生该时序信号。
27.根据权利要求26所述的方法，其中该存储器装置更包含：一第一端口，用于接收具有该频率的该读取频率信号；一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号；及耦接至多个感测放大器的多个与数据闩锁，该方法更包含：
将从位于该地址的这些存储单元所读取出的数据储存于这些数据闩锁。
28.根据权利要求26所述的方法，其中该存储器装置更包含：一第一端口，用于接收具有该频率的该读取频率信号；一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，其中，该读取频率信号的该频率系介于从一较低读取脉冲频率到一较高读取脉冲频率，该第一延迟相关于根据该较高读取脉冲频率的一感测时间，该第二延迟相关于根据该较低读取脉冲频率的该感测时间。
29.根据权利要求26所述的方法，其中该存储器装置更包含：一第一端口，用于接收具有该频率的该读取频率信号；及一第二端口，用于接收同步于该读取频率信号的地址信号、数据信号及命令信号，其中，在该读取频率信号中的一组数据输出周期中，从位于该地址的这些存储单元所读取出的数据是从该第二端口输出。
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