JP2011507141A - 二重機能対応の不揮発性メモリ素子 - Google Patents

Abstract

非同期動作と同期直列動作とを両立できる二重機能メモリ素子アーキテクチャ。この二重機能メモリ素子アーキテクチャは、2つの異なる機能割当を有する1組の物理ポートを含む。このメモリ素子の物理ポートとコア回路との間に結合されるのが、非同期および同期入出力信号経路または回路である。この信号経路は、ポートに結合される共用バッファまたは専用バッファ、非同期コマンドデコーダおよび同期コマンドデコーダ、スイッチ回路網、ならびにモード検出器を含む。モード検出器は、ポートからこの二重機能メモリ素子の動作モードを判定し、適切なスイッチ選択信号を提供する。スイッチ回路網は、そのスイッチ選択信号に応じて、入力信号または出力信号を非同期回路もしくは同期回路を介して送る。適切なコマンドデコーダは、入力信号を解釈し、対応する動作を開始するための所要の信号を共用制御ロジックに提供する。

Description

関連出願の相互参照
本出願は、参照によりその全体が本明細書に組み込まれている、2007年12月20に出願された米国仮特許出願第61/015,366号の優先権の利益を主張するものである。

本発明は、一般に不揮発性メモリに関するものである。より具体的には、本発明は、フラッシュメモリシステムに関するものである。

多モード動作および多接続モード動作が可能な不揮発性半導体メモリ素子に関する技法を開示する。この多モード動作または多接続モードが可能な不揮発性半導体メモリ素子は、この不揮発性半導体メモリ素子と通信するメモリコントローラを備えるシステムに適用できる。

電子機器は、例えば揮発性メモリ素子や不揮発性メモリ素子などの半導体素子を使用する。これらのメモリ素子には、データまたは情報を記憶するためのRAM(ランダムアクセスメモリ)、およびフラッシュメモリ(例えばNANDフラッシュ素子、NORフラッシュ素子)が含まれ得る。

システムボード上のメモリシステムは、システムボード上で動作するアプリケーションの要求により、より高い密度およびより高速な動作を具体化するように設計される。システムボード上のメモリシステムの、より高い密度を具体化するために使用することができる2つの設計技法には、1)例えばカスケーディングなど、直列接続構成のメモリ素子と、2)例えばマルチドロッピングなど、並列相互接続構成のメモリ素子とが含まれる。これらの設計技法は、ハードディスクとメモリシステムとの間のメモリスワッピングのコストおよび動作効率を決定する、密度の問題を克服するために使用することができる。

米国仮特許出願第61/015,366号明細書 米国特許公報第20070076479号明細書 米国仮特許出願第60/902,003号明細書 米国特許出願第12/032,249号明細書

第1の態様によれば、メモリ素子の動作モードを設定するための方法が提供されている。この方法は、メモリ素子に電源投入するステップと、メモリ素子が電源投入を完了した後、応答を提供するためにポートの電圧に応答するステップと、その応答に応じてメモリ素子の回路の動作モードを設定するステップとを含む。第1の実施形態では、この設定するステップは、このメモリ素子の回路が使用するための、応答に基づく動作モードに対応する信号を選択するステップを含む。その選択するステップは、応答として電圧応答を提供するために電圧がないことを検出するステップであって、電圧がないことが検出されない場合、その電圧応答は応答の補数(complement)に相当する、検出するステップを含む。この設定するステップは、応答の補数に応じて、回路の動作モードを別の動作モードに設定するステップをさらに含む。このメモリ素子は少なくとも1つの他のポートを備え、この設定するステップは、その少なくとも1つの他のポートにおいて、情報を含む信号を受け取るステップと、応答および応答の補数のうちの一方に応じて、その信号に含まれる情報を受け取るようにその少なくとも1つの他のポートを構成するステップであって、その情報に応じて回路が動作する、その少なくとも1つの他のポートを構成するステップとをさらに含む。この受け取るステップは、制御情報およびデータ情報のうちの少なくとも一方に相当する情報を含む信号を、少なくとも1つの他のポートにおいて受け取るステップを含む。

本態様の別の実施形態では、メモリ素子に電源投入するステップは、電源電圧が所定のレベルに達することを検出するステップを含み、電圧には電源電圧が含まれる。ポートの電圧は、電源電圧が所定のレベルに達するときに検出され、そのポートには、第1の動作モードで使用されるが第2の動作モードでは使用されない、既存のポートが含まれる。本実施形態では、電源電圧が所定のレベルに達するときに、この既存のポートの低論理レベルをラッチする。この既存のポートは、低論理レベルをラッチした後、高論理レベルと低論理レベルとを切り替えることができる。本態様のさらに別の実施形態では、この既存のポートは、低論理レベルをラッチした後、高論理レベルと低論理レベルとを切り替えることができる。設定するステップは、ポート上で電圧を検出するときにモード信号を第1の論理レベルに駆動するステップであって、ポート上で電圧を検出しないときはそのモード信号を第2の論理レベルに駆動する、モード信号を第1の論理レベルに駆動するステップを含むことができる。設定するステップは、第1の論理レベルのモード信号に応じて、メモリ素子の制御ポートおよびデータポートを非同期回路に結合するステップと、第2の論理レベルのモード信号に応じて、メモリ素子の制御ポートおよびデータポートを同期回路に結合するステップとをさらに含むことができる。オプションで、第1の論理レベルのモード信号に応じて同期回路から電源電圧を切り離し、第2の論理レベルのモード信号に応じて非同期回路から電源電圧を切り離すことができる。本実施形態では、この非同期回路は、復号された非同期コマンド信号を提供するための非同期コマンドデコーダと、復号された同期コマンド信号を提供するための同期コマンドデコーダとを含む。設定するステップは、モード信号に応じて、復号された非同期コマンド信号および復号された同期コマンド信号のうちの一方を、制御ロジックに選択的に渡すステップをさらに含むことができる。この復号された非同期コマンド信号と、復号された同期コマンド信号とは互いに同一のものとすることができる。

第2の態様では、第1のモードおよび第2のモードで動作するように構成可能なメモリ素子を提供する。このメモリ素子は、ポート、インタフェースおよび制御回路、ならびにモード検出器を含む。ポートは、第1のモードに対応する第1の機能割当および第2のモードに対応する第2の機能割当のうちの一方を受け取る。インタフェースおよび制御回路は、ポートの少なくとも1つからコマンドを受け取り、そのコマンドを第1のモードおよび第2のモードのうちの一方で復号するように構成可能である。コマンドは、このメモリ素子のコア回路を制御するために復号される。モード検出器は、電圧供給を検出するときにコマンドを第1のモードで復号し、電圧供給を検出しないときにコマンドを第2のモードで復号するようにインタフェースおよび制御回路を構成するために、ポートのうちの選択されたポートに接続される。本実施形態では、このインタフェースおよび制御回路は、同期回路、非同期回路、制御ロジック、およびセレクタを含む。同期回路は、コマンドを受け取るため、およびモード検出器が電圧供給を検出しないときに、復号された同期コマンド信号を生成するためにポートに結合される。非同期回路は、コマンドを受け取るため、およびモード検出器が電圧供給を検出するときに、復号された非同期コマンド信号を生成するためにポートに結合される。制御ロジックは、その復号された同期コマンド信号および復号された非同期コマンド信号に応じて、同一の内部制御信号を生成する。セレクタは、検出された電圧供給の状態に応じて、復号された同期コマンド信号および復号された非同期コマンド信号のうちの一方を制御ロジックに選択的に渡す。

本実施形態では、このモード検出器は、電圧検出器およびモードロジックを含む。電圧検出器は、電圧供給が所定のレベルに達したときに状態信号を提供する。モードロジックは、その状態信号に応じて、モード信号を第1の論理レベルから第2の論理レベルへと駆動するために、選択されたポートに結合され、さらにその選択されたポートは電圧供給以外の電圧レベルにバイアスされる。同期回路は、ポートおよび同期コマンドデコーダのそれぞれに結合される同期バッファを含み、非同期回路は、ポートおよび非同期コマンドデコーダのそれぞれに結合される非同期バッファを含む。第1の機能割当および同じタイプの第2の機能割当での各ポートは、同期バッファおよび非同期バッファの両方として機能する共通バッファを有し、そのタイプは、入力タイプおよび出力タイプのうちの一方とすることができる。インタフェースおよび制御回路は、第1の論理レベルのモード信号に応じて、ポートのそれぞれを同期バッファを介して同期コマンドデコーダに選択的に結合し、第2の論理レベルのモード信号に応じて、ポートのそれぞれを非同期バッファを介して非同期コマンドデコーダに選択的に結合するための信号経路スイッチをさらに含む。このインタフェースおよび制御回路は、第1の電源スイッチおよび第2の電源スイッチをさらに含む。第1の電源スイッチは、第2の論理レベルのモード信号に応じて電圧供給を同期回路から切り離すのに対し、第2の電源スイッチは、第1の論理レベルのモード信号に応じて電圧供給を非同期回路から切り離す。さらなる代替実施形態では、このモードロジックは、状態信号に応じて第2の論理レベルのモード信号を保持するためのラッチを含むことができ、選択されたポートは、第1のモードおよび第2のモードのうちの一方の通常動作中に使用される機能的ポートとすることができ、または選択されたポートは、第1のモードおよび第2のモードの両方の通常動作中に使用されない専用ポートである。

第3の態様では、メモリコントローラおよび複数のメモリ素子を含むメモリシステムを提供する。このメモリコントローラは、第1の信号機能割当および第2の信号機能割当を有する制御信号を提供する。複数のメモリ素子は、ポートが電源投入シーケンス中に電源電圧にバイアスされることに応じて、第1の信号機能割当および第2の信号機能割当のうちの一方を受け取るようにそれぞれ構成可能である。複数のメモリ素子のそれぞれは、ポートが電源投入シーケンス中に別の電源電圧にバイアスされるとき、第1の信号機能割当および第2の信号機能割当のもう一方を受け取るように構成される。この第3の態様には、いくつかの実施形態がある。このポートは、第1の信号機能割当の一部とし、第2の機能割当では使用しないこととすることができる。このポートは、第1の信号機能割当および第2の機能割当の両方で使用しないこととすることができる。このポートは、電源電圧に物理的に結合することができる。このポートは、回路により、電源電圧に静的に保つことができる。

本発明の他の態様および特徴は、本発明の特定の実施形態についての以下の説明を添付図面と併せて検討することにより当業者に明らかになる。

次に本発明の実施形態を、一例としてのみ、添付図面を参照して説明する。

不揮発性メモリシステムのブロック図である。 図1Aで使用するフラッシュメモリ素子の図である。 直列メモリシステムのブロック図である。 図2Aで使用する直列インタフェースフラッシュメモリ素子の図である。 非同期メモリ素子のブロック図である。 同期直列メモリのブロック図である。 図4Aの入力直列/並列レジスタブロックのブロック図である。 本発明の一実施形態による二重機能メモリ素子のブロック図である。 同期フラッシュメモリコントローラと二重機能メモリ素子との相互接続例を示す概略図である。 非同期フラッシュメモリコントローラと二重機能メモリ素子との別の相互接続例を示す概略図である。 図5に示すモード検出器ブロック、ならびにインタフェースおよび制御回路ブロックの一実施形態のブロック図である。 図7のモード検出器の回路概略図の一例を示す図である。 図7のモード検出器が非同期動作モードを検出することを示すタイミング図である。 図7のモード検出器が同期動作モードを検出することを示すタイミング図である。 図5に示すモード検出器ブロック、ならびにインタフェースおよび制御回路ブロックの別の実施形態のブロック図である。 図7および図10の実施形態で示すインタフェースおよび制御回路ブロックの、コントローラとコマンドデコーダとの間の信号経路配置のブロック図である。 この二重機能メモリ素子のクロックポートCK用のバッファ回路の回路概略図である。 この二重機能メモリ素子の入力データポートDnおよび出力データポートQn用のバッファの回路概略図である。 二重機能メモリ素子を備えるメモリシステムを動作させる方法を示す流れ図である。

本発明は、一般に、非同期動作モードおよび同期動作モードなど、2つの異なる動作モードを両立できる二重機能メモリ素子アーキテクチャを提供する。

フラッシュメモリは、例えばデジタルカメラやポータブルデジタル音楽プレイヤなどの消費家電用の大容量記憶装置として広範に使用される、一般的なタイプの不揮発性メモリである。2つの積層ダイで構成される現在入手可能なフラッシュメモリ素子の密度は、32Gビット(4GB)までとすることができ、この密度は、1つのフラッシュ素子のサイズが概して小さいため、世間に普及しているUSBフラッシュドライブで使用するのに適している。

8メガピクセルのデジタルカメラや、音楽および映像機能を備えたポータブルデジタル娯楽用装置の登場は、単一のフラッシュメモリ素子では満たすことができない可能性がある、大量のデータを記憶するための極めて大きい記憶容量に対する需要に拍車をかけた。したがって、利用可能な記憶容量を効果的に増加させるために、複数のフラッシュメモリ素子がシステム内に一緒に組み合わせられる。例えば、そのような用途では20GBのフラッシュ記憶密度が要求され得る。

図1Aは、ホストシステム12と一体化された不揮発性メモリシステム10のブロック図である。このシステム10は、ホストシステム12と通信するメモリコントローラ14、ならびに複数の不揮発性メモリ素子16-1、16-2、16-3、および16-4を含む。例えば、不揮発性メモリ素子16-1〜16-4は、非同期フラッシュメモリ素子とすることができる。ホストシステム12は、マイクロコントローラ、マイクロプロセッサなどの処理装置またはコンピュータシステムを含む。図1Aのシステム10は、1つのチャネル18を含むように編成され、メモリ素子16-1〜16-4がチャネル18に並列に接続される。当業者は、このシステム10では、チャネル18に4個より多い、または4個より少ないメモリ素子を接続できることを理解すべきである。ここで図示する例では、メモリ素子16-1〜16-4は非同期式であり、互いに並列に接続される。

チャネル18は、チャネル18の対応するメモリ素子のすべてに接続される、データ線および制御線を含む1組のコモンバスを含む。各メモリ素子は、メモリコントローラ14が提供する個々のチップ選択(イネーブル)信号CE1#、CE2#、CE3#、およびCE4#を用いてイネーブルされ、またはディスエーブルされる。この例および以下の例では、「#」は、信号が活動状態の低論理レベル信号であることを意味する。この体系では、チップ選択信号のうちの1つが典型的には1回につき選択されて、対応する不揮発性メモリ素子16-1〜16-4のうちの1つをイネーブルする。メモリコントローラ14は、ホストシステム12の動作に応じて、コマンドおよびデータを、チャネル18を介して、選択されたメモリ素子に発行する役割を担う。メモリ素子から読み出されるデータ出力は、チャネル18を介して、メモリコントローラ14およびホストシステム12に返送される。このシステム10は、メモリ素子16-1〜16-4がチャネル18に対して並列に接続される、マルチドロップバスを含むと概して言われる。

図1Bは、図1Aのメモリシステムで使用することができるフラッシュメモリ素子16-1〜16-4のうちの1つの図である。このフラッシュメモリ素子は、例えば電源ピン、制御ピン、およびデータピンを含む、いくつかの入力および出力ポートを含む。電源ピンには、このフラッシュメモリ素子のすべての回路に電源を供給するためのVCCおよびVSSが含まれる。当技術分野でよく知られているように、入力および出力バッファのみを供給するために、さらなる電源ピンを設けることもできる。以下のTable 1(表1)は、制御ピンおよびデータピンの一覧、それらのピンに対応する説明、定義、および論理状態の例を示す。これらのピンは、パッケージ化された装置の信号または電圧をボードに相互接続するために使用される、ポートの物理的表示の一例であることを指摘しておく。このポートは、例えば組込みシステムおよびSIP(システムインパッケージ)システム用の端子や接点など、他のタイプの接続点を含むことができる。

チップイネーブルCE#を除き、他のすべてのピンが、チャネル18を構成する個々のグローバル線に結合される。メモリコントローラ14により、個別のチップイネーブル信号が各フラッシュメモリ素子に提供される。

図1Aのメモリシステム10の問題点は、不揮発性メモリ素子のそれぞれが、データを受け取り、かつ提供するための1つの特定のデータインタフェースを備えることである。図1Aの例では、このインタフェースは、非同期フラッシュメモリ素子で一般に使用される並列データインタフェースである。複数ビットのデータを並列に提供する標準的な並列データインタフェースは、その定格動作周波数を超えて動作する場合、信号品質を劣化させる、例えば漏話、信号スキュー、および信号減衰などのよく知られている通信劣化影響を受けることが知られている。

データスループットを向上させるため、同一出願人による米国特許公報第20070076479号に直列データインタフェースを備えるメモリ素子が開示されており、このメモリ素子は、例えば200MHzの周波数でデータを直列に送受信する。この米国特許公報第20070076479号に記載のメモリ素子は、参照によりその内容が全体として本明細書に組み込まれている、2007年2月16日に出願された同一出願人による米国仮特許出願第60/902,003号に記載されるような、互いに直列接続されたメモリ素子のシステムで使用することができる。

図2Aは、直列メモリシステムの概念的性質を示すブロック図である。図2Aでは、直列リング型トポロジメモリシステム20は、少なくとも1つの出力ポートSoutおよび入力ポートSinを備えるメモリコントローラ22と、直列接続されるメモリ素子24、26、28、および30とを含む。これらのメモリ素子は、例えば直列インタフェースフラッシュメモリ素子とすることができる。図2Aには示さないが、各メモリ素子はSin入力ポートとSout出力ポートとを備える。入力ポートおよび出力ポートは、メモリ素子がその一部分をなすシステムに、そのメモリ素子をインタフェースする、1つまたは複数の物理的なピンもしくは接続点で構成される。一例では、これらのメモリ素子は、フラッシュメモリ素子とすることができる。あるいは、これらのメモリ素子は、DRAM、SRAM、または、コマンドを実行し、もしくはコマンドおよびデータを次のメモリ素子に通すための、特定のコマンド構造に適合する入力/出力インタフェースを備えるという条件で、他の任意のタイプのメモリ素子とすることができる。図2Aのこの例は、4個のメモリ素子を含むが、代替構成では1個のメモリ素子または任意の適切な数のメモリ素子を含むことができる。したがって、Soutにメモリ素子24が接続されているので、メモリ素子24がシステム20の最初の素子である場合、メモリ素子30はSinに接続されているので、メモリ素子30はN番目のまたは最後の素子であり、ただし、Nはゼロより大きい整数である。メモリ素子26から28は、最初のメモリ素子と最後のメモリ素子との間の直列接続されたメモリ素子の間に入る。図2Aの例では、メモリ素子26から28は同期式であり、互いにおよびメモリコントローラ22に直列接続される。

図2Bは、図2Aのメモリシステムで使用することができる、直列インタフェースフラッシュメモリ素子(例えば24から28)の図である。この直列インタフェースフラッシュメモリ素子の例は、電源ピン、制御ピン、およびデータピンを含む。電源ピンには、このフラッシュメモリ素子のすべての回路に電源を供給するためのVCCおよびVSSが含まれる。当技術分野でよく知られているように、入力および出力バッファのみを供給するために、さらなる電源ピンを設けることもできる。以下のTable 2(表2)は、制御ピンおよびデータピンの一覧、それらのピンに対応する説明、および論理状態の例を示す。

図2Aに示す構成例では、すべてのメモリ素子に並列に提供されるCE#を除き、すべての信号がメモリコントローラ22から直列の各メモリ素子に直列に渡される。

図2の直列接続メモリシステムについてのさらなる詳細は、2008年2月15日に出願された同一出願人による米国特許出願第12/032,249号に開示されており、この出願は、各メモリ素子が並列クロック信号を受け取る直列メモリシステム、および各メモリ素子がソース同期クロック信号を受け取る直列メモリシステムについて記載する。

図1Bの一般に入手可能な非同期フラッシュメモリ素子と、図2Bのより最近の直列インタフェースフラッシュメモリ素子との両方を有することは、メモリシステムの製造業者が両方のタイプのメモリシステムを提供することを可能にする。しかし、このことは、2つの異なるタイプのメモリ素子を調達し、購入しなければならないため、恐らくメモリシステムの製造業者にとってコスト上昇を発生させる。当業者は、大量に購入する場合はメモリ素子当たりの価格は安くなり、そのため、メモリシステムのコストを最小限に抑えるために大量購入が行われることを理解する。したがって、製造業者は両方のタイプのメモリシステムを提供することができながら、一方のタイプのメモリ素子の市場需要が高いことが原因で、他方のタイプのメモリ素子の市場需要が落ちるリスクを負う。このことは、それらの製造業者に、使用できないメモリ素子の購入貯蔵品を残す可能性がある。

図1Bおよび図2Bに示すように、機能ピンの割り当て、または非同期フラッシュメモリ素子および直列インタフェースフラッシュメモリ素子の定義は実質的に互いに異なり、よって、互いに相いれない。これは、図2Bの直列インタフェースフラッシュメモリ素子がマルチドロップメモリシステムで使用できず、同様に、図1Bの非同期フラッシュメモリ素子が直列接続リング型トポロジメモリシステムで使用できないことを意味する。

これらの実施形態によれば、例えば同期モードおよび非同期モードなど、2つの異なる動作モードで使用することができる二重機能メモリ素子が提供されている。より詳細には、この二重機能メモリ素子は、非同期機能または動作と、同期機能または動作とを両立できる。非同期動作モードと同期動作モードとの間の違いを説明するために、以下の実施形態では、対応するメモリコントローラに並列接続するための非同期フラッシュメモリ素子と、対応するメモリコントローラに直列接続するための同期フラッシュメモリ素子とを示す。本明細書で示そうとするアーキテクチャおよび回路の実施形態は、他の装置への並列相互接続または直列相互接続に限定されることなく、他のメモリ素子に適用することができる。

本発明の一実施形態は、非同期動作と同期直列動作とを両立できる二重機能メモリ素子アーキテクチャを提供する。この二重機能メモリ素子アーキテクチャは、2つの異なるピン配列定義または機能を有する1組のポートを含む。このメモリ素子のポートとコア回路との間に結合されるのが、非同期および同期入力/出力信号経路または回路である。この信号経路は、ポートに結合される共用バッファまたは専用バッファ、非同期コマンドデコーダおよび同期コマンドデコーダ、スイッチ回路網、ならびにモード検出器を含む。モード検出器は、ポートからこの二重機能メモリ素子の動作モードを判定し、適切なスイッチ選択信号を提供する。そのスイッチ選択信号に応じて、スイッチ回路網が、入力信号または出力信号を非同期回路もしくは同期回路を介して送る。適切なコマンドデコーダが、入力信号を解釈し、対応する動作を開始するための所要の信号を共用制御ロジックに提供する。

典型的な非同期メモリ素子と、同期直列メモリ素子との間の違いおよび類似点について説明する。図3は、非同期メモリ素子のブロック図であるのに対し、図4は、同期直列メモリ素子のブロック図である。

図3の非同期フラッシュメモリ素子40は、2つの主回路ブロックを含む。第1の主回路ブロックは、I/Oバッファ42、44および46、レジスタ48、50および52、ならびに制御回路54で構成される、インタフェースおよび制御回路ブロックである。当業者は、概略図を単純化するために、このインタフェースおよび制御回路ブロックの回路の機能ならびに多くの詳細を図示していないことを理解すべきである。例えば、回路ブロックを相互接続する線は、使用される特定の信号を詳述せず、単に接続されたブロック間の機能的関係を示すに過ぎない。出力バッファ42は、R/B#出力ポートを駆動し、制御バッファ44は、個々の入力制御ポートにそれぞれ接続される入力バッファを含み、データバッファ46は、データを受け取りかつデータを個々のI/Oポートに駆動するための双方向バッファを含む。この例では、制御バッファ44は、CE#、CLE、ALE、WE#、RE#、およびWP#入力制御ポート用の入力バッファを含む。この例では8つのデータI/Oポートがあり、したがって、8つの双方向バッファがある。非同期入力バッファおよび出力バッファの回路については当技術分野でよく知られており、これ以上詳細に説明する必要はない。

非同期フラッシュメモリ素子40において消去、プログラム、読出しなどの操作を実行するために、データI/Oポートを介してコマンドが提供される。このコマンドは、実行されている動作に応じた、特定の操作、アドレス情報、およびデータに相当するOPコード(操作コード)を含むことができる。アドレスおよび書込み(プログラム)データの長さは8ビットより大きい可能性があるので、すべてのアドレスおよび書込みデータビットが適切なレジスタにラッチされる前に、複数の入力反復または入力サイクルが必要であり得ることを指摘しておく。OPコードデータはコマンドレジスタ48にラッチされ、読出し操作およびプログラム操作用のアドレス情報はアドレスレジスタ50にラッチされる。OPコードデータは制御回路54に提供され、制御回路54は、例えばコマンドデコーダやコマンドインタプリタなど、そのOPコードを復号するためのロジックを含む。制御回路54は、インタフェースおよび制御回路ブロックの回路と、第2の主回路ブロックの回路との両方を動作させるために、所要のタイミングで内部制御信号を生成する制御ロジックをさらに含む。

第2の主回路ブロックは、高電圧発生器56、行プリデコーダ58、行デコーダ60、列プリデコーダ62、列デコーダ64、ページバッファ66、およびメモリアレイ68で構成される、コア回路である。これらの回路は、フラッシュメモリに詳しい者によく知られている。高電圧発生器56は、プログラム操作および消去操作の両方で使用することができる。以下の回路の説明は、読出し操作に関する。行プリデコーダ58は、アドレスレジスタ50から行アドレスを受け取るのに対し、列プリデコーダ62は、アドレスレジスタ50から列アドレスを受け取る。事前復号された行信号を行デコーダ60が使用して、データページにアクセスするためにメモリアレイ68のワード線を駆動する。選択されたワード線に接続された、メモリセル内に記憶されたデータが感知され、ビット線を介してページバッファ66に記憶される。事前復号された列信号は、ページバッファ66から1組の8ビットのデータを選択してデータバッファ46に出力するために、列デコーダ64が使用する。アサートされる制御信号のシーケンスおよびタイミングは、受信されるOPコードに応じて制御回路54から生じることに留意すべきである。

同様に、図4Aの同期直列メモリ100は、2つの主回路ブロックを含む。第1の主回路ブロックは、制御インタフェース102、直列インタフェース104、入力直列/並列レジスタブロック106、および出力並列/直列レジスタブロック108で構成される、インタフェースおよび制御回路ブロックである。制御インタフェース102は入力バッファ回路を含み、CS#、SCLK、およびRST#それぞれに対応する、内部チップ選択信号chip_sel、内部クロック信号sclki、および内部リセット信号resetを生成する。信号chip_selが主に直列インタフェース104によって使用されるのに対し、resetおよびsclkiは、メモリ100全体にわたる回路の多くによって使用される。第2の主ブロックは、メモリアレイ110、感度増幅器およびページバッファ回路112、行デコーダ114、列デコーダ116、および高電圧発生器118で構成される、コア回路である。概して、このコア回路の回路は、図3の非同期フラッシュメモリ素子40で示した回路と同じとすることができ、それは、これらの回路が、同期直列メモリ100のインタフェースおよび制御回路ブロックから受け取られる同じアドレス、データ、および制御信号に応答することを意味する。非同期フラッシュメモリ素子40と、同期直列メモリ100との間の主な違いは、これらの制御信号がどのように受け取られ、コア回路に提供されるかにある。図3の非同期フラッシュメモリ素子40のインタフェースおよび制御回路ブロックはよく知られているが、同期直列メモリ100の同名の回路ブロックはまったく異なる。

直列インタフェース104は、直列入力データD[n]、コマンドストローブ入力CSI、およびデータストローブ入力DSIを受け取るための入力バッファと、直列出力データQ[n]、コマンドストローブ出力CSO(CSIのエコー)、およびデータストローブ出力DSO(DSIのエコー)を提供するための出力バッファとを含む。これらの信号は、前述のように物理的なピン、端子、またはコネクタとすることができる、対応する入力/出力ポートにおいて提供され、受け取られる。直列インタフェース104の入力バッファおよび出力バッファは、入力信号をバッファリングし、出力信号を駆動するための当技術分野でよく知られている回路を用いて実装することができる。ただし、これらの入力バッファは、受け取ったデータを入力直列/並列レジスタブロック106に渡す以外の機能も実行することを指摘しておく。より詳細には、直列インタフェース104の各入力バッファは、自らが受け取る入力信号を対応する出力バッファに渡して、データフロースルー機能を実現することができる。例えば、CSI用の入力バッファは、受け取ったCSI信号をCSO用の出力バッファに渡す。同様に、D[n]用の入力バッファは、受け取ったデータ信号をQ[n]用の出力バッファに渡し、DSI用の入力バッファは、受け取ったDSI信号をDSO用の出力バッファに渡す。このインタフェースは、両立式の直列インタフェースを備える複数のメモリ素子を、図2Aのメモリシステムに示すように、互いに直列接続することを可能にする。

メモリ素子100と図3のメモリ素子40との間の主な違いは、メモリ素子100では、すべてのコマンド、データ、およびアドレス情報が、直列ビットストリームにより受け取られることであることが、当業者には明らかであろう。直列入力D[n]がこの直列データストリームを受け取り、ただし、より高スループットのデータローディングおよびデータ出力を実現するための、「n」個の直列入力、および対応する数の「n」個の直列出力があってよい。したがって、整数nはゼロより大きい整数とすることができるが、ここでの説明を単純化するために、n=1と仮定する。

直列インタフェース104は、バッファされた直列入力データSER_INを提供し、出力並列/直列レジスタブロック108から、直列出力データSER_OUTを受け取る。入力直列/並列レジスタブロック106がSER_INを受け取り、それを1組の並列信号PAR_INに変換する。後にさらに詳細に説明するように、この入力直列/並列レジスタブロック106は、OPコードコマンド、データ、およびアドレスのビット情報を並列形式に変換するための直列/並列レジスタと、コア回路を制御するために必要な内部制御信号を生成するためのコマンドデコードロジックとを含む。したがって、PAR_INは、コア回路を特定のシーケンスおよび/またはタイミングで活動化するための入力データDIN、列アドレスC_ADDR、行アドレスR_ADDR、および他の制御信号(不図示)を含む。出力並列/直列レジスタブロック108は、1組の並列出力データDOUTを受け取り、それを直列出力データSER_OUTに変換し、このSER_OUTはその後、直列インタフェース104を介してデータストリームQ[n]として提供される。SER_INビットストリームがどのように並列アドレス、コマンド、およびデータ信号に変換されるのかを図示するために、入力直列/並列レジスタブロック106についての詳細を図4Bに示す。

図4Bは、図4Aに示す入力直列/並列レジスタブロック106の構成例を示す概略図である。前述のように、この回路は入力データストリームSER_INを受け取り、SER_INを並列データ群に変換する。具体的には、SER_INは、コマンドCMD、列アドレスC_ADD、行アドレスR_ADD、および入力データDATA_INを提供するように変換することができる。この入力直列/並列レジスタブロック106は、コマンドレジスタ130、一時レジスタ132、および直列データレジスタ134を含む。直列入力データストリームのデータ構造はあらかじめ決められているため、入力データストリームのうちの特定数のビットが前述のレジスタに分配される。例えば、コマンドに相当するビットをコマンドレジスタ130に記憶することができ、行アドレスおよび列アドレスに相当するビットを一時レジスタ132に記憶することができ、入力データに相当するビットを直列データレジスタ134に記憶することができる。この直列入力データストリームのビット分配は、本発明の実施形態に関連しない様々な方法で、他の回路によって制御することができる。

入力直列/並列レジスタブロック106は、コマンドレジスタ130からコマンド信号を並列に受け取り、復号されたコマンドCMDを生成する、コマンドインタプリタ136を含む。コマンドインタプリタ136は、受け取ったコマンドを復号するための、相互接続された論理ゲートまたはファームウェアを用いて実装される標準的回路である。図4Aまたは図4Bには示さないが、復号されたコマンドCMDは、実行されている動作に応じてコア回路の特定の回路を特定のシーケンスで、かつ/または特定のタイミングでイネーブルする役割を担う制御ロジックによって受け取られる。

スイッチコントローラ138は、CMDから1つまたは複数の信号を受け取って単純なスイッチ回路140を制御する。スイッチ回路140は、一時レジスタ132に記憶されたすべてのデータを並列に受け取り、復号されたコマンドCMDに従い、列アドレスレジスタ142および行/バンクレジスタ144の一方または両方にデータをロードする。一時レジスタは、必ずしも列アドレスデータおよび行/バンクアドレスデータの両方を含むとは限らない可能性があるので、この復号が好ましくは行われる。例えば、ブロック消去コマンドを有する直列入力データストリームは行アドレスしか使用せず、この場合、一時レジスタ132に記憶された関連ビットのみが行/バンクレジスタ144にロードされる。データレジスタ146は、コマンドインタプリタ136の制御下で、変換された並列データを直列データレジスタ134から直接受け取る。図4Bに示すすべての回路がコマンドインタプリタ136によって制御され得るが、この概略図の明瞭性を保つために信号は図示していないことを指摘しておく。プログラミング操作のために、列アドレスレジスタ142は並列信号C_ADDRを提供し、行/バンクアドレスレジスタ144は並列信号R_ADDRを提供し、データレジスタ146は並列信号DINを提供する。全体として、CMD、C_ADDR、R_ADDR、およびDINが、1組の並列信号PAR_INを形成する。これらの並列信号それぞれのビット幅は指定されておらず、それは所望の幅が、特定の設計またはアーキテクチャ向けにカスタマイズ可能もしくは調整可能な設計パラメータだからである。

前の考察を見ても分かるように、非同期フラッシュメモリ40および同期直列メモリ100のインタフェースおよび制御回路ブロックは互いに本質的に異なる。この違いは、2つのメモリ素子のピンで受け取られる入力制御信号が異なり、個々のメモリ素子を適切に動作させるために、各組の信号が特定のシグナリングプロトコルに従うことによる。ただし、両方のメモリ素子が同じコア回路を使用することができるため、結果として生じる、各メモリ素子のコア回路を制御するための信号は機能的に同じである。したがって、各メモリ素子のポートとコア回路との間の、入力信号経路および出力信号経路の違いをこうして理解した状態で二重機能メモリ素子アーキテクチャが形成される。

図5は、本発明の一実施形態による二重機能メモリ素子のアーキテクチャ図である。この二重機能メモリ素子200は、2つのモードのうちの一方で選択的に動作し、各モードは特定の組の外部信号に応答する。ここで説明する実施形態の一例では、一方のモードが、非同期フラッシュメモリ素子40の動作に対応する非同期モードであり、もう一方のモードが、同期直列メモリ100の動作に対応する同期直列モードである。

二重機能メモリ素子200は、複数の専用の入力、出力、および双方向I/Oポート202を備え、このメモリ素子のパッケージングにおいて形成される1組の集合的なピンを表すために、そのうちの1つだけを図示する。特定の個別ポート202は2つの異なる外部信号を受け取るように設計され、これは、例えば二重機能メモリ素子200の物理的パッケージが、メモリコントローラから生じる2つの異なる組の信号に結合可能な1組のピンを含むことを意味する。したがって、メモリ素子200は、より多い数のポートを備えるタイプのメモリ素子に対応する少なくともすべてのポートを含む。二重機能メモリ素子200は、3つの主回路ブロックで構成され、第1のブロックがコア回路204であり、第2のブロックがインタフェースおよび制御回路ブロック206であり、第3のブロックがモード検出器208である。コア回路204は、例えば図3および図4Aに示すコア回路と同じものとすることができる。インタフェースおよび制御回路ブロック206は、コア回路204とポート202との間に2つの信号経路を含み、選択される動作モードに関し、それらの信号経路のうちの一方のみが活動状態にある。モード検出器208は、ポート202のうちの1つの電圧レベルを検出し、ポート202に与えられる1組の外部信号に対応する信号経路をイネーブルする。

本実施形態では、インタフェースおよび制御回路ブロック206は、インタフェース回路210、セレクタ212、および制御ロジック214を含む。インタフェース回路210は、同期信号経路および非同期信号経路にそれぞれ対応する、ポート202に選択的に結合される同期回路218および非同期回路220を含む。概して、同期直列信号経路は、同期回路218およびセレクタ212を含む。同期回路218は、入出力バッファ、データレジスタ、アドレスレジスタ、およびコア回路204とやり取りされる入力信号または出力信号を調整するために必要な他の任意の回路を含む。例えば、この同期回路218は、同期コマンドインタプリタを含む、図4Aの入力直列/並列レジスタブロック106のすべての要素を含むことができる。

非同期信号経路は、非同期回路220およびセレクタ212を含む。非同期回路220は、コア回路204とやり取りされる入力信号または出力信号を調整するための、図3に示すバッファ42、44、46、およびレジスタ48、50、および52を含むことができる。同期回路218および非同期回路220はそれぞれ、復号されたコマンド信号およびコア回路信号を提供し、メモリアレイからの読出しデータを受け取ることができる。同期回路218のコマンドデコーダが、復号されたコマンド信号S_DECを提供する一方で、非同期回路220のコマンドデコーダが、復号されたコマンド信号A_DECを提供する。S_DECおよびA_DECはどちらもセレクタ212に提供され、セレクタ212は一方のみを制御ロジック214に通す。制御ロジック214は、読出し操作、プログラム操作、および消去操作を含むすべての操作に関してコア回路204を動作させるために必要な信号を生成する。コア回路信号は、入力データ、メモリアドレス情報、またはメモリアレイに書き込もうとするデータ、およびコア回路204が使用する他の制御信号を含む。図5に、これらの信号を信号DATA/CTRLとして集合的に図示する。これらの信号は制御ロジックによって使用されず、そのためコア回路204に直接提供される。DATA/CTRLは、同期回路218または非同期回路220のいずれかの出力バッファに提供される、メモリアレイからの読出しデータをさらに含む。

ポート202のうちの1つをモニタするモード検出器208が、スイッチ信号MODEを提供する。信号MODEは、外部入力信号または出力信号を、同期回路218もしくは非同期回路220のいずれかを介して選択的に送るためのインタフェース回路210に提供される。後に説明するように、2つの異なる外部信号を受け取る一部のポート202は同じ回路を共用し、次いで、バッファされた信号が、MODEに応じて非同期信号経路または同期信号経路を介して送られる。他のポート202は、様々な外部信号に対応するために様々な専用回路を備え、よってポート202は、MODEに応じて、選択されたバッファ回路に直接結合される。したがって、共用バッファ回路は、同期バッファ回路および非同期バッファ回路の両方として動作する。

図5は、同期直列信号経路および非同期信号経路に関する信号の、全体的な経路を示すことを意図していることを指摘しておく。例えばデータ信号やアドレス信号、またはさらなるダウンストリーム信号を生成するために、対応する制御ロジックが必要としない他の任意の信号など、同期回路218および非同期回路220が提供する一部の信号は、セレクタ212に直接、またはコア回路204に直接通されることを理解すべきである。同様に、コア回路204が提供する読出しデータは、回路218および220に直接、またはセレクタ212を介して通すことができる。同期直列信号経路および非同期信号経路はどちらも、単方向信号および双方向信号を含むことができる。単方向信号は、コア回路204を制御するために使用され、ポート202または制御ロジック214から提供されるアドレス信号および制御信号を含む。双方向信号は、読出しデータおよびプログラムデータを運ぶ、データ線またはデータバスを含む。

モード検出器208は、同期回路218または非同期回路220を介して信号を送るスイッチ手段を制御するためにインタフェース回路210が使用する、スイッチ信号MODEを提供する。モード検出器208は、ポート202のうちの1つで検出される静電電圧レベルに応じて、MODEを特定の論理レベルに静的に設定する。具体的には、モード検出器208は、電源投入シーケンス中に特定のポート202の電圧レベルをモニタし、この特定のポート202が電圧供給レベルなどの特定の電圧レベルに電気的にバイアスされているかどうかを判定する。その特定のポート202が特定の電圧供給レベルにバイアスされている場合、MODEが特定の論理レベルに設定される。さもなければ、MODEは別の論理レベルに設定される。したがって、特定のポート202に印加される電圧レベルは、残りのポート202に与えられる1組の外部信号に対応する。

図6Aは、メモリシステム300の一例における、フラッシュメモリコントローラと、図5の二重機能メモリ素子の実施形態との相互接続を示す概略図である。図6Aでは、メモリシステム300は、1つの二重機能メモリ素子304に接続された同期フラッシュメモリコントローラ302を含み、その二重機能メモリ素子304は図5に示すアーキテクチャを備えることができる。省略時は、この二重機能メモリ素子304は、前にTable 2(表2)に列挙した入力/出力ポートを含む。VCC電源およびVSS電源が、同期フラッシュメモリコントローラ302および二重機能メモリ素子304両方の対応するVCCポートおよびVSSポートに物理的に接続される。図6Aの例では、RST#ポートを図5のモード検出器208がモニタし、このポートは、同期フラッシュメモリコントローラ302の対応するRST#ポートに接続される。二重機能メモリ素子304のRST#ポートは、二重機能メモリ素子304の動作モードを判定する結合オプション(bond option)とすることができる。この例では、電源投入中、RST#がVSS電圧レベルに保たれて、二重機能メモリ素子304を同期直列モードで動作するように構成する。したがって、各ポートは同期直列信号経路に結合される。

図6Bは、メモリシステム310の一例における、フラッシュメモリコントローラと、図5の二重機能メモリ素子の実施形態との相互接続を示す概略図である。図6Bでは、メモリシステム310は、図6Aのものと同じ二重機能メモリ素子304に接続された、非同期フラッシュメモリコントローラ312を含む。この非同期フラッシュメモリコントローラ312は、前にTable 1(表1)に列挙した信号をやり取りするためのポートを含む。VCC電源およびVSS電源が、非同期フラッシュメモリコントローラ312および二重機能メモリ素子304両方の対応するVCCポートおよびVSSポートに物理的に接続される。図6Bは、非同期フラッシュメモリコントローラ312が提供する信号の、二重機能メモリ素子304のポートへの割り当ての一例を示す。図6Aの例において見られるように、RST#ポートは図5のモード検出器208によってモニタされるが、ここではVCC電源に物理的に接続されている。あるいは、VCCに物理的に接続する代わりに、RST#は、他の回路によりVCCレベルに静的に保つことができる。二重機能メモリ素子304のデータ入力ポートD[n]は、非同期フラッシュメモリコントローラ312のどのポートにも接続されておらず、オプションでVSSに接続可能であることを指摘しておく。この例では、電源投入中、VCC電源に結合されているRST#が、二重機能メモリ素子304に非同期直列モードで動作するように信号で伝える。したがって、各ポートは非同期直列信号経路に結合される。このメモリシステム300および310の例に対する代替構成では、任意の数の二重機能メモリ素子をメモリ素子304に直列に接続することができ、最後の二重機能メモリ素子は、自らの出力を、メモリコントローラ302または312の対応する入力に接続される。

図7は、図5のモード検出器208ならびにインタフェースおよび制御回路ブロック206の一実施形態を示すブロック図である。回路ブロックを相互接続する線は、使用される特定の信号を詳述せず、単に接続されたブロック間の機能的関係を示すに過ぎない。モード検出器208は、VCC検出器400などの電源検出器、およびモードロジック402を含む。VCC検出器400は、電源VCCが適切なレベルに達したことを示す状態信号VCC_OKを提供する。モードロジック402は、VCC_OKおよびバッファされたリセット信号RSTf#に応じて、スイッチ信号MODEを生成する。この例では、バッファされたリセット信号RSTf#は、外部リセット信号RST#に関係し、信号名に付される「#」記号によって示される活動状態の低論理レベル信号である。本実施形態によれば、MODEの論理レベルは、RST#がVCCに保たれる場合は1つの論理レベルを有し、VCC_OKがアサートされ、RST#がVSSに保たれる場合はもう1つの論理レベルを有する。これは、電源が適切なレベルにあることを示す論理レベルにVCC_OKがある場合、MODEの論理状態が感知され、ひいては外部ポートRST#に印加される電圧によって判定されることを意味する。特定の例についてさらに具体的には、RST#がVCCに結合される場合、MODEは、非同期動作モードに対応する論理レベルにある。さもなければ、MODEは、同期直列動作モードに対応する論理レベルにある。これら2つの特定の動作モードについて論じたが、当業者は、この技法を2つの異なる任意の動作モードを決定するために使用できることを理解されよう。

インタフェースおよび制御回路ブロック206は、RST#入力バッファ404、制御バッファブロック406として示す1組の制御信号バッファ、データバッファブロック408として示す1組のデータ入力および出力バッファ、グローバルコマンドデコーダ410、および制御ロジック412を含む。RST#入力バッファ404は、外部信号RST#用の専用入力バッファであり、図5の同期回路218の一部とみなされ、それは、同期動作モード中、二重機能メモリ素子200が信号RST#の論理レベルを変更することに対応するからである。制御バッファブロック406は、同期直列モード信号CE#、CK、CK#、CSI、DSI用の個別の入力バッファと、同期直列モード信号CSOおよびDSO用の個別の出力バッファとを含む。本実施形態では、RST#を含むこれらの同期直列モード信号を、インタフェースおよび制御回路ブロック206に結合されるポートへの省略時信号割当とみなす。図7に示すように、特定のポートには、括弧内に示す2次信号が割り当てられる。例えば、同期直列動作モードでCKを受け取るポートは、非同期動作モードではWE#を受け取る。

既存の省略時信号に割り当てられるポートへの2次信号の割り当ては、任意とすることができる。しかし、制御バッファブロック406内およびデータバッファブロック408内に追加されるバッファ回路を最低限に抑えるため、これらの2次信号は、同じタイプの既存の省略時信号に割り当てられる。ポートは、入力タイプのポートまたは出力タイプのポートとすることができる。したがって、2次入力信号は省略時入力信号ポートに割り当てられ、2次出力信号は省略時出力信号ポートに割り当てられる。これは、同期直列動作モードおよび非同期動作モードの両方で、同じ入力または出力バッファ回路が共用されることを意味する。しかし一部の状況では、非同期動作モードおよび同期直列動作モードが、それぞれ異なる数の入力信号および出力信号を使用する場合、省略時信号ポートはバッファ回路をすべての2次信号と共用することはできない。この例では、省略時出力信号CSOに割り当てられるポートに、2次入力信号WP#が割り当てられるため、このCSOポートに追加の入力バッファが結合される。同様に、省略時データ出力信号Q[n]に割り当てられる1つまたは複数のポートに、1つまたは複数の2次データ入力/出力信号I/O[n]が割り当てられる。したがって、非同期動作モードにおけるデータ入力機能をイネーブルするために、各Q[n]ポートに少なくとも1つの追加の入力バッファが結合される。

したがって、非同期モード中に与えられる一部の2次信号が共用バッファを介して送られる一方、他の2次信号は専用の追加バッファを介して送られる。図5の例に関して、共用バッファが同期回路218および非同期回路220両方の一部とみなされる一方、省略時信号用の専用バッファは同期回路218の一部であり、2次信号用の専用バッファは非同期回路220の一部である。後に示すように、そして本実施形態によれば、制御バッファブロック406およびデータバッファブロック408は、バッファされた信号を、同期回路218で構成される同期直列信号経路、または非同期回路220で構成される非同期信号経路を介して送るための経路スイッチ回路を含む。

グローバルコマンドデコーダ410は、同期直列動作モードおよび非同期動作モードの両方の間、データ入力ポートから、データバッファブロック408を介して受け取る、例えば読出し、プログラム、消去OPコードコマンドを含むコマンドを復号する役割を担う。両方の動作モードが同じタイプのコマンドを共用することができる一方、それぞれのモード専用のコマンドもある。したがって、グローバルコマンドデコーダ410は、一方が同期コマンドデコーダ414であり、もう一方が非同期コマンドデコーダ416である専用デコーダを含む。本実施形態によれば、この2つのコマンドデコーダ414および416のそれぞれは、対応する動作モードに関するすべての有効なコマンドを復号するためのロジックおよび回路を含む。回路の重複を最低限に抑えるため、この2つのコマンドデコーダ414および416は、同じコマンドに相当する、両方の動作モードで使用される同じビットパターンを復号するための、共通のロジックおよび回路を共用することができる。コマンドデコーダ414および416の一方がコマンドを復号すると、グローバルコマンドデコーダ410は、対応するコマンド信号を制御ロジック412に提供し、次いでこの制御ロジック412が、そのコマンドを実行する役割を担う所要の回路を活動化する。コマンドデコーダ414および416はどちらも、同じ操作に相当する異なる信号をポートから受け取るが、同じコマンド信号を制御ロジック412に提供する。例えば、プログラム操作用のコマンドは、同期動作モードと非同期動作モードとで異なるが、コマンドデコーダ414および416はどちらも、制御ロジック412がプログラム操作を実行できるようにするための同一のコマンド信号を生成する。

制御ロジック412は、復号されたコマンドに相当するコマンド信号、ならびにRST#バッファ404および制御バッファブロック406が提供する外部制御信号のうちの1つまたは複数に応じて二重機能メモリ素子200の特定の回路を活動化する、内部制御信号を提供する役割を担う。このプログラム操作の例では、制御ロジック412は、ワード線およびビット線が、適切な電圧レベルでかつ適当なシーケンスで駆動されることを確実にする。

図5、6A、6B、および7に示す実施形態および例では、この二重機能メモリ素子の動作モードは、リセットポートRST#を、例えばVSSやVCCなどの電源電圧に結合することによって設定され、あるいは、RST#をVSSまたはVCCに静的に保つことができる。図7の実施形態では、動作モードを設定するために、VCCの検出の間、モード検出器208がRST#ポートの電圧レベルを評価し、このRST#ポートは電源電圧に結合し、またはリセット信号の通りに制御することができる。図8は、図7に示すモード検出器208の回路概略図の一例である。

図8は、図7のVCC検出器400、およびモード検出器208のモード検出器402についての回路の例を示す。VCC検出器400は、VCCが所定の電圧レベルに達した後、中間出力信号VCC_OKを高論理レベルに駆動するために、VCC電源およびVSS電源に接続される。VCC検出器400は、PMOSトランジスタ452のドレインに直列接続されるコンデンサ450を含み、PMOSトランジスタ452のソースは電源電圧VCCに接続され、そのゲートはアース(VSS)に接続される。1対のクロスカップル型インバータ454および456が、コンデンサ450およびトランジスタ452の共用端子に、ならびにインバータ458の入力に接続される。コンデンサ460が、VCCとインバータ458の入力との間に接続される。インバータ458の出力は、出力信号VCC_OKを駆動する。あるいは、VCC検出器400の回路を、VCC以外の所定の電圧を検出するように修正することができる。例えば、この回路は、VCCを下回る基準電圧を検出することができる。当業者は、VCCより小さい所定の電圧を検出するためのよく知られている回路技法があることを理解されよう。

動作に関しては、電源投入中にノードAにおける電圧が上昇するとき、電流がVCCからトランジスタ452を通過する。コンデンサ460は、VCCが上昇するとき、VCCから電流を供給する。ただし、トランジスタ452のPMOS閾値電圧のため、ノードBにおける電圧はノードAにおける電圧よりも高くなる。クロスカップル型インバータ454および456は、ノードAとノードBとの間の電圧差を増幅し、論理状態をラッチする。この時点で、インバータ458による反転により、ノードBは高論理レベルにあり、VCC_OKは低論理レベルにある。VCCが上昇し続けるとき、トランジスタ452は電流を導通する。トランジスタ452は、電流を導通するとき、クロスカップル型インバータ454および456に強いて論理状態を反転させるように概してサイジングされる。次いでノードAがVCCに上昇し、ノードBはVSSに降下し、その結果VCC_OKが高論理レベルに上昇する。

この例でのモード検出器402は、1対のクロスカップル型NAND論理ゲート462、464、およびインバータ466を含む。NAND論理ゲート462は、VCC検出器400からVCC_OKを受け取る第1の入力と、NAND論理ゲート464の出力を受け取る第2の入力とを備える。NAND論理ゲート464は、NAND論理ゲート462の出力を受け取る第1の入力と、バッファされたリセット信号RSTf#を受け取る第2の入力とを備える。クロスカップル型NAND論理ゲート462および464は、VCC検出中に、低論理レベルにあるRSTf#をラッチするための、セット/リセットラッチとして機能する。インバータ466の出力は、スイッチ信号MODEである。MODEは、RSTf#の論理レベルに応じて2つの異なる論理レベルを有することができる。一方の論理レベルでは、MODEは、二重機能メモリ素子が非同期モードで動作していることを内部回路に信号で伝える。もう一方の、および逆の論理レベルでは、MODEは、二重機能メモリ素子が同期直列モードで動作していることを内部回路に信号で伝える。これらの内部回路には、例えば図7のインタフェースおよび制御回路ブロック206が含まれる。モード検出器402の動作を、図9Aおよび図9Bのタイミング図を参照して説明する。

図9Aおよび図9Bの動作例では、リセットポートRST#を電源電圧VCCに結合し、またはメモリコントローラなどの外部回路によって動的に制御することができると仮定する。図9Aは、同期直列動作モードがどのように検出されるのかを示すタイミング図である。電源投入中、RST#信号が低論理レベルに保たれる一方、VCCポートに印加される電圧はアースからVCCに上昇する。やがて、VCCが所定の目標レベルに達した後、VCC検出器400により、出力信号VCC_OKが高論理レベルに駆動される。次いでモードロジック402は、VCC_OKと出力信号RSTf#とを比較し、ただし、RSTf#のレベルはRST#のレベルをたどる。VCC_OKが高論理レベルに達するとき、RSTf#は低論理レベルにあるため、MODEが高論理レベルに上昇して、図7のインタフェースおよび制御回路ブロック206を同期直列モードで動作するように設定する。NAND論理ゲート462の出力が低論理レベルにあるため、MODEのこの論理レベルがラッチされ、それによりRST#が非活動状態の高論理レベルに上昇することを可能にして、このメモリ素子の通常動作を可能にする。

図9Bは、非同期動作モードがどのように検出されるのかを示すタイミング図である。電源投入中、RST#がVCC電源レベルに保たれる。これは、RST#をVCCに物理的に結合するか、またはRST#をVCCに対応する高論理レベルに静的に保つことによって行うことができる。いずれの場合にも、RST#をVCCに保つ回路が同じグローバル電源電圧を受信すると推定されるため、RST#およびRSTf#はVCCをたどる。VCCポートに印加される電圧はアースからVCCに上昇し、VCCが所定の目標レベルに達した後、VCC検出器400により、出力信号VCC_OKがやがて高論理レベルに駆動される。次いでモードロジック402は、VCC_OKと出力信号RSTf#とを比較する。VCC_OKが高論理レベルに達するとき、RSTf#は高論理レベルにあるため、MODEは低論理レベルにとどまり、図7のインタフェースおよび制御回路ブロック206を非同期モードで動作するように設定する。図9Aおよび図9Bの両方で、電源投入中、チップイネーブルポートをVCCに静的に保つことができ、その場合、このチップイネーブルポートは、VCCを追跡する破線をたどる信号トレースを有する。さもなければ、VCC_OKが高論理レベルに上昇した後に、CE#を高論理レベルに駆動することができる。

前述の例および実施形態では、この二重機能メモリ素子の動作モードを設定するために、リセットポートRST#などの既存のポートを使用する。したがって、新たな追加のポートは必要ない。このRST#ポートを使用する利点は、リセット信号が、2つの動作モードのうちの一方のみで使用される信号であることである。したがって前述の実施形態は、RST#ポートを使用することに限定されず、2つの動作モードのうちの一方のみで使用される任意のポートを使用することができる。ただし、動作モードを設定するために、動作モードを選択するための専用ポートを、この二重機能メモリ素子に追加することができる。

図10は、図7のモード検出器208ならびにインタフェースおよび制御回路ブロック206の代替実施形態を示すブロック図であり、ここでは、同期直列動作モードと非同期動作モードとの間で選択を行うために、専用ポートMODEを使用する。ここで示す代替実施形態では、モード検出器208は、内部モード信号MODEを提供するためのMODEポートに結合されるMODE入力バッファ480を含み、インタフェースおよび制御回路ブロック206は、図7の同じ番号を付けられたインタフェースおよび制御回路ブロックと実質的に同じである。主な違いは、図10の制御バッファブロック482が、リセットポートRST#用の入力バッファ回路を含むことである。図7に関して前に述べたように、各ポートは、共用バッファまたは専用バッファを有することができる。図10では、同期直列動作モードで通常使用されるが、非同期動作モードでは使用されないものとしてのRST#ポートが使用される。MODEバッファ480は、他の入力信号に関して制御バッファブロック482で使用されるものと同様または同一のものとすることができる、標準的な入力信号調整回路を含む。図10でのMODEの機能は、図7でのMODEの機能と同じであり、MODEの論理レベルが、インタフェースおよび制御回路ブロック206の回路を非同期モードまたは同期直列モードで動作するように、設定する。図7のリセットポートRST#と同様に、このMODEポートは、この二重機能メモリ素子の動作モードを設定するために、VDDもしくはVSSに物理的に結合するか、またはVDDもしくはVSSに静的に保つことができる。どちらかの技法を用いて、MODEがVDDまたはVSSに設定される。

図7および図10の実施形態では、グローバルコマンドデコーダ410は、2つの異なる制御信号経路を含む。図5の実施形態との関連で、同期コマンドデコーダ414は同期回路218内に含まれる。同様に、非同期コマンドデコーダ416は非同期回路220内に含まれる。1組の適切なコマンド信号が制御ロジック412に結合されるように、図7または図10には図示しないが、グローバルコマンドデコーダ410は、自らの内部に統合される図5のセレクタ212を含むことができる。

図11は、前述の同期信号経路および非同期信号経路における回路ブロックを示すブロック図である。この同期制御信号経路は、同期コマンドデコーダ414およびセレクタ212を含み、非同期制御信号経路は、非同期コマンドデコーダ416およびセレクタ212を含む。同期コマンドデコーダ414は、OPコードとも呼ばれる、同期モードコマンドに相当する1組の信号S_CMDをデータバッファブロック408から受け取る。復号されたコマンド信号S_DECが、セレクタ212の1つの入力に提供される。

同様に、非同期コマンドデコーダ416は、OPコードとも呼ばれる、非同期モードコマンドに相当する1組の信号A_CMDをデータバッファブロック408から受け取る。復号されたコマンド信号A_DECが、セレクタ212のもう1つの入力に提供される。セレクタ212は、スイッチ信号MODEに応じて、A_DECまたはS_DECを制御ロジック412に結合する。制御ロジック412は、図11にCORE_CTRLとして集合的に示す、コア回路204内の特定の回路によって使用される所要の内部制御信号を生成する。この1組の信号CORE_CTRLは、特定の操作を実行するために必要な1組の任意の活動化された信号とすることができる。当業者は、プログラミング操作が、例えば読出し操作の内部制御信号とは異なる内部制御信号を必要とすることを理解すべきである。

前述のように、図7および図10の制御バッファブロック406/482、およびデータバッファブロック408は、共用バッファ回路または専用バッファ回路を備えるポートを有する。省略時信号用の入力または出力バッファ回路は、ポートに割り当てられる2次信号が同じタイプのものである場合、共用することができる。例えば、省略時信号および2次信号の両方が、例えば入力タイプの信号または出力タイプの信号とすることができる。

図12は、二重機能メモリ素子が同期直列動作モードで使用する、クロックポートCK用のバッファ回路の回路概略図の一例である。この例では、非同期動作モード用の2次信号WE#が、このCKポートに割り当てられる。このCK用のバッファは、よく知られている入力バッファ500と、パスゲート502および504で構成される信号経路スイッチとを含む。入力バッファ500は、ポート506で受け取られる信号を受け取り、その出力において、対応するバッファされた信号を提供する。このバッファされた信号を、パスゲート502および504の入力が並列に受け取り、その信号をMODEおよびMODEの補数であるMODE#の論理レベルに応じて、内部クロック信号CKfとして、または内部WEf#信号として選択的に通す。前述の例によれば、MODEは高論理レベルにあり、二重機能メモリ素子を同期直列モードで動作するように設定する。したがって、信号CKがポート506に接続され、パスゲート504が切られるのに対して、パスゲート502が電源投入される。次いで内部信号CKfが、例えば図7および図10の同期制御ロジック418などの他の回路に渡される。一方、MODEが低論理レベルにある場合、二重機能メモリ素子は非同期モードで動作するように設定される。したがって、信号WE#がCKポート506に接続され、パスゲート502が切られるのに対して、パスゲート504が電源投入される。次いで内部信号WEf#が、例えば図7および図10の非同期制御ロジック420などの他の回路に渡される。図12に見られるように、入力バッファ500はCKおよびWE#両方の信号によって共用される。

あるタイプの省略時信号に、別のタイプの2次信号が割り当てられることがある。そのような場合、ポートは同期モード信号と非同期モード信号との両方に対応するための専用バッファを含む。図13は、入力データポートDnおよび出力データポートQn用のバッファの回路概略図の一例である。この例では、Dnポートに非同期2次信号は割り当てられないが、Qnポートには非同期データ入力/出力信号I/Onが割り当てられる。このDnバッファは、直列入力ブロック510と、電源スイッチ512を含むオプションの節電手段とを含む。直列入力ブロック510は、直列入力データSER_INを提供するためにDnポート514に接続される、図4Aの直列インタフェース104の入力バッファや、SER_INを受け取り、1組の並列信号PAR_INを提供するための、図4Aの入力直列/並列レジスタブロック106などの他の回路を含む。図4Bに示すように、PAR_INは、図7および図10の同期コマンドデコーダ414に提供されるコマンド情報CMDを含む。同期直列動作モードでは、この二重機能メモリ素子は、そのDn入力ポートで受け取ったデータを、自らのQn出力ポートを介して後続の装置に渡す。したがって、直列入力ブロック510は、Qnポート用のバッファによって受け取られるフロースルーデータF_DATAを提供する。

Qnバッファは、単方向データ出力経路および双方向データ経路を含む。単方向データ出力経路は、同期直列動作モードの間イネーブルされ、双方向データ経路は、非同期動作モードの間イネーブルされる。この単方向データ出力経路は、直列出力ブロック516、パスゲート518、パスゲート520、および電源スイッチ522を含む。パスゲート518、直列出力ブロック516、およびパスゲート520は、同期直列動作モード中、この二重機能メモリ素子のコア回路が提供する読出しデータDOUTをQnポート524に結合するために直列接続される。この例では、DOUTは1組の並列信号として提供され、直列出力ブロック516は、図4Aの出力並列/直列レジスタブロック108および出力バッファを含むことができる。前述のように、出力並列/直列レジスタブロック108は、DOUTを変換し、直列出力データSER_OUTへと変換する。同期直列動作モードでは、Qnは、直列入力ブロック510から提供されるF_DATA、またはコア回路から提供される読出しデータDOUTに相当する。どちらのデータソースを出力するのかについての選択は、実行される操作に応じて、図7および図10の同期制御ロジック418が制御する。

省略時は、Qnポート524が単方向出力ポートであるので、2次割当の入力/出力データ信号I/Onに対応するために双方向データ経路を提供する。この双方向データ経路は、パスゲート526、I/Oバッファ528、パスゲート530、および電源スイッチ532を含む。パスゲート526、I/Oバッファ528、およびパスゲート530は、入力/出力データDI/OをQnポート524に双方向に結合するために直列接続される。I/Oバッファ528は、読出しデータをQnポート524に駆動するための出力バッファ、およびQnポート524に与えられるデータを受け取るための入力バッファを含む。例として、I/Oバッファ528は、図3のデータバッファ46と同じ回路を含むことができる。この例では、DI/Oは、コア回路からの読出しデータか、またはOPコード、読出しアドレス、書込みアドレス、およびオプションの書込みデータを含むコマンド情報とすることができる。DI/OのOPコード部分は、非同期コマンドデコーダ416に提供される。

電源スイッチ512、522、および532は、VCC電源を直列入力ブロック510、直列出力ブロック516、およびI/Oバッファ528内のすべての回路に結合する。同期直列動作モードでは、MODEが高論理レベルにあり、電源スイッチ532、パスゲート526、およびパスゲート530を切る。これらの素子を切ることにより、I/Oバッファ528は、DI/OおよびQnポート524から切り離され、かつI/Oバッファ528の回路がもはやVCCを受けないので、ディスエーブルされる。つまり、同期直列動作モード中はこの双方向データ経路はディスエーブルされ、論理ゲートをスイッチングすることに起因するこれ以上の消費電力がないため、節電を実現する。非同期動作モードでは、MODEは低論理レベルにある。したがって、直列入力ブロック510および単方向データ出力経路をディスエーブルするために、電源スイッチ512および522、ならびにパスゲート518および520が切られる。よって、直列出力ブロック516が、DOUTおよびQnポート524から切り離される。

図11には示さないが、この二重機能メモリ素子が非同期モードで動作するように設定される場合にのみ、非同期コマンドデコーダ416および非同期制御ロジック420がVCC電源を受け取るように、非同期コマンドデコーダ416および非同期制御ロジック420には、図12および図13に示す電源スイッチと同様の、少なくとも1つの電源スイッチを介してVCCにより電源を供給することができる。同様に、同期コマンドデコーダ414および同期制御ロジック418には、少なくとも1つの電源スイッチを介してVCCにより電源を供給することができる。したがって、消費電力を低減するために、ある動作モードでは使用されない回路は切ることができる。

図14は、本発明の一実施形態による、この二重機能メモリ素子の動作モードを設定するための手順を要約する流れ図である。このメモリシステムは、前述の実施形態を取り入れる少なくとも1つの二重機能メモリ素子に直列リング型トポロジで接続される、メモリコントローラを含むと仮定する。例えば、このメモリシステムは、図6Aまたは図6Bに示すように構成することができる。ステップ600で開始し、このメモリシステムに電源投入し、これは、すべての二重機能メモリ素子およびメモリコントローラに供給するVCC端子にVCC電源を与えることを意味する。例えばRST#などの既存のポートまたはMODEなどの専用ポートである、各二重機能メモリ素子の指定されたモードポートが、二重機能メモリ素子の個々のモード検出器によってモニタされる。このモード検出器は、例えば図7および図10のモード検出器208とすることができる。ステップ604で、各二重機能メモリ素子のモード検出器は、二重機能メモリ素子のモードポートが電源電圧にバイアスされているかどうかを判定する。ここで説明する例では、非同期動作モードを設定するために、このモードポートをVCCにバイアスすることができると仮定する。この二重機能メモリ素子のモードポートがVCCにバイアスされる場合、その内部スイッチ信号MODEがVSSに設定され、二重機能メモリ素子が非同期動作モードで動作することを指示する。したがって、この方法はステップ606に進み、各二重機能メモリ素子のインタフェースおよび制御回路ブロック206を、そのポート上で非同期信号を受け取り、その受け取った非同期信号から生成される内部制御信号を用いて内部回路を動作させるように、動的に構成する。

ステップ604に戻り、電源投入中、このモードポートがメモリコントローラによってVSSに保たれる場合、MODEはVCCに設定される。したがって、この方法はステップ608に進み、各二重機能メモリ素子のインタフェースおよび制御回路ブロック206を、そのポート上で同期信号を受け取り、その受け取った同期信号から生成される内部制御信号を用いて内部回路を動作させるように、動的に構成する。

前述の実施形態は、フラッシュメモリ素子などのメモリ素子が、電源投入中にメモリ素子パッケージのポートを特定の電圧レベルにバイアスすることにより、同期直列モードおよびより一般に知られている非同期モードで動作することを可能にする。この特定の電圧レベルは、電源電圧、またはこのメモリ素子が検出可能な任意の所定の電圧レベルとすることができ、検出されるとき、対応する論理レベルを有する内部スイッチ信号が提供される。設定される動作モードに応じて、このメモリ素子のポートには異なる信号が割り当てられるため、経路スイッチ回路が、その内部スイッチ信号に応じて、各動作モードに対応する信号が、対応するコントローラ回路に提供されることを確実にする。このコントローラ回路は、設定される動作モードに従ってこのメモリ素子のコア回路を適切に制御するための、適当なタイミングパラメータを有する1組の制御信号を提供する。

先にある記述では、説明目的で、本発明の実施形態についての完全な理解を提供するために多数の詳細を記載した。しかし、本発明を実施するためにこれらの特定の詳細は必要とされないことが当業者には明らかであろう。他の例では、本発明を不明瞭にしないため、よく知られている電気的構造および回路はブロック図形式で示した。例えば、本明細書に記載の本発明の実施形態をソフトウェアルーチン、ハードウェア回路、ファームウェア、またはその組合せとして実施するのかについて、特定の詳細は定めていない。

上述の実施形態および例では、単純化するために、各装置要素を諸図面に示すように互いに接続する。本発明の実際の適用においては、機器、装置、素子、回路等は互いに直接接続することができる。同様に、装置、素子、回路等は、機器の動作に必要な他の装置、素子、回路等を介して互いに間接的に接続することもできる。したがって実際の構成では、これらの回路素子および装置は、互いに直接または間接的に結合されまたは接続される。

本発明の上述の実施形態は、単に例であることを意図する。本明細書に添付する特許請求の範囲によってのみ定義する本発明の範囲から逸脱することなく、当業者は特定の実施形態に変更、修正、および改変を加えることができる。

10 不揮発性メモリシステム
12 ホストシステム
14 メモリコントローラ
16-1 不揮発性メモリ素子
16-2 不揮発性メモリ素子
16-3 不揮発性メモリ素子
16-4 不揮発性メモリ素子
18 チャネル
20 直列リング型トポロジメモリシステム
22 メモリコントローラ
24 メモリ素子
26 メモリ素子
28 メモリ素子
30 メモリ素子
40 非同期フラッシュメモリ素子
42 出力バッファ
44 制御バッファ
46 データバッファ
48 コマンドレジスタ
50 アドレスレジスタ
52 状態レジスタ
54 制御回路
56 高電圧発生器
58 行プリデコーダ
60 行デコーダ
62 列プリデコーダ
64 列デコーダ
66 ページバッファ
68 メモリセルアレイ
100 同期直列メモリ
102 制御インタフェース
104 直列インタフェース
106 入力直列/並列レジスタ
108 出力並列/直列レジスタ
110 メモリアレイ
112 感度増幅器およびページバッファ
114 行デコーダ
116 列デコーダ
118 高電圧発生器
130 コマンドレジスタ
132 一時レジスタ
134 直列データレジスタ
136 コマンドインタプリタ
138 スイッチコントローラ
140 スイッチ
142 列アドレスレジスタ
144 行/バンクアドレスレジスタ
146 データレジスタ
200 二重機能メモリ素子
202 ポート
204 コア回路
206 インタフェースおよび制御回路ブロック
208 モード検出器
210 インタフェース回路
212 セレクタ
214 制御ロジック
218 同期回路
220 非同期回路
300 メモリシステム
302 同期フラッシュメモリコントローラ
304 二重機能メモリ素子
310 メモリシステム
312 非同期フラッシュメモリコントローラ
400 VCC検出器
402 モードロジック
402 モード検出器
404 RST#入力バッファ
406 制御バッファブロック
408 データバッファブロック
410 グローバルコマンドデコーダ
412 制御ロジック
414 同期コマンドデコーダ
416 非同期コマンドデコーダ
418 同期制御ロジック
420 非同期制御ロジック
450 コンデンサ
452 PMOSトランジスタ
454 インバータ
456 インバータ
458 インバータ
460 コンデンサ
462 NAND論理ゲート
464 NAND論理ゲート
466 インバータ
480 MODEバッファ
482 制御バッファブロック
500 入力バッファ
502 パスゲート
504 パスゲート
506 CKポート
510 直列入力ブロック
512 電源スイッチ
514 Dnポート
516 直列出力ブロック
518 パスゲート
520 パスゲート
522 電源スイッチ
524 Qnポート
526 パスゲート
528 I/Oバッファ
530 パスゲート
532 電源スイッチ

Claims (34)

1. メモリ素子の動作モードを設定するための方法であって、
   前記メモリ素子に電源投入するステップと、
   前記メモリ素子が電源投入を完了した後、応答を提供するためにポートの電圧に応答するステップと、
   前記応答に応じて前記メモリ素子の回路の動作モードを設定するステップと
   を含む、方法。
2. 前記設定するステップは、
   前記メモリ素子の前記回路が使用するための、前記応答に基づく前記動作モードに対応する信号を選択するステップ
   を含む、請求項1に記載の方法。
3. 前記選択するステップは、
   前記応答として電圧応答を提供するために前記電圧がないことを検出するステップであって、前記電圧がないことが検出されない場合、前記電圧応答は前記応答の補数に相当する、検出するステップ
   を含む、請求項2に記載の方法。
4. 前記設定するステップは、
   前記応答の前記補数に応じて、前記回路の前記動作モードを別の動作モードに設定するステップ
   をさらに含む、請求項3に記載の方法。
5. 前記メモリ素子が少なくとも1つの他のポートを備え、前記設定するステップは、
   前記少なくとも1つの他のポートにおいて、情報を含む信号を受け取るステップと、
   前記応答および前記応答の前記補数のうちの一方に応じて、前記信号に含まれる前記情報を受け取るように前記少なくとも1つの他のポートを構成するステップであって、前記情報に応じて前記回路が動作する、前記少なくとも1つの他のポートを構成するステップと
   をさらに含む、請求項4に記載の方法。
6. 前記受け取るステップは、
   制御情報およびデータ情報のうちの少なくとも一方に相当する情報を含む前記信号を、前記少なくとも1つの他のポートにおいて受け取るステップ
   を含む、請求項5に記載の方法。
7. 前記メモリ素子に電源投入するステップは、電源電圧が所定のレベルに達することを検出するステップを含む、請求項1に記載の方法。
8. 前記電圧が、前記電源電圧である、請求項7に記載の方法。
9. 前記ポートの前記電圧は、前記電源電圧が前記所定のレベルに達するときに検出される、請求項7に記載の方法。
10. 前記ポートには第1の動作モードで使用される既存のポートが含まれ、前記既存のポートは第2の動作モードでは使用されない、請求項7に記載の方法。
11. 前記電源電圧が前記所定のレベルに達するときに、前記既存のポートの低論理レベルをラッチする、請求項10に記載の方法。
12. 前記既存のポートは、前記低論理レベルをラッチした後、高論理レベルと低論理レベルとを切り替えることができる、請求項11に記載の方法。
13. 前記ポートが、第1の動作モードおよび第2の動作モードで使用されない、請求項1に記載の方法。
14. 設定するステップは、前記ポート上で前記電圧を検出するときにモード信号を第1の論理レベルに駆動するステップであって、前記ポート上で前記電圧を検出しないときは前記モード信号を第2の論理レベルに駆動する、モード信号を第1の論理レベルに駆動するステップを含む、請求項1に記載の方法。
15. 設定するステップは、前記第1の論理レベルの前記モード信号に応じて、前記メモリ素子の制御ポートおよびデータポートを非同期回路に結合するステップと、前記第2の論理レベルの前記モード信号に応じて、前記メモリ素子の前記制御ポートおよびデータポートを同期回路に結合するステップとを含む、請求項14に記載の方法。
16. 設定するステップは、前記第1の論理レベルの前記モード信号に応じて前記同期回路から前記電源電圧を切り離すステップと、前記第2の論理レベルの前記モード信号に応じて前記非同期回路から前記電源電圧を切り離すステップとをさらに含む、請求項15に記載の方法。
17. 前記非同期回路は、復号された非同期コマンド信号を提供するための非同期コマンドデコーダと、復号された同期コマンド信号を提供するための同期コマンドデコーダとを含む、請求項15に記載の方法。
18. 設定するステップは、前記モード信号に応じて、前記復号された非同期コマンド信号および前記復号された同期コマンド信号のうちの一方を、制御ロジックに選択的に渡すステップをさらに含む、請求項17に記載の方法。
19. 前記復号された非同期コマンド信号と、前記復号された同期コマンド信号とが互いに同一のものである、請求項18に記載の方法。
20. 第1のモードおよび第2のモードで動作するように構成可能なメモリ素子であって、
    前記第1のモードに対応する第1の機能割当および前記第2のモードに対応する第2の機能割当のうちの一方を受け取るためのポートと、
    前記ポートの少なくとも1つからコマンドを受け取り、前記コマンドを前記第1のモードおよび前記第2のモードのうちの一方で復号するように構成可能なインタフェースおよび制御回路であって、前記コマンドは、前記メモリ素子のコア回路を制御するために復号される、インタフェースおよび制御回路と、
    電圧供給を検出するときに前記コマンドを前記第1のモードで復号し、前記電圧供給を検出しないときに前記コマンドを前記第2のモードで復号するように前記インタフェースおよび制御回路を構成するために、前記ポートのうちの選択されたポートに接続されるモード検出器と
    を備える、メモリ素子。
21. 前記インタフェースおよび制御回路は、
    前記コマンドを受け取り、前記モード検出器が前記電圧供給を検出しないときに、復号された同期コマンド信号を生成するために前記ポートに結合される同期回路と、
    前記コマンドを受け取り、前記モード検出器が前記電圧供給を検出するときに、復号された非同期コマンド信号を生成するために前記ポートに結合される非同期回路と、
    前記復号された同期コマンド信号および前記復号された非同期コマンド信号に応じて、同一の内部制御信号を生成するための制御ロジックと、
    検出された前記電圧供給の状態に応じて、前記復号された同期コマンド信号および前記復号された非同期コマンド信号のうちの一方を前記制御ロジックに選択的に渡すためのセレクタと
    を含む、請求項20に記載のメモリ素子。
22. 前記モード検出器は、
    前記電圧供給が所定のレベルに達したときに状態信号を提供するための電圧検出器と、
    前記状態信号に応じて、モード信号を第1の論理レベルから第2の論理レベルへと駆動するために、前記選択されたポートに結合されるモードロジックであって、前記選択されたポートは前記電圧供給以外の電圧レベルにバイアスされる、モードロジックと
    を含む、請求項21に記載のメモリ素子。
23. 前記同期回路は、前記ポートおよび同期コマンドデコーダのそれぞれに結合される同期バッファを含み、前記非同期回路が、前記ポートおよび非同期コマンドデコーダのそれぞれに結合される非同期バッファを含む、請求項22に記載のメモリ素子。
24. 前記第1の機能割当および同じタイプの前記第2の機能割当での各ポートは、前記同期バッファおよび前記非同期バッファの両方として機能する共通バッファを有し、前記タイプは、入力タイプおよび出力タイプのうちの一方とすることができる、請求項23に記載のメモリ素子。
25. 前記インタフェースおよび制御回路は、前記第1の論理レベルの前記モード信号に応じて、前記ポートのそれぞれを前記同期バッファを介して前記同期コマンドデコーダに選択的に結合し、前記第2の論理レベルの前記モード信号に応じて、前記ポートのそれぞれを前記非同期バッファを介して前記非同期コマンドデコーダに選択的に結合するための信号経路スイッチをさらに含む、請求項24に記載のメモリ素子。
26. 前記インタフェースおよび制御回路は、
    前記第2の論理レベルの前記モード信号に応じて前記電圧供給を前記同期回路から切り離すための第1の電源スイッチと、
    前記第1の論理レベルの前記モード信号に応じて前記電圧供給を前記非同期回路から切り離すための第2の電源スイッチと
    をさらに含む、請求項25に記載のメモリ素子。
27. 前記モードロジックは、前記状態信号に応じて前記第2の論理レベルの前記モード信号を保持するためのラッチを含む、請求項22に記載のメモリ素子。
28. 前記選択されたポートは、前記第1のモードおよび前記第2のモードのうちの一方の通常動作中に使用される機能的ポートである、請求項20に記載のメモリ素子。
29. 前記選択されたポートは、前記第1のモードおよび前記第2のモードの両方の通常動作中に使用されない専用ポートである、請求項20に記載のメモリ素子。
30. 第1の信号機能割当および第2の信号機能割当を有する制御信号を提供するためのメモリコントローラと、
    ポートが電源投入シーケンス中に電源電圧にバイアスされることに応じて、前記第1の信号機能割当および前記第2の信号機能割当のうちの一方を受け取るようにそれぞれ構成可能な複数のメモリ素子であって、前記複数のメモリ素子のそれぞれは、前記ポートが前記電源投入シーケンス中に別の電源電圧にバイアスされるとき、前記第1の信号機能割当および前記第2の信号機能割当のもう一方を受け取るように構成される、複数のメモリ素子と
    を備える、メモリシステム。
31. 前記ポートは、前記第1の信号機能割当の一部であり、前記第2の機能割当では使用されない、請求項30に記載のメモリシステム。
32. 前記ポートは、前記第1の信号機能割当および前記第2の機能割当の両方で使用されない、請求項30に記載のメモリシステム。
33. 前記ポートは、前記電源電圧に物理的に結合される、請求項30に記載のメモリシステム。
34. 前記ポートは、回路により、前記電源電圧に静的に保たれる、請求項30に記載のメモリシステム。

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