KR102669909B1 - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

Info

Publication number
KR102669909B1
KR102669909B1 KR1020160174571A KR20160174571A KR102669909B1 KR 102669909 B1 KR102669909 B1 KR 102669909B1 KR 1020160174571 A KR1020160174571 A KR 1020160174571A KR 20160174571 A KR20160174571 A KR 20160174571A KR 102669909 B1 KR102669909 B1 KR 102669909B1
Authority
KR
South Korea
Prior art keywords
semiconductor memory
memory device
write
mode
controller
Prior art date
Application number
KR1020160174571A
Other languages
English (en)
Other versions
KR20180071675A (ko
Inventor
성진용
송건기
안영상
차재원
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160174571A priority Critical patent/KR102669909B1/ko
Priority to US15/638,516 priority patent/US10002652B1/en
Publication of KR20180071675A publication Critical patent/KR20180071675A/ko
Application granted granted Critical
Publication of KR102669909B1 publication Critical patent/KR102669909B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3037—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a memory, e.g. virtual memory, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/062—Securing storage systems
    • G06F3/0622—Securing storage systems in relation to access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1695—Protection circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2295—Protection circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0059—Security or protection circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Quality & Reliability (AREA)
  • Read Only Memory (AREA)

Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 시스템 및 그것의 동작 방법에 관한 것이다. 본 기술에 따른 복수의 메모리 셀들을 포함하는 반도체 메모리 장치는 내부에 저장된 파라미터 값에 따라 상기 반도체 메모리 장치의 쓰기 방지 핀의 동작 모드를 입력 모드 또는 출력 모드 중 어느 하나의 모드로 설정하는 쓰기 방지 핀 모드 설정부 및 상기 동작 모드가 출력 모드인 경우, 상기 반도체 메모리 장치의 내부 상태 정보를 상기 쓰기 방지 핀을 통해 상기 반도체 메모리 장치를 제어하는 컨트롤러로 출력하는 제어 로직을 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
메모리 시스템(MEMORY SYSTEM)은 컴퓨터, 디지털 카메라, MP3 플레이어, 스마트폰과 같은 디지털 기기들의 데이터 저장 장치로 널리 사용되고 있다. 이러한 메모리 시스템은 데이터가 저장되는 반도체 메모리 장치와 반도체 메모리 장치를 제어하는 컨트롤러를 포함할 수 있다. 디지털 기기들은 메모리 시스템의 호스트(host)로 동작하고, 컨트롤러는 호스트와 반도체 메모리 장치 사이에서 커맨드 및 데이터를 전송한다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 쓰기 방지 핀(Write Protect Pin)을 출력용으로 사용하는 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 복수의 메모리 셀들을 포함하는 반도체 메모리 장치는 내부에 저장된 파라미터 값에 따라 상기 반도체 메모리 장치의 쓰기 방지 핀의 동작 모드를 입력 모드 또는 출력 모드 중 어느 하나의 모드로 설정하는 쓰기 방지 핀 모드 설정부 및 상기 동작 모드가 출력 모드인 경우, 상기 반도체 메모리 장치의 내부 상태 정보를 상기 쓰기 방지 핀을 통해 상기 반도체 메모리 장치를 제어하는 컨트롤러로 출력하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치를 제어하는 컨트롤러는, 상기 반도체 메모리 장치의 쓰기 방지 핀을 통해 상기 반도체 메모리 장치의 내부 상태 정보에 대한 감지 신호를 수신하는 인터페이스부 및 상기 감지 신호가 수신되면, 상기 반도체 메모리 장치에 동작 중단 커맨드를 전송하는 프로세싱 유닛을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은, 내부 상태 정보에 대한 감지 신호를 쓰기 방지 핀을 통해 외부 컨트롤러로 출력하는 반도체 메모리 장치 및 상기 감지 신호에 응답하여 상기 반도체 메모리 장치로 동작 중단 커맨드를 전송하는 컨트롤러를 포함한다.
본 발명의 실시 예에 따르면, 쓰기 방지 핀(Write Protect Pin)을 출력용으로 사용하는 반도체 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작 방법이 제공된다.
도 1은 반도체 메모리 장치의 핀 구성(pin configuration)을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 3은 도 2의 쓰기 방지 핀 모드 설정부(132)의 동작을 설명하기 위한 도면이다.
도 4는 도 3의 쓰기 방지 입출력부(141)의 동작을 설명하기 위한 도면이다.
도 5는 도 4의 입력 버퍼(410)의 동작을 설명하기 위한 도면이다.
도 6은 도 4의 출력 버퍼(420)의 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 파형도이다.
도 8은 도 2의 반도체 메모리 장치(100)의 다른 실시 예를 보여주는 블록도이다.
도 9는 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 10은 도 9의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 반도체 메모리 장치의 핀 구성(pin configuration)을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 메모리 장치는 복수개의 핀들을 통해 외부 장치와 연결될 수 있다. 예를 들어, 반도체 메모리 장치는 칩 인에이블 핀(CE#), 라이트 인에이블 핀(WE#), 리드 인에이블 핀(RE#), 어드레스 래치 인에이블 핀(ALE), 커맨드 래치 인에이블 핀(CLE), 쓰기 방지핀(WP#), 레디 비지 핀(RB#) 및 데이터 입출력 핀((IO0~IO7)들을 통해 외부 컨트롤러와 통신할 수 있다. 실시 예에서, 반도체 메모리 장치는 외부 공급 전압을 입력 받는 VCC핀과 그라운드 전압을 입력 받는 VSS핀을 포함할 수 있다. 다양한 실시 예에서, 도면에는 도시 되지 않았으나 반도체 메모리 장치는 내부 입출력 버퍼용 공급전압을 입력 받는 VCCQ핀과 내부 입출력 버퍼용 그라운드 전압을 입력 받는 VSSQ핀을 더 포함할 수 있다.
칩 인에이블 핀(CE#)은 반도체 메모리 장치의 선택을 제어한다. 반도체 메모리 장치는 칩 인에이블 핀(CE#)을 통해 외부 컨트롤러가 전송하는 칩 인에이블 신호를 수신할 수 있다. 반도체 메모리 장치는 칩 인에이블 핀(CE#)을 통해 입력되는 신호를 수신할 수 있으나, 칩 인에이블 핀(CE#)을 통해 외부 컨트롤러로 신호를 출력할 수는 없다. 즉, 칩 인에이블 핀(CE#)은 입력용 핀일 수 있다. 로우(low) 상태의 칩 인에이블 신호는 반도체 메모리 장치가 선택되었음을 나타내고, 하이(high) 상태의 칩 인에이블 신호는 반도체 메모리 장치가 대기(standby) 상태(또는 레디(ready)상태)임을 나타낼 수 있다. 실시 예에서, 반도체 메모리 장치가 동작 중인 경우(Busy)에는 칩 인에이블 신호는 무시될 수 있다. 따라서, 반도체 메모리 장치가 동작 중인 경우(Busy)에는 칩 인에이블 신호가 하이(high)상태이더라도 반도체 메모리 장치는 대기 상태로 진입하지 않는다.
데이터 입출력 핀(IO0~IO7)들은 외부 컨트롤러로부터 커맨드, 어드레스 또는 데이터를 입력 받기 위해 사용될 수 있다. 또는 반도체 메모리 장치로부터 외부 컨트롤러로 데이터를 출력하기 위해 사용될 수 있다. 즉, 데이터 입출력 핀(IO0~IO7)들은 입출력 기능을 수행할 수 있다. 실시 예에서, 데이터 입출력 핀(IO0~IO7)들은 반도체 메모리 장치가 선택되지 않거나 데이터의 출력이 비활성화 상태에 있는 경우 하이 임피던스 상태로 플로팅 될 수 있다.
라이트 인에이블 핀(WE#)은 데이터 입출력 핀(IO0~IO7)을 통해 입력되는 커맨드, 어드레스 또는 데이터를 래치하기 위한 클럭 신호인 라이트 인에이블 신호를 외부 컨트롤러로부터 입력 받는데 사용될 수 있다. 반도체 메모리 장치는 라이트 인에이블 핀(WE#)을 통해 외부 컨트롤러로 신호를 출력할 수 없다. 즉, 라이트 인에이블 핀(WE#)은 입력용 핀일 수 있다. 데이터 입출력 핀(IO0~IO7)을 통해 입력되는 정보들은 라이트 인에이블 신호의 라이징 엣지에서 래치될 수 있다.
리드 인에이블 핀(RE#)은 반도체 메모리 장치가 외부 컨트롤러로부터 리드 인에이블 신호를 입력 받는데에 사용될 수 있다. 반도체 메모리 장치는 리드 인에이블 핀(RE#)을 통해 외부 컨트롤러로 신호를 출력할 수 없다. 즉, 리드 인에이블 핀(RE#)은 입력용 핀일 수 있다. 리드 인에이블 신호는 반도체 메모리 장치로부터 출력되는 데이터를 입출력 버스로 전송할 때 인에이블 된다.
레디 비지 핀(RB#)은 반도체 메모리 장치에서 외부 컨트롤러로 레디 신호 또는 비지 신호를 출력하는 출력용 핀일 수 있다. 비지 신호(low)는 반도체 메모리 장치 내부에서 동작이 수행되고 있음을 나타내고, 레디 신호(high)는 반도체 메모리 장치가 외부 컨트롤러로부터 커맨드, 어드레스 또는 데이터를 수신할 수 있는 상태에 놓여 있음을 나타낸다.
어드레스 래치 인에이블 핀(ALE)은 반도체 메모리 장치가 외부 컨트롤러로부터 어드레스 래치 인에이블 신호를 입력 받는 데 사용될 수 있다. 어드레스 래치 인에이블 신호는 데이터 입출력 핀(IO0~IO7)들을 통해 입력되는 데이터가 어드레스임을 나타낼 수 있다. 예를 들어, 데이터 입출력 핀(IO0~IO7)들을 통해 입력되는 데이터들은 어드레스 래치 인에이블 신호가 인에이블 상태에 있고, 쓰기 인에이블 신호가 라이징 엣지일 때 어드레스 레지스터에 래치될 수 있다.
커맨드 래치 인에이블 핀(CLE)은 반도체 메모리 장치가 외부 컨트롤러로부터 커맨드 래치 인에이블 신호를 입력 받는 데 사용될 수 있다. 커맨드 래치 인에이블 신호는 데이터 입출력 핀(IO0~IO7)들을 통해 입력되는 데이터가 커맨드임을 나타낼 수 있다. 예를 들어, 데이터 입출력 핀(IO0~IO7)들을 통해 입력되는 데이터들은 커맨드 래치 인에이블 신호가 인에이블 상태에 있고, 쓰기 인에이블 신호가 라이징 엣지일 때 커맨드 레지스터에 래치될 수 있다.
실시 예에서, 어드레스 래치 인에이블 신호와 커맨드 래치 인에이블 신호가 모두 비활성화 상태에 있는 경우 데이터 입출력 핀(IO0~IO7)들을 통해 입력되는 신호의 유형은 데이터일 수 있다. 한편, 반도체 메모리 장치는 어드레스 래치 인에이블 핀(ALE)과 커맨드 래치 인에이블 핀(CLE)을 통해 외부 컨트롤러로 신호를 출력할 수 없다. 즉, 어드레스 래치 인에이블 핀(ALE)과 커맨드 래치 인에이블 핀(CLE)은 입력용 핀들일 수 있다.
쓰기 방지 핀(WP#)은 의도치 않은 쓰기 동작을 방지하거나 반도체 메모리 장치에 보안기능을 제공하기 위한 쓰기 방지 신호를 외부 컨트롤러로부터 수신하는데 사용될 수 있다. 쓰기 방지 신호가 로우(low)상태에 있는 동안 반도체 메모리 장치의 쓰기 동작은 수행되지 않고, 반도체 메모리 장치에 저장된 데이터는 변경되지 않을 수 있다. 실시 예에서, 쓰기 동작은 반도체 메모리 장치에 데이터를 저장하는 프로그램 동작과 반도체 메모리 장치에 저장된 데이터를 삭제하는 소거 동작을 포함할 수 있다.
종래 쓰기 방지 핀(WP#)은 외부 컨트롤러로부터 쓰기 방지 신호만을 수신하는 입력용 핀으로 사용되었다. 그러나, 쓰기 방지 기능은 외부 컨트롤러의 설정에 따라 사용되지 않을 수 있다. 한편, 반도체 메모리 장치가 데이터 입출력 핀(IO0~IO7)들과 독립적으로 외부 컨트롤러로 신호를 출력하는 핀은 종래 레디 비지 핀(RB#)이 유일하였고, 리디 비지 핀(RB#)의 경우 반도체 메모리 장치가 동작 중에 있는지 여부를 항상 외부 컨트롤러로 출력하기 때문에, 반도체 메모리 장치 내부에 다양한 환경 요인의 변화를 데이터 입출력 핀(IO0~IO7)들과 독립적으로 외부 컨트롤러로 신호를 출력하는 핀 또는 라인의 필요성이 증가할 수 있다.
본 발명의 실시 예에 따르면, 반도체 메모리 장치는 쓰기 방지 핀(WP#)을 쓰기 방지 기능을 수행하기 위한 입력용 핀으로 사용하거나, 반도체 메모리 장치 내부의 이상 상태를 감지하고, 감지 신호를 출력하기 위한 출력용 핀으로 사용할 수 있다. 또한, 본 발명의 실시 예에서, 외부 컨트롤러는 출력용 쓰기 방지 핀(WP#)을 통해 입력된 감지 신호에 응답하여, 반도체 메모리 장치의 동작을 제어할 수 있다.
도 2는 본 명의 실시 예에 따른 메모리 시스템을 나타낸 블록도이다.
도 2를 참조하면, 메모리 시스템(50)은 반도체 메모리 장치(100) 및 반도체 메모리 장치를 제어하는 컨트롤러(200)를 포함할 수 있다.
반도체 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 반도체 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
반도체 메모리 장치(100)는 메모리 셀 어레이(110), 주변회로(120), 제어로직(130) 및 인터페이스부(140)를 포함할 수 있다.
반도체 메모리 장치(100)은 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이(110) 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있다. 실시 예에서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 실시 예에서, 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
주변회로(120)는 제어로직(130)의 제어에 따라 메모리 셀 어레이(110)에 데이터를 저장하는 프로그램 동작을 수행하거나, 저장된 데이터를 삭제하는 소거 동작을 수행하거나, 저장된 데이터를 리드하는 리드 동작을 수행할 수 있다.
제어로직(130)은 컨트롤러(200)로부터 제공 받은 커맨드에 대응하는 동작을 수행하도록 주변회로(120)를 제어할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 쓰기 방지 핀(WP#)을 입력 모드 또는 출력 모드 중 어느 하나의 모드로 사용할 수 있다.
실시 예에서, 제어로직(130)은 내부상태감지부(131) 및 쓰기 방지 핀 모드 설정부(132)를 포함할 수 있다.
내부 상태 감지부(131)는 반도체 메모리 장치(100)의 내부 상태를 감지한다. 예를 들어 내부 상태란 반도체 메모리 장치(100)의 온도, 습도, 전압, 전류 값 등 반도체 메모리 장치(100)의 동작에 영향을 미치는 여러 가지 요인들의 변화일 수 있다.
실시 예에서 내부 상태 감지부(131)는 내부 또는 외부 전압이 기준 전압 레벨 이하로 내려가는지를 감지하는 전압감지부, 내부 또는 외부의 온도를 측정하여 기준 임계 온도를 벗어나는지 여부를 감지하는 온도감지부 등일 수 있다.
내부 상태 감지부(131)는 반도체 메모리 장치(100)의 내부 상태에 따라 반도체 메모리 장치(100)가 정상적으로 동작하기 어려운 상태에 해당하는 경우 감지 신호를 인터페이스부(140)로 전달할 수 있다.
쓰기 방지 핀 모드 설정부(132)는 반도체 메모리 장치(100)의 쓰기 방지 핀(WP#)의 동작 모드를 설정한다. 쓰기 방지 핀 모드 설정부(132)는 내부에 포함된 레지스터의 파라미터 값에 따라 쓰기 방지 제어 신호를 인터페이스부(140)로 출력할 수 있다. 쓰기 방지 핀 모드 설정부(132)는 입력모드 또는 출력모드 중 어느 하나의 모드에 대응되는 파라미터 값을 저장하고, 파라미터 값에 따라 쓰기 방지 제어 신호를 인터페이스부(140)로 출력할 수 있다.
실시 예에서, 제어로직(130)은 컨트롤러(200)로부터 입력되는 커맨드에 따라 쓰기 방지 핀 모드 설정부(132)를 제어하여 파라미터 값을 변경할 수 있다. 예를 들어 제어로직(130)은 컨트롤러(200)로부터 입력되는 파라미터 설정 커맨드, 쓰기 방지 핀 모드 설정부(132)는 내부에 포함된 레지스터의 어드레스, 입력모드 또는 출력모드 중 어느 하나의 모드에 대응되는 파라미터 값을 수신하면, 쓰기 방지 핀 모드 설정부(132)에 저장된 파라미터 값을 변경할 것이다.
인터페이스부(140)는 컨트롤러(200)와의 연결을 위한 인터페이스를 제공한다. 인터페이스부(140)는 도 1을 참조하여 설명된 반도체 메모리 장치의 핀들과 연결되는 내부 입출력 버퍼들을 포함할 수 있다.
실시 예에서, 인터페이스부(140)는 쓰기 방지(WP) 입출력부(141)를 포함할 수 있다.
쓰기 방지(WP) 입출력부(141)는 쓰기 방지 핀 모드 설정부(132)로부터 출력되는 쓰기 방지 제어 신호에 따라 쓰기 방지 핀(WP#)을 입력 모드 또는 출력 모드 중 어느 하나의 모드로 동작하도록 제어할 수 있다.
쓰기 방지 핀(WP#)이 입력 모드로 사용되는 경우, 컨트롤러(200)로부터 쓰기 방지 핀(WP#)을 통해 쓰기 방지 신호가 입력되면, 반도체 메모리 장치(100)는 쓰기 동작을 수행하지 않는다. 따라서, 쓰기 방지 신호가 입력되는 동안 반도체 메모리 장치(100)에 저장된 데이터는 변경되지 않을 것이다.
쓰기 방지 핀(WP#)이 출력 모드로 사용되는 경우, 반도체 메모리 장치(100)는 내부 상태 감지부(131)가 출력한 감지신호에 따라 쓰기 방지 출력 신호를 쓰기 방지핀(WP#)을 통해 출력할 수 있다.
컨트롤러(200)는 반도체 메모리 장치(100)를 제어한다. 컨트롤러(200)는 호스트(미도시)로부터의 요청에 응답하여 반도체 메모리 장치(100)를 커맨드한다.
실시 예로서, 컨트롤러(200)는 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스 및 데이터를 반도체 메모리 장치(100)에 제공할 것이다. 읽기 동작 시, 컨트롤러(200)는 읽기 커맨드 및 어드레스를 반도체 메모리 장치(100)에 제공할 것이다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드 및 어드레스를 반도체 메모리 장치(100)에 제공할 것이다.
본 발명의 실시 예에 따르면, 컨트롤러(200)는 반도체 메모리 장치(100)의 쓰기 방지 핀(WP#)을 입력 모드로 사용하거나 출력 모드로 사용하도록 설정할 수 있다.
예를 들어, 컨트롤러(200)는 반도체 메모리 장치(100)의 쓰기 방지 핀을 입력 모드로 사용하는 경우에는 입력 모드에 해당하는 파라미터 값을 반도체 메모리 장치(100)에 제공할 수 있다. 컨트롤러(200)는 반도체 메모리 장치(100)의 쓰기 방지 핀을 출력 모드로 사용하는 경우에는 출력 모드에 해당하는 파라미터 값을 반도체 메모리 장치(100)에 제공할 수 있다. 실시 예에서, 입력 모드 또는 출력 모드에 대응되는 파라미터 값은 파라미터 설정(Set Parameter) 커맨드를 이용하여 반도체 메모리 장치(100)로 전달될 수 있다.
다양한 실시 예에서, 컨트롤러(200)는 쓰기 방지 핀 모드 정보 저장부(210)를 포함할 수 있다. 쓰기 방지 핀 모드 정보 저장부(210)는 컨트롤러(200)가 제어하는 반도체 메모리 장치(100)의 쓰기 방지 핀이 입력 모드로 설정되어 있는지 또는 출력 모드로 설정되어 있는지에 대한 정보인 쓰기 방지 핀 모드 정보를 저장할 수 있다. 예를 들어, 쓰기 방지 핀 모드 정보 저장부(210)는 컨트롤러(200)가 파라미터 설정(Set Parameter) 커맨드를 통해 반도체 메모리 장치(100)로 제공한 입력 모드 또는 출력 모드에 대응되는 파라미터 값을 쓰기 방지 핀 모드 정보로 저장할 수 있다.
실시 예에서, 컨트롤러(200)는 복수의 반도체 메모리 장치들을 제어할 수 있으며, 이 경우 쓰기 방지 핀 모드 정보 저장부(210)는 복수의 반도체 메모리 장치들의 쓰기 방지 핀들의 입출력모드에 관한 쓰기 방지 핀 모드 정보를 저장할 수 있다.
실시 예에서, 컨트롤러(200)는 쓰기 방지 핀 모드정보가 손상되거나 쓰기방지핀 모드정보를 갱신하는 경우, 파라미터 획득(Get Parameter) 명령어를 통해 반도체 메모리 장치(100)로부터 입력 모드 또는 출력 모드에 대응되는 파라미터 값을 획득할 수 있다.
쓰기 방지 핀(WP#)을 출력 모드로 사용하는 반도체 메모리 장치(100)로부터 출력된 쓰기 방지 출력 신호가 컨트롤러로 입력되면, 컨트롤러(200)는 해당 반도체 메모리 장치(100)의 동작을 중단하는 서스펜드(SUSPEND) 커맨드를 반도체 메모리 장치(100)로 전달할 수 있다. 또는 컨트롤러(100)는 반도체 메모리 장치(100)의 상태를 확인하기 위한 상태 읽기(STATUS READ) 커맨드를 반도체 메모리 장치(100)로 전달할 수 있다.
실시 예에서, 컨트롤러(200)는 반도체 메모리 장치(100)가 프로그램 동작을 수행하는 동안 쓰기 방지 출력 신호를 수신할 수 있다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)로 프로그램 커맨드를 전송 한 뒤, 프로그램 커맨드의 동작 완료여부를 확인하기 전에 반도체 메모리 장치(100)의 쓰기 방지 핀(WP#)으로부터 출력된 쓰기 방지 출력 신호를 수신할 수 있다. 이 경우 반도체 메모리 장치(100)에 전송되었던 프로그램 커맨드 동작 수행 결과를 신뢰할 수 없다. 따라서, 컨트롤러(200)는 반도체 메모리 장치(100)에 상태 읽기(STATUS READ) 커맨드를 전송하여 프로그램 커맨드의 동작 완료 여부를 확인할 필요가 없다.
컨트롤러(200)는 반도체 메모리 장치(100)로 프로그램 커맨드를 전송 한 뒤, 프로그램 커맨드의 동작 완료여부를 확인하기 전에 반도체 메모리 장치(100)의 쓰기 방지 핀(WP#)으로부터 출력된 쓰기 방지 출력 신호를 수신하면, 기존에 전송된 데이터를 다른 메모리 영역에 프로그램 하도록 반도체 메모리 장치(100)를 제어할 수 있다. 구체적으로, 컨트롤러(200)는 기존에 전송한 데이터를 다른 메모리 영역에 프로그램 하기 위한 커맨드를 생성하고, 저장할 메모리 영역에 대한 어드레스를 변경하여 반도체 메모리 장치(100)로 전송할 수 있다. 실시 예에서, 다른 메모리 영역은 기존에 데이터를 저장할 메모리 블록과 다른 메모리 블록일 수 있다.
도 3은 도 2의 쓰기 방지 핀 모드 설정부(132)의 동작을 설명하기 위한 도면이다.
도 3을 참조하면, 반도체 메모리 장치의 쓰기 방지 핀 모드 설정부(132)는 내부에 쓰기 방지 핀 모드 레지스터(132_1)를 포함할 수 있다. 쓰기 방지 핀 모드 설정부(132)는 쓰기 방지 핀 모드 레지스터(132_1)에 저장된 파라미터 값에 따라 쓰기 방지 제어신호(WP_CNTL)를 도 2를 참조하여 설명된 인터페이스부(140)로 출력할 수 있다.
쓰기 방지 핀 모드 레지스터(132_1)에 저장된 파라미터 값은 반도체 메모리 장치의 쓰기 방지 핀(WP#)의 동작 모드를 결정할 수 있다. 예를 들어 쓰기 방지 핀 모드 레지스터(132_1)는 입력 모드 또는 출력 모드 중 어느 하나의 모드에 대응되는 파라미터 값을 저장할 수 있다.
실시 예에서, 쓰기 방지 핀 모드 레지스터(132_1)에 저장된 파라미터 값은 컨트롤러로부터 입력되는 파라미터 설정(SET PARAMETER) 커맨드에 따라 변경될 수 있다. 구체적으로 파라미터 설정 커맨드, 쓰기 방지 핀 모드 레지스터(132_1)의 어드레스 및 파라미터 값이 컨트롤러로부터 제공되면, 반도체 메모리 장치는 쓰기 방지 핀 모드 레지스터(132_1)의 파라미터 값을 입력된 파라미터 값으로 변경할 수 있다.
도 4는 도 3의 쓰기 방지 입출력부(141)의 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 쓰기 방지 입출력부(141)는 도 3을 참조하여 설명된 쓰기 방지 핀 모드 설정부(132)가 출력하는 쓰기 방지 제어신호(WP_CNTL)를 입력 받을 수 있다.
쓰기 방지 입출력부(141)는 입력 버퍼(410) 및 출력 버퍼(420)를 포함할 수 있다.
쓰기 방지 제어신호(WP_CNTL)에 따라 입력 버퍼(410) 또는 출력 버퍼(420) 중 어느 하나의 버퍼가 동작할 수 있다. 예를 들어, 쓰기 방지 제어신호(WP_CNTL)이 하이(High)이면 입력 버퍼(410)가 동작하고, 로우(Low)이면 출력 버퍼(420)가 동작할 수 있다. 또는 반대로 쓰기 방지 제어신호(WP_CNTL)이 로우(Low)이면 입력 버퍼(410)가 동작하고, 하이(High)이면 출력 버퍼(420)가 동작할 수 있다.
입력 버퍼(410)는 쓰기 방지 핀(WP#)을 입력 모드로 사용하는 경우에 사용될 수 있다. 입력 버퍼(410)는 쓰기 방지 제어신호(WP_CNTL)와 쓰기 방지 핀(WP#)을 통해 입력되는 입력신호(INPUT)를 입력 받고, 반도체 메모리 장치의 제어로직으로 쓰기 방지 입력신호(WP_IN)를 전달할 수 있다.
출력 버퍼(420)는 쓰기 방지 핀(WP#)을 출력 모드로 사용하는 경우에 사용될 수 있다. 쓰기 버퍼(420)는 쓰기 방지 제어신호(WP_CNTL)와 반도체 메모리 장치의 내부 상태 감지부의 출력 신호인 감지 신호(DETECT)를 입력 받고, 쓰기 방지 핀(WP#)으로 쓰기 방지 출력신호(WP_OUT)를 출력할 수 있다.
도 5는 도 4의 입력 버퍼(410)의 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 입력 버퍼(410)는 인에이블 신호 발생부(411)를 더 포함할 수 있다. 인에이블 신호 발생부(411)는 쓰기 방지 제어신호(WP#)와 쓰기 방지 신호(WP_N_EN)를 입력 받아서 인에이블 신호(EN_N)을 출력할 수 있다. 구체적으로 인에이블 신호 발생부(411)는 쓰기 방지 핀(WP#)의 신호가 하이에서 로우로 천이하면 발생하는 내부 신호일 수 있다. 인에이블 신호 발생부(411)는 입력되는 쓰기 방지 제어신호(WP_CNTL)와 쓰기 방지 신호(WP_N_EN)에 따라 인에이블 신호(EN_N)를 출력한다.
인에이블 신호(EN_N)는 입력 버퍼(410) 회로를 구동할 수 있다. 입력 버퍼(410)는 쓰기 방지 핀(WP#)을 통해 입력되는 입력신호(INPUT)를 레벨 쉬프터(Level Shifter)를 거쳐 쓰기 방지 입력 신호로 출력할 수 있다. 출력된 쓰기 방지 입력 신호(WP_IN)는 반도체 메모리 장치의 쓰기 동작을 방지할 것이다.
인에이블 신호 발생부(411) 이외의 입력 버퍼(410) 회로는 도 5에 도시된 입력 버퍼 회로에 한정되지 않으며, 다양한 형태의 입력 버퍼 회로가 적용될 수 있다.
도 6은 도 4의 출력 버퍼(420)의 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 출력 버퍼(420)는 도 2를 참조하여 설명된 내부 상태 감지부(131)가 출력하는 감지 신호(DETECT)를 입력 받을 수 있다.
구체적으로 출력 버퍼(420)는 입력된 쓰기 방지 제어신호(WP_CNTL)와 감지 신호(DETECT)를 기초로 쓰기 방지 출력 신호(WP_OUT)을 출력할 수 있다.
출력 버퍼(420) 회로는 도 6에 도시된 입력 버퍼 회로에 한정되지 않으며, 다양한 형태의 출력 버퍼 회로가 적용될 수 있다.
쓰기 방지 출력 신호(WP_OUT)는 쓰기 방지 핀(WP#)을 통해 도 2를 참조하여 설명된 컨트롤러(200)로 제공될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 파형도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치는 쓰기 방지 핀(WP#)을 입력 모드뿐만 아니라 출력 모드로 사용할 수 있다.
쓰기 방지 핀(WP#)을 출력 모드로 사용하는 경우, 반도체 메모리 장치는 내부 상태에 따라 반도체 메모리 장치가 정상적으로 동작하기 어려운 상태에 해당하는 경우를 감지하고, 감지 신호를 쓰기 방지 핀(WP#)을 통해 컨트롤러로 제공할 수 있다.
도 7에서 반도체 메모리 장치에 입력되는 외부 또는 내부 전원 신호의 레벨(Critical Power Source)은 반도체 메모리 장치가 A동작 내지 H동작(Operation_A~Operation_H)을 수행하는 과정에서 두 번 하강하였다가 상승한다고 가정한다.
구체적으로, 제1 구간(P1)과 제2 구간(P2)에서 반도체 메모리 장치에 입력되는 외부 또는 내부 전원 신호의 레벨(Critical Power Source)은 감지 레벨(DETECT LEVEL) 이하로 낮아졌다가 다시 원래 상태로 복귀한다. 본 발명의 실시 예에 따라 반도체 메모리 장치의 쓰기 방지 핀(WP#)이 출력 모드로 사용되는 경우에는, 쓰기 방지(WP) 입력모드 활성화 신호(activation)가 활성화 되어 하이(high)상태에 있고, 입력 모드로 사용 되는 경우에는 WP 입력 모드 activation신호가 로우 상태에 있을 수 있다. 따라서, 제1 구간(P1)에서는 외부 또는 내부 전원 신호의 레벨(Critical Power Source)이 감지 레벨 아래로 내려간 동안 감지 신호(DETECT)가 출력될 수 있다. 감지 신호가 출력되는 동안 수행된 동작(Operation)의 결과를 신뢰할 수 없을 것이다. 따라서, 감지 신호가 쓰기 방지 핀(WP#)을 통해 출력되면, 컨트롤러는 해당 동작을 중단시키거나, 반도체 메모리 장치로 데이터를 전송하는 것을 대기하는 후속 동작을 수행할 수 있다. 예를 들면, C동작(Operation_C)을 수행한 뒤 감지 신호가 출력되면 D동작(Operation_D)을 수행하지 않고 대기하였다가, 감지 신호가 더 이상 출력되지 않으면 D동작(Operation_D)을 수행한다.
제2 구간(P2)에서는 쓰기 방지(WP) 입력모드 활성화 신호(activation)가 비활성화 되어 로우(low)상태에 있다. 따라서, 반도체 메모리 장치는 쓰기 방지 핀(WP#)으로 쓰기 방지 신호가 입력되지 않는 한 계속해서 동작을 수행할 것이다. 따라서, 반도체 메모리 장치는 외부 또는 내부 전원 신호의 레벨(Critical Power Source)이 감지 레벨 이하로 낮아졌음에도 불구하고, 진행중이던 G동작(Operation_G)을 멈추지 않고 수행한다. 따라서, G동작의 결과는 반도체 메모리 장치가 정상적으로 동작하기 어려운 상태에서 수행되었으므로, 동작의 수행결과의 신뢰성이 떨어질 수 있다.
본 발명의 실시 예에 따르면, 종래 입력 모드로만 사용되던 쓰기 방지 핀(WP#)을 출력 모드로 사용하면서 반도체 메모리 장치 내부의 상태 정보를 별도의 커맨드 없이 외부 컨트롤러로 출력할 수 있다. 따라서, 외부 컨트롤러 입장에서는 전체 동작의 오버헤드가 감소될 수 있다.
또한, 비정상적인 상태에 대한 감지 신호를 외부 컨트롤러로 송신하고 외부 컨트롤러가 해당 동작의 결과를 신뢰할 수 있도록 동작을 변경하거나 중단함으로써 반도체 메모리 장치의 오동작을 미연에 방지할 수 있다.
도 8은 도 2의 반도체 메모리 장치(100)의 다른 실시 예를 보여주는 블록도이다.
도 8을 참조하면 반도체 메모리 장치(500)는 메모리 셀 어레이(510), 주변회로(520) 및 제어회로(530)를 포함할 수 있다.
주변회로(520)는 어드레스 디코더(521), 전압 발생기(522), 읽기 및 쓰기 회로(523) 및 데이터 입출력 회로(524)을 포함할 수 있다.
메모리 셀 어레이(510)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(200)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(523)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(510)는 다수의 페이지로 구성된다.
주변회로(520)는 제어회로(530)의 제어에 따라 메모리 셀 어레이(510)를 구동한다. 예를 들어 주변회로(520)는 제어회로(530)의 제어에 따라 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(510)를 구동할 수 있다.
어드레스 디코더(521)는 워드라인들(WL)을 통해 메모리 셀 어레이(510)에 연결된다. 어드레스 디코더(521)는 제어회로(530)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(521)는 반도체 메모리 장치(500) 내부의 입출력 버퍼(미도시)를 통해 제어회로(530)로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(521)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(521)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(521)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(521)는 디코딩된 행 어드레스에 따라 전압 발생기(522)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(521)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(521)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
읽기 동작 시에, 어드레스 디코더(521)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 패스 전압을 인가할 것이다.
실시 예로서, 반도체 메모리 장치(500)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 반도체 메모리 장치(500)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(521)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(521)는 선택된 메모리 블록에 입력되는 워드 라인에 접지 전압을 인가할 수 있다. 실시 예에서 어드레스 디코더(521)는 블록 디코더, 워드라인 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(522)는 반도체 메모리 장치(500)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(522)는 제어회로(530)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(522)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(522)에서 생성된 내부 전원 전압은 반도체 메모리 장치(500)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(522)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(522)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어회로(530)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 어드레스 디코더(521)에 의해 선택된 워드 라인들에 인가된다.
읽기 및 쓰기 회로(523)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(100)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어회로(530)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(524)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(524) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(524)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(523)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(524)로 출력한다.
소거 동작 시에, 읽기 및 쓰기 회로(523)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(523)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(524)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(524)는 제어회로(530)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(524)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(524)는 읽기 동작 시, 읽기 및 쓰기 회로(523에 포함된 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
제어회로(530)는 어드레스 디코더(521), 전압 발생기(522), 읽기 및 쓰기 회로(523) 및 데이터 입출력 회로(524)에 연결된다. 제어회로(530)는 반도체 메모리 장치(500)의 전반적인 동작을 제어할 수 있다. 제어회로(530)는 외부 컨트롤러로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어회로(530)는 커맨드(CMD)에 응답하여 주변회로(520)를 제어 할 수 있다. 제어회로(530)는 수신된 커맨드에 대응되는 동작을 수행하도록 어드레스 디코더(521), 전압 발생기(522), 읽기 및 쓰기 회로(523) 및 데이터 입출력 회로(524)를 제어할 수 있다. 실시 예에서, 제어회로(530)은 소거 동작 시 소스 라인에 고전압의 소거 전압(Verase)이 인가할 수 있다.
도 9는 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 9를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1300)는 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다. 실시 예에서, 램(1210)은 도 2를 참조하여 설명된 쓰기 방지 핀 모드 정보 저장부(210)로 동작할 수 있다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세싱 유닛(1220)은 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 반도체 메모리 장치(1300)에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세싱 유닛(1220)은 리드 동작 시 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 디랜더마이징 시드를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세싱 유닛(1220)은 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
읽기 동작 시, 에러 정정 블록(1250)은 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다. 디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(1200)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(1300) 또는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 10은 도 9의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 10을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 10에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 10을 참조하여 설명된 반도체 메모리 장치(1000) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 9를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 10에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 11을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 11에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 11에서, 도 10을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 9를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 9 및 도 10을 참조하여 설명된 메모리 시스템(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 메모리 시스템
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 주변회로
130: 제어로직
131: 내부상태 감지부
132: 쓰기 방지 핀 모드 설정부
140: 인터페이스부
141: 쓰기 방지 입출력부

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 반도체 메모리 장치에 있어서,
    내부에 저장된 파라미터 값에 따라 상기 반도체 메모리 장치의 쓰기 방지 핀의 동작 모드를 입력 모드 또는 출력 모드 중 어느 하나의 모드로 설정하는 쓰기 방지 핀 모드 설정부; 및
    상기 동작 모드가 출력 모드인 경우, 상기 반도체 메모리 장치의 내부 상태 정보를 상기 쓰기 방지 핀을 통해 상기 반도체 메모리 장치를 제어하는 컨트롤러로 출력하는 제어 로직;을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 제어 로직은,
    상기 반도체 메모리 장치가 오동작할 수 있는 내부 상태를 감지하여 감지 신호를 출력하는 내부 상태 감지부;를 더 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 내부 상태 감지부는,
    상기 반도체 메모리 장치의 외부 또는 내부 전압이 임계 전압 이하로 내려가는 경우 상기 감지 신호를 출력하는 반도체 메모리 장치.
  4. 제 2항에 있어서, 상기 내부 상태 감지부는,
    상기 반도체 메모리 장치 내부의 온도가 기 설정된 저온 이하로 떨어지거나 기 설정된 고온 이상으로 올라가면 상기 감지 신호를 출력하는 반도체 메모리 장치.
  5. 제 2항에 있어서,
    상기 감지 신호를 상기 쓰기 방지 핀으로 전달하는 출력 버퍼;를 더 포함하는 반도체 메모리 장치.
  6. 제 1항에 있어서, 상기 쓰기 방지 핀 모드 설정부는,
    상기 쓰기 방지 핀의 동작 모드에 대한 상기 파라미터 값을 저장하는 쓰기 방지 핀 모드 레지스터;를 포함하는 반도체 메모리 장치.
  7. 제 1항에 있어서, 상기 제어 로직은,
    상기 컨트롤러로부터 입력되는 파라미터 설정 커맨드에 응답하여 상기 파라미터 값을 변경하는 반도체 메모리 장치.
  8. 제 1항에 있어서, 상기 제어 로직은,
    상기 동작 모드가 입력 모드인 경우, 상기 반도체 메모리 장치에 대한 쓰기 동작을 금지하는 쓰기 방지 신호를 상기 쓰기 방지 핀으로 입력 받는 반도체 메모리 장치.
  9. 제 8항에 있어서, 상기 쓰기 동작은,
    프로그램 동작 또는 소거 동작 중 어느 하나인 반도체 메모리 장치.
  10. 제 8항에 있어서,
    상기 쓰기 방지 신호를 상기 쓰기 방지 핀으로부터 수신하고 상기 제어 로직으로 전달하는 입력 버퍼;를 더 포함하는 반도체 메모리 장치.
  11. 반도체 메모리 장치를 제어하는 컨트롤러에 있어서,
    상기 반도체 메모리 장치의 쓰기 방지 핀을 통해 상기 반도체 메모리 장치의 내부 상태 정보에 대한 감지 신호를 수신하는 인터페이스부; 및
    상기 감지 신호가 수신되면, 상기 반도체 메모리 장치에 동작 중단 커맨드를 전송하는 프로세싱 유닛;을 포함하는 컨트롤러.
  12. 제 11항에 있어서,
    상기 쓰기 방지 핀의 동작 모드에 관한 정보를 저장하는 쓰기 방지 핀 모드 정보 저장부;를 더 포함하는 컨트롤러.
  13. 제 12항에 있어서, 상기 쓰기 방지 핀 모드 정보 저장부는,
    상기 쓰기 방지 핀의 동작 모드에 대응하는 파라미터 값을 포함하는 컨트롤러.
  14. 제 13항에 있어서, 상기 프로세싱 유닛은,
    파라미터 설정 커맨드를 이용하여 상기 파라미터 값을 상기 반도체 메모리 장치로 전송하는 컨트롤러.
  15. 내부 상태 정보에 대한 감지 신호를 쓰기 방지 핀을 통해 외부 컨트롤러로 출력하는 반도체 메모리 장치; 및
    상기 감지 신호에 응답하여 상기 반도체 메모리 장치로 동작 중단 커맨드를 전송하는 컨트롤러;를 포함하는 메모리 시스템.
  16. 제 15항에 있어서, 상기 감지 신호는,
    상기 반도체 메모리 장치의 외부 또는 내부 전압이 임계 전압 이하로 내려가는 경우 에 출력되는 메모리 시스템.
  17. 제 15항에 있어서, 상기 감지 신호는,
    상기 반도체 메모리 장치 내부의 온도가 기 설정된 저온 이하로 떨어지거나 기 설정된 고온 이상으로 올라가면 출력되는 메모리 시스템.
  18. 제 15항에 있어서, 상기 컨트롤러는,
    파라미터 설정 커맨드를 이용하여 상기 쓰기 방지 핀의 동작 모드를 설정하고,
    상기 동작 모드는,
    입력 모드 또는 출력 모드 중 어느 하나인 메모리 시스템.
  19. 제 15항에 있어서, 상기 반도체 메모리 장치는,
    상기 쓰기 방지 핀의 동작 모드에 대응하는 파라미터 값을 저장하는 쓰기 방지 핀 모드 레지스터;를 포함하는 메모리 시스템.
  20. 제 15항에 있어서, 상기 컨트롤러는,
    상기 쓰기 방지 핀의 동작 모드에 관한 정보를 저장하는 쓰기 방지 핀 모드 정보 저장부;를 포함하는 메모리 시스템.
KR1020160174571A 2016-12-20 2016-12-20 메모리 시스템 및 그것의 동작 방법 KR102669909B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160174571A KR102669909B1 (ko) 2016-12-20 2016-12-20 메모리 시스템 및 그것의 동작 방법
US15/638,516 US10002652B1 (en) 2016-12-20 2017-06-30 Memory system and method for operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160174571A KR102669909B1 (ko) 2016-12-20 2016-12-20 메모리 시스템 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
KR20180071675A KR20180071675A (ko) 2018-06-28
KR102669909B1 true KR102669909B1 (ko) 2024-05-29

Family

ID=62554812

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160174571A KR102669909B1 (ko) 2016-12-20 2016-12-20 메모리 시스템 및 그것의 동작 방법

Country Status (2)

Country Link
US (1) US10002652B1 (ko)
KR (1) KR102669909B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018014050A (ja) * 2016-07-22 2018-01-25 東芝メモリ株式会社 メモリシステム
KR102519572B1 (ko) * 2018-05-11 2023-04-07 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
CN109192237B (zh) * 2018-09-14 2021-06-04 惠科股份有限公司 存储器写保护电路及显示装置
US11404097B2 (en) 2018-12-11 2022-08-02 SK Hynix Inc. Memory system and operating method of the memory system
KR20200124045A (ko) 2019-04-23 2020-11-02 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200126666A (ko) 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US11139010B2 (en) 2018-12-11 2021-10-05 SK Hynix Inc. Memory system and operating method of the memory system
KR20200126678A (ko) 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200137548A (ko) 2019-05-30 2020-12-09 에스케이하이닉스 주식회사 메모리 장치 및 이의 테스트 동작 방법
KR102336410B1 (ko) 2020-04-22 2021-12-08 현대자동차주식회사 조립형 차량
KR20220033369A (ko) * 2020-09-09 2022-03-16 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
JP2023127385A (ja) * 2022-03-01 2023-09-13 キオクシア株式会社 メモリシステム

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7093091B2 (en) * 2003-09-26 2006-08-15 Atmel Corporation Selectable block protection for non-volatile memory
US7730253B2 (en) * 2006-11-27 2010-06-01 Research In Motion Limited System and method for controlling access to a memory device of an electronic device
US7983099B2 (en) * 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
JP2012190195A (ja) * 2011-03-09 2012-10-04 Fujitsu Ltd 制御装置
KR20140079914A (ko) 2012-12-20 2014-06-30 에스케이하이닉스 주식회사 동작회로 제어장치, 반도체 메모리 장치 및 이의 동작 방법
TWI545586B (zh) * 2013-08-06 2016-08-11 慧榮科技股份有限公司 資料儲存裝置及其限制存取方法
KR20150078857A (ko) * 2013-12-31 2015-07-08 엘지디스플레이 주식회사 메모리 보호회로 및 이를 포함하는 액정표시장치
US10042789B2 (en) * 2014-10-27 2018-08-07 Micron Technology, Inc. Programming interruption management

Also Published As

Publication number Publication date
US20180174629A1 (en) 2018-06-21
KR20180071675A (ko) 2018-06-28
US10002652B1 (en) 2018-06-19

Similar Documents

Publication Publication Date Title
KR102669909B1 (ko) 메모리 시스템 및 그것의 동작 방법
US10795762B2 (en) Memory controller and method of operating the same
KR102663261B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102429452B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US11204846B2 (en) Memory system and method for operating the same
KR102603243B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102643658B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US9679660B1 (en) Semiconductor memory device and operating method thereof
KR102496988B1 (ko) 반도체 메모리 장치의 컨트롤러 및 이의 동작 방법
KR102565888B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
TWI681401B (zh) 半導體記憶體裝置和其之操作方法
US20170220413A1 (en) Memory system, semiconductor memory device and operating method thereof
CN110489271B (zh) 存储器系统及其操作方法
US10515704B2 (en) Semiconductor memory device and operating method thereof
KR102429456B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US20200057580A1 (en) Semiconductor memory device and operating method thereof
US10199079B2 (en) Semiconductor memory device
KR102608815B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102665270B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US10706932B2 (en) Memory device and operating method thereof
KR102626039B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US10354702B2 (en) Semiconductor memory device with a control logic capable of controlling the ready busy output control unit to adjust an output current to be outputted to a ready/busy pad, and a method for operating the same
US11307783B2 (en) Memory controller performing recovery operation using recovery code and operating method thereof
US20170069384A1 (en) Memory system and operating method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right