JP7223503B2 - シリアルインタフェース回路、半導体装置、及びシリアルパラレル変換方法 - Google Patents
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Description
20 メモリセルアレイ
31 カウンタ
32 タイミング信号生成回路
41~46 FF回路
100 半導体メモリ
Claims (6)
- シリアル形態のビット列を含むシリアル信号を受け、前記シリアル信号に含まれる前記ビット列をパラレル形態に変換してパラレルビット群を得るシリアルインタフェース回路であって、
夫々が前記ビット列の1ビット周期分ずつ異なるタイミングを表す第1~第n(nは2以上の整数)のタイミング信号を生成するタイミング信号生成部と、
前記第1~第nのタイミング信号のうちの第1~第t(tはn未満の整数)のタイミング信号を受け、前記第1~第tのタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を待機ビット群として出力する第1変換部と、
前記第1~第nのタイミング信号のうちの第(t+1)~第nのタイミング信号のいずれか1つのタイミング信号を受け、前記1つのタイミング信号のタイミングで前記待機ビット群を取り込み、取り込んだ前記待機ビット群を前記パラレルビット群の一部として出力する待機出力部と、
前記第(t+1)~第nのタイミング信号を受け、前記第(t+1)~第nのタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を前記パラレルビット群の他部として出力する第2変換部と、を有することを特徴とするシリアルインタフェース回路。 - 前記第1変換部は、前記第1~第tのタイミング信号のうちの対応するタイミング信号を夫々のイネーブル端子で受け、前記イネーブル端子で受けた前記タイミング信号に応じて前記シリアル信号に含まれる各ビットを取り込んで保持しつつ出力する第1~第tのフリップフロップ回路を含み、
前記第2変換部は、前記第(t+1)~第nのタイミング信号のうちの対応するタイミング信号を夫々のイネーブル端子で受け、前記イネーブル端子で受けた前記タイミング信号に応じて前記シリアル信号に含まれる各ビットを取り込んで保持しつつ出力する第(t+1)~第nのフリップフロップ回路を含み、
前記待機出力部は、前記第(t+1)~第nのタイミング信号のいずれか1つのタイミング信号を自身のイネーブル端子で受け、このイネーブル端子で受けた前記タイミング信号に応じて前記待機ビット群を取り込んで出力するフリップフロップ回路を含むことを特徴とする請求項1に記載のシリアルインタフェース回路。 - 前記タイミング信号生成部は、
前記ビット列の1ビット周期を有するクロック信号を受けて、前記クロック信号のパルス数をカウントして得たカウント値を出力するカウンタを含み、
前記カウント値に基づき前記第1~第nのタイミング信号を生成することを特徴とする請求項1又は2に記載のシリアルインタフェース回路。 - 複数のメモリセルを含むメモリセルアレイと、
シリアル形態のアドレスのビット列を含むシリアル信号を受け、前記シリアル信号に含まれる前記アドレスのビット列をパラレル形態に変換してメモリアドレスを得るアドレスシリアルパラレル変換部と、
前記メモリアドレスによって指定された前記メモリセルに駆動電圧を供給するデコーダと、を含む半導体装置であって、
前記アドレスシリアルパラレル変換部は、
夫々が前記ビット列の1ビット周期分ずつ異なるタイミングを表す第1~第n(nは2以上の整数)のタイミング信号を生成するタイミング信号生成部と、
前記第1~第nのタイミング信号のうちの第1~第t(tはn未満の整数)のタイミング信号を受け、前記第1~第tのタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を待機アドレスビット群として出力する第1変換部と、
前記第1~第nのタイミング信号のうちの第(t+1)~第nのタイミング信号のいずれか1つのタイミング信号を受け、前記1つのタイミング信号のタイミングで前記待機アドレスビット群を取り込み、取り込んだ前記待機アドレスビット群を前記メモリアドレスの一部として出力する待機出力部と、
前記第(t+1)~第nのタイミング信号を受け、前記第(t+1)~第nのタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を前記メモリアドレスの他部として出力する第2変換部と、を有することを特徴とする半導体装置。 - 前記メモリセルに対する書込処理期間中に前記アドレスのビット列を含むシリアル信号を受け、
前記待機出力部は、前記第(t+1)~第nのタイミング信号のうちで前記書込処理期間の終了時点よりも後方のタイミングを表す前記1つのタイミング信号のタイミングで前記待機アドレスビット群の取り込みを行うことを特徴とする請求項4に記載の半導体装置。 - シリアル形態のビット列を含むシリアル信号を受け、前記シリアル信号に含まれる前記ビット列をパラレル形態に変換してパラレルビット群を得るシリアルインタフェース回路が行うシリアルパラレル変換方法であって、
夫々が前記ビット列の1ビット周期分ずつ異なるタイミングを表す第1~第n(nは2以上の整数)のタイミング信号を生成し、
前記第1~第nのタイミング信号のうちの第1~第t(tはn未満の整数)のタイミング信号を受け、前記第1~第tのタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を待機ビット群として出力し、
前記第1~第nのタイミング信号のうちの第(t+1)~第nのタイミング信号のいずれか1つのタイミング信号を受け、前記1つのタイミング信号のタイミングで前記待機ビット群を取り込み、取り込んだ前記待機ビット群を前記パラレルビット群の一部として出力し、
前記第(t+1)~第nのタイミング信号を受け、前記第(t+1)~第nのタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を前記パラレルビット群の他部として出力することを特徴とするシリアルパラレル変換方法。
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