JP2019149070A - シリアルインタフェース回路、半導体装置、及びシリアルパラレル変換方法 - Google Patents

シリアルインタフェース回路、半導体装置、及びシリアルパラレル変換方法 Download PDF

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Abstract

【課題】シリアル方式のメモリにおいて書込アクセスから読出アクセスへの移行を迅速に行うことが可能なシリアルインタフェース回路、半導体装置を提供する。【解決手段】シリアル信号を受け、シリアル信号に含まれるビット列をパラレル形態に変換してパラレルビット群を得るにあたり、夫々がビット列の１ビット周期分ずつ異なるタイミングを表す第１〜第ｎ（ｎは２以上の整数）のタイミング信号を生成する。第１〜第ｔ（ｔはｎ未満の整数）のタイミング信号のタイミングでシリアル信号に含まれるビット列中の各ビットを保持しこれらを待機ビット群とし、第（ｔ＋１）〜第ｎのタイミング信号のいずれか１つのタイミング信号のタイミングで待機ビット群を取り込みパラレルビット群の一部とし、更に第（ｔ＋１）〜第ｎのタイミング信号のタイミングでシリアル信号に含まれるビット列中の各ビットを保持し、保持したビット群をパラレルビット群の他部とする。【選択図】なし

Description

本発明は、半導体装置、特にシリアルインタフェース回路を有する半導体メモリを含む半導体装置、及びシリアルパラレル変換方法に関する。
近年、携帯端末等の電子機器に搭載されるメモリとして、シリアルインタフエースを備えたメモリ（以下、ＳＰＩメモリと称する）が普及している。
このようなＳＰＩメモリとして、書き込みコマンド又は読み出しコマンド、アドレス及び書込み用のデータをシリアル形態で受けるＤＩポート、並びにメモリから読み出したシリアルデータを出力するＤｏポートを備えたものが知られている（例えば、特許文献１参照）。
図１は、特許文献１に記載のＳＰＩメモリが書込アクセス及び読出アクセス時に受ける信号フォーマットの一例を表す図である。
図１に示す書込アクセスでは、ＳＰＩメモリを動作デバイスとして選択する論理レベル０のチップセレクタＣｓの状態で、ＤＩポートから、１ビットシリアルの形態にて書込コマンド、書込アドレス、書込データが順にシリアルクロック信号ＳＫに同期して取り込まれる。これら書込コマンド、書込アドレス、書込データは、シリアルインタフエース回路を介して夫々個別にパラレルの形態に変換される。そして、当該パラレル形態に変換された書込アドレスにて指定された領域に、パラレル形態に変換された書込データを書き込む書込処理を開始する。
また、読出アクセスでは、論理レベル０のチップセレクタＣｓの状態で、ＤＩポートから、１ビットシリアルの形態にて読出コマンド、読出アドレス、ダミーデータが順にシリアルクロック信号ＳＫに同期して取り込まれる。これら読出コマンド、及び読出アドレスは、シリアルインタフエース回路を介して夫々個別にパラレルの形態に変換される。そして、当該パラレル形態に変換された読出アドレスで指定された領域に書き込まれているデータが、読出データとして、Ｄｏポートから出力される。
特開２００４−２６５２８３号公報
ここで、特許文献１に記載のＳＰＩメモリで、書込アクセスに続いて読出アクセスを連続して行うには、書込アドレスによって指定された領域に書込データを書き込むための書込処理が開始された後で、当該読出アクセスに移行することになる。
ところで、書込アクセスに続いて読出アクセスを連続して行うにあたり、例えば図１に示す読出コマンドの取り込みに掛かる時間が短い、或いは書込処理に掛かる時間が長いと、書込処理の実施中に、読出アドレスの取り込みが行われる虞がある。この際、書込データを書き込んでいる最中に、この書込先の領域を指定するアドレスが書込アドレスから読出アドレスに切り替わってしまい、誤った書込がなされてしまうという不具合が生じる。
このような不具合を回避するには、書込アクセスから読出アクセスに移行する間に、書込処理に掛かる時間を含むインターバル期間を設ける必要がある。よって、書込処理に掛かる時間分だけ読出アクセスを開始するタイミングが遅れるため、全体の処理時間が長くなるという問題が生じた。
そこで、本発明は、シリアルインタフエースを備えたメモリにおいて、書込アクセスから読出アクセスへの移行を迅速に行うことが可能なシリアルインタフェース回路、半導体装置、及びシリアルパラレル変換方法を提供することを目的とする。
本発明に係るシリアルインタフェース回路は、シリアル形態のビット列を含むシリアル信号を受け、前記シリアル信号に含まれる前記ビット列をパラレル形態に変換してパラレルビット群を得るシリアルインタフェース回路であって、夫々が前記ビット列の１ビット周期分ずつ異なるタイミングを表す第１〜第ｎ（ｎは２以上の整数）のタイミング信号を生成するタイミング信号生成部と、前記第１〜第ｎのタイミング信号のうちの第１〜第ｔ（ｔはｎ未満の整数）のタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を待機ビット群として出力する第１変換部と、前記第１〜第ｎのタイミング信号のうちの第（ｔ＋１）〜第ｎのタイミング信号のいずれか１つのタイミング信号のタイミングで前記待機ビット群を取り込み、取り込んだ前記待機ビット群を前記パラレルビット群の一部として出力する待機出力部と、前記第（ｔ＋１）〜第ｎのタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を前記パラレルビット群の他部として出力する第２変換部と、を有する。
また、本発明に係る半導体装置は、複数のメモリセルを含むメモリセルアレイと、シリアル形態のアドレスのビット列を含むシリアル信号を受け、前記シリアル信号に含まれる前記アドレスのビット列をパラレル形態に変換してメモリアドレスを得るアドレスシリアルパラレル変換部と、前記メモリアドレスによって指定された前記メモリセルに駆動電圧を供給するデコーダと、を含む半導体装置であって、前記アドレスシリアルパラレル変換部は、夫々が前記ビット列の１ビット周期分ずつ異なるタイミングを表す第１〜第ｎ（ｎは２以上の整数）のタイミング信号を生成するタイミング信号生成部と、前記第１〜第ｎのタイミング信号のうちの第１〜第ｔ（ｔはｎ未満の整数）のタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を待機アドレスビット群として出力する第１変換部と、前記第１〜第ｎのタイミング信号のうちの第（ｔ＋１）〜第ｎのタイミング信号のいずれか１つのタイミング信号のタイミングで前記待機アドレスビット群を取り込み、取り込んだ前記待機アドレスビット群を前記メモリアドレスの一部として出力する待機出力部と、前記第（ｔ＋１）〜第ｎのタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を前記メモリアドレスの他部として出力する第２変換部と、を有する。
また、本発明に係るシリアルパラレル変換方法は、シリアル形態のビット列を含むシリアル信号を受け、前記シリアル信号に含まれる前記ビット列をパラレル形態に変換してパラレルビット群を得るシリアルパラレル変換方法であって、夫々が前記ビット列の１ビット周期分ずつ異なるタイミングを表す第１〜第ｎ（ｎは２以上の整数）のタイミング信号を生成し、前記第１〜第ｎのタイミング信号のうちの第１〜第ｔ（ｔはｎ未満の整数）のタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を待機ビット群として出力し、前記第１〜第ｎのタイミング信号のうちの第（ｔ＋１）〜第ｎのタイミング信号のいずれか１つのタイミング信号のタイミングで前記待機ビット群を取り込み、取り込んだ前記待機ビット群を前記パラレルビット群の一部として出力し、前記第（ｔ＋１）〜第ｎのタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を前記パラレルビット群の他部として出力する。
本発明に係るシリアルインタフェース回路を採用すれば、書込アクセスから読出アクセスに移行する際に、書込アクセスでの書込処理期間の終了を待つことなく、当該書込処理期間中にシリアル信号の形態で読出アドレスを受けることが可能となる。これにより、書込処理期間が終了するのを待ってから、読出アドレスを受ける場合に比べて、迅速に書込アクセスから読出アクセスへ移行させることが可能となる。
ＳＰＩメモリが書込アクセス及び読出アクセス時に受ける信号フォーマットを表す図である。 半導体メモリ１００の構成を示すブロック図である。 半導体メモリ１００が書込アクセス及び読出アクセス時に受けるシリアル信号ＳＢ［３：０］のフォーマットの一例を表す図である。 アドレスＳ／Ｐ変換部１２の内部構成を示すブロック図である。 書込／読出遷移期間ＴＲＰで半導体メモリ１００が受けるシリアル信号ＳＢ［３：０］の一例と、アドレスＳ／Ｐ変換部１２の内部動作と、を表すタイムチャートである。
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図２は、半導体装置に含まれる半導体メモリ１００の構成を示すブロック図である。
半導体メモリ１００は、例えばＱｕａｄ ＳＰＩ（Serial Peripheral Interface）規格に準拠しており、４本のシリアル信号によって書込アクセス及び読出アクセスを受ける。半導体メモリ１００は、例えばデータ容量が４Ｍbitであり、１９ビットのアドレスに基づき書込及び読出アクセスを受ける、複数のメモリセルを含むメモリセルアレイ２０を有する。
図２において、入出力バッファ部１０は、４つの入出力端子ＳＩＯ［０］〜ＳＩＯ［３］を介して、各種（書込、読出）のコマンド、アドレス、又はデータの各々を、４本のシリアル信号ＳＢ［０］〜ＳＢ［３］で受ける。尚、以降、ＳＩＯ［０］〜ＳＩＯ［３］をまとめてＳＩＯ［３：０］と記述し、ＳＢ［３］〜ＳＢ［０］をまとめてＳＢ［３：０］と記述する。
入出力バッファ部１０は、シリアル信号ＳＢ［３：０］を、シリアルインタフェース回路としてのコマンドＳ／Ｐ（Serial/Parallel)変換回路１１、アドレスＳ／Ｐ変換回路１２及びデータＳ／Ｐ変換回路１３に供給する。
図３は、半導体メモリ１００の書込アクセス及び読出アクセス時に、入出力端子ＳＩＯ［３：０］を介して受けるシリアル信号ＳＢ［３：０］のフォーマットの一例を示す図である。
例えば、図３に示す書込アクセス時には、先ず、入出力バッファ部１０は、８ビットの書込コマンド［７：０］を、以下のシリアル信号ＳＢ［３：０］の形態で受ける。
つまり、入出力バッファ部１０は、書込コマンド［７：０］中のビット［７］及び［３］を順に表すシリアル信号ＳＢ［３］と、ビット［６］及び［２］を順に表すシリアル信号ＳＢ［２］と、ビット［５］及び［１］を順に示すシリアル信号ＳＢ［１］と、ビット［４］及び［０］を順に示すシリアル信号ＳＢ［０］と、を受ける。
次に、入出力バッファ部１０は、１９ビットの書込アドレスビット［１８：０］を、以下の４系統のシリアル信号ＳＢ［３：０］の形態で受ける。
つまり、入出力バッファ部１０は、書込アドレスビット［１８：０］におけるビット［１５］、［１１］、［７］及び［３］のビット列を順に表すシリアル信号ＳＢ［３］と、ビット［１８］、［１４］、［１０］、［６］及び［２］のビット列を順に表すシリアル信号ＳＢ［２］と、を受ける。更に入出力バッファ部１０は、書込アドレスビット［１８：０］におけるビット［１７］、［１３］、［９］、［５］及び［１］のビット列を順に表すシリアル信号ＳＢ［１］と、ビット［１６］、［１２］、［８］、［４］及び［０］のビット列を順に表すシリアル信号ＳＢ［０］と、を受ける。
以下、同様にして、夫々８ビットからなる２つの書込データＤ０［７：０］及びＤ１［７：０］を図３に示すようなシリアル信号ＳＢ［３：０］の形態で受ける。
コマンドＳ／Ｐ変換部１１は、シリアル信号ＳＢ［３：０］中から、図３に示す書込コマンド又は読出コマンドに対応した８ビット［７：０］分だけを取り込んで８ビットパラレルの形態に変換する。コマンドＳ／Ｐ変換部１１は、パラレル形態に変換した書込コマンド又は読出コマンドをコントローラ１４に供給する。
コントローラ１４は、書込コマンドを受けた場合には、メモリセルアレイ２０にデータを書き込ませる為の各種の制御又はタイミング信号を生成する。また、コントローラ１４は、読出コマンドを受けた場合には、メモリセルアレイ２０からデータを読み出す為の各種の制御又はタイミング信号を生成する。また、コントローラ１４は、入出力バッファ部１０の入出力状態を制御する入出力制御信号、及び書き込み用の電圧、或いは読出し用の電圧をメモリセルアレイ２０に供給する際のタイミングを示す各種タイミング信号を生成する。
アドレスＳ／Ｐ変換部１２は、シリアル信号ＳＢ［３：０］中から、図３に示す書込アドレス又は読出アドレスに対応した１９ビット［１８：０］分だけを取り込み、１９ビットパラレルの形態に変換する。アドレスＳ／Ｐ変換部１２は、パラレル形態に変換した１９ビット［１８：０］のメモリアドレス（書込又は読出アドレス）をデコーダ１５に供給する。デコーダ１５は、メモリアドレスにて指定されたメモリセルアレイ２０の領域に含まれるメモリセルをアクセスする為の選択電圧、データ書込用の書込電圧又はデータ読出用の読出電圧等の駆動電圧を生成する。デコーダ１５は、生成した駆動電圧を、コントローラ１４から供給されたタイミング信号のタイミングでメモリセルアレイ２０に供給する。
データＳ／Ｐ変換部１３は、シリアル信号ＳＢ［３：０］中から、図３に示す書込データに対応した１６ビット分を取り込み、８ビットパラレルの形態からなる書込データＤ１［７：０］及びＤ０［７：０］に夫々変換する。データＳ／Ｐ変換部１３は、パラレル形態に変換した書込データＤ１［７：０］及びＤ０［７：０］を入力データレジスタ１６に供給する。入力データレジスタ１６は、これら書込データＤ１［７：０］及びＤ０［７：０］を取り込み、コントローラ１４から供給されたタイミング信号のタイミングで、メモリセルアレイ２０に供給する。
メモリセルアレイ２０において、上記した選択電圧の供給を受け且つ書込電圧が供給されたメモリセルに上記した書込データに対応した電荷が蓄積される。また、当該選択電圧の供給を受け且つ読出電圧が供給されたメモリセルは、自身に蓄積されていた電荷に対応した読出電流をビット線（図示せず）に流す。
センスアンプ２１は、ビット線の電位を増幅することにより、読み出されたデータの値を１ビット毎に判定し、当該データ値を有する読出データを出力データレジスタ２２に供給する。
出力データレジスタ２２は、当該読出データを取り込んで保持し、例えば図３に示す８ビットの読出データＤ１［７：０］及びＤ０［７：０］をデータＰ／Ｓ（Parallel/Serial）変換部２３に供給する。
データＰ／Ｓ（Parallel/Serial）変換部２３は、読出データＤ１［７：０］及びＤ０［７：０］を１ビットシリアルの形態に変換し、且つこれを図３に示すように４つに分割したシリアル信号ＳＢ［３：０］を入出力バッファ部１０に供給する。これにより、入出力バッファ部１０は、入出力端子ＳＩＯ［３：０］を介して、読出データＤ１[７：０]及びＤ０[７：０]からなる１６ビット分の読出データを、図３に示すような４系統のシリアル信号ＳＢ［３：０］の形態で出力する。
上記した構成により、半導体メモリ１００は、書込アクセス時には、図３に示すようなシリアル信号ＳＢ［３：０］の形態で、書込コマンド［７：０］、書込アドレスビット［１８：０］、書込データＤ１［７：０］、Ｄ０［７：０］を順に取り込む。これにより、半導体メモリ１００は、書込アドレスビット［１８：０］にて指定されるアドレスを書込開始アドレスとして、書込データＤ１［７：０］、Ｄ０［７：０］を順にメモリセルアレイ２０に書き込む。
また、半導体メモリ１００は、読出アクセス時には、図３に示すようなシリアル信号ＳＢ［３：０］の形態で読出コマンド［７：０］、読出アドレスビット［１８：０］、ダミーデータを順に取り込む。これにより、半導体メモリ１００は、読出アドレスビット［１８：０］で指定されたメモリセルアレイ２０の領域に書き込まれているデータＤ１［７：０］、Ｄ０［７：０］を読出データとして読み出し、これらを図３に示すようなシリアル信号ＳＢ［３：０］の形態で出力する。
次に、アドレスＳ／Ｐ変換部１２の詳細な動作について説明する。
図４は、アドレスＳ／Ｐ変換部１２の内部構成を示すブロック図である。
図４に示すように、アドレスＳ／Ｐ変換部１２は、カウンタ３１、タイミング信号生成回路３２、夫々がイネーブル端子ＥＮ付きのフリップフロップ（以下、ＦＦと称する）回路４１〜４６を含む。
カウンタ３１は、２値（論理レベル０、１）のシリアルクロック信号ＳＣＫの立ち上がりエッジのタイミングで、当該シリアルクロック信号ＳＣＫのパルス数をカウントし、カウント値を表すカウントデータＣＮＴをタイミング信号生成回路３２に供給する。尚、シリアルクロック信号ＳＣＫの周期は、シリアル信号ＳＢ［３：０］の各々に含まれるビット列の１ビット周期と等しい。
また、カウンタ３１は、半導体メモリ１００の外部端子を介して、非選択を示す論理レベル１のチップセレクト信号ＣＳを受けた場合には、そのカウント値を初期値（ゼロ）にリセットする。尚、チップセレクト信号ＣＳは、図３に示すような書込アクセス又は読出アクセスを実施する期間中は、半導体メモリ１００を動作デバイスとして選択することを表す論理レベル０の状態を維持し、それ以外の期間は非選択を表す論理レベル１の状態を維持する。
タイミング信号生成回路３２は、カウントデータＣＮＴにて表されるカウント値が「３」を示す場合にイネーブル状態を表す論理レベル１を有し、他のカウント値では論理レベル０を有するタイミング信号ｅ３を生成し、これをＦＦ回路４１のイネーブル端子ＥＮに供給する。また、タイミング信号生成回路３２は、カウントデータＣＮＴにて表されるカウント値が「４」を示す場合にイネーブル状態を表す論理レベル１を有し、他のカウント値では論理レベル０を有するタイミング信号ｅ４を生成し、これをＦＦ回路４２のイネーブル端子ＥＮに供給する。また、タイミング信号生成回路３２は、カウントデータＣＮＴにて表されるカウント値が「５」を示す場合にイネーブル状態を表す論理レベル１を有し、他のカウント値では論理レベル０を有するタイミング信号ｅ５を生成し、これをＦＦ回路４３のイネーブル端子ＥＮに供給する。
また、タイミング信号生成回路３２は、カウントデータＣＮＴにて表されるカウント値が「６」を示す場合にイネーブル状態を表す論理レベル１を有し、他のカウント値では論理レベル０を有するタイミング信号ｅ６を生成し、これをＦＦ回路４４及び４６各々のイネーブル端子ＥＮに供給する。また、タイミング信号生成回路３２は、カウントデータＣＮＴにて表されるカウント値が「７」を示す場合にイネーブル状態を表す論理レベル１を有し、他のカウント値では論理レベル０を有するタイミング信号ｅ７を生成し、これをＦＦ回路４５のイネーブル端子ＥＮに供給する。
すなわち、タイミング信号生成回路３２は、シリアル信号ＳＢ［３：０］に含まれるビット列の１ビット周期分ずつ夫々が異なるタイミングを表すタイミング信号ｅ３〜ｅ７を生成する。
ＦＦ回路４１は、タイミング信号ｅ３が論理レベル１の状態にある場合に、シリアルクロック信号ＳＣＫの立ち上がりエッジのタイミングでシリアル信号ＳＢ［２］、ＳＢ［１］及びＳＢ[０]の各々に含まれるビットを個別に取り込んで保持する３つのＦＦを含む。ＦＦ回路４１は、取り込んだシリアル信号ＳＢ［２］に含まれるビットを待機アドレスビットＡＱ［１８］、ＳＢ［１］に含まれるビットを待機アドレスビットＡＱ［１７］、ＳＢ［０］に含まれるビットを待機アドレスビットＡＱ［１６］としてＦＦ回路４６に供給する。
ＦＦ回路４２は、タイミング信号ｅ４が論理レベル１の状態にある場合に、シリアルクロック信号ＳＣＫの立ち上がりエッジのタイミングでシリアル信号ＳＢ［３］、ＳＢ［２］、ＳＢ［１］及びＳＢ[０] の各々に含まれるビットを個別に取り込んで保持する４つのＦＦを含む。ＦＦ回路４２は、取り込んだシリアル信号ＳＢ［３］に含まれるビットを待機アドレスビットＡＱ［１５］、ＳＢ［２］に含まれるビットを待機アドレスビットＡＱ［１４］、ＳＢ［１］に含まれるビットを待機アドレスビットＡＱ［１３］、ＳＢ［０］に含まれるビットを待機アドレスビットＡＱ［１２］としてＦＦ回路４６に供給する。
ＦＦ回路４３は、タイミング信号ｅ５が論理レベル１の状態にある場合に、シリアルクロック信号ＳＣＫの立ち上がりエッジのタイミングでシリアル信号ＳＢ［３］、ＳＢ［２］、ＳＢ［１］及びＳＢ[０] の各々に含まれるビットを個別に取り込んで保持する４つのＦＦを含む。ＦＦ回路４３は、取り込んだシリアル信号ＳＢ［３］に含まれるビットを待機アドレスビットＡＱ［１１］、ＳＢ［２］に含まれるビットを待機アドレスビットＡＱ［１０］、ＳＢ［１］に含まれるビットを待機アドレスビットＡＱ［９］、ＳＢ［０］に含まれるビットを待機アドレスビットＡＱ［８］としてＦＦ回路４６に供給する。
ＦＦ回路４４は、タイミング信号ｅ６が論理レベル１の状態にある場合に、シリアルクロック信号ＳＣＫの立ち上がりエッジのタイミングでシリアル信号ＳＢ［３］、ＳＢ［２］、ＳＢ［１］及びＳＢ[０]の各々に含まれるビットを個別に取り込んで保持する４つのＦＦを含む。ＦＦ回路４４は、取り込んだシリアル信号ＳＢ［３］に含まれるビットをメモリアドレスＡＴ［７］、ＳＢ［２］に含まれるビットをメモリアドレスＡＴ［６］、ＳＢ［１］に含まれるビットをメモリアドレスＡＴ［５］、ＳＢ［０］に含まれるビットをメモリアドレスＡＴ［４］としてデコーダ１５に供給する。
ＦＦ回路４５は、タイミング信号ｅ７が論理レベル１の状態にある場合に、シリアルクロック信号ＳＣＫの立ち上がりエッジのタイミングでシリアル信号ＳＢ［３］、ＳＢ［２］、ＳＢ［１］及びＳＢ[０] の各々に含まれるビットを個別に取り込んで保持する４つのＦＦを含む。ＦＦ回路４５は、取り込んだシリアル信号ＳＢ［３］に含まれるビットをメモリアドレスＡＴ［３］、ＳＢ［２］に含まれるビットをメモリアドレスＡＴ［２］、ＳＢ［１］に含まれるビットをメモリアドレスＡＴ［１］、ＳＢ［０］に含まれるビットをメモリアドレスＡＴ［０］としてデコーダ１５に供給する。
ＦＦ回路４６は、タイミング信号ｅ６が論理レベル１の状態にある場合に、シリアルクロック信号ＳＣＫの立ち上がりエッジのタイミングで１１ビット分の待機アドレスビット群ＡＱ［１８：８］を取り込んで保持する１１個のＦＦを含む。ＦＦ回路４６は、取り込んだ待機アドレスビット群ＡＱ［１８：８］をメモリアドレスビット群ＡＴ［１８：８］としてデコーダ１５に供給する。
以下に、書込アクセス及び読出アクセスが連続する場合における半導体メモリ１００の動作について説明する。
図５は、図３に示す書込／読出遷移期間ＴＲＰで半導体メモリ１００が受けるシリアル信号ＳＢ［３：０］の一例と、アドレスＳ／Ｐ変換部１２の内部動作とを表すタイムチャートである。
先ず、半導体メモリ１００は、図５に示すようなシリアル信号ＳＢ［３：０］の形態で書込データＤ０［７：０］を受ける。この際、データＳ／Ｐ変換部１３は、シリアル信号ＳＢ［３：０］を取り込み、これをパラレル形態に変換して得た書込データＤ０［７：０］を、入力データレジスタ１６に供給する。尚、この間、アドレスＳ／Ｐ変換部１２は、その直前の段階で取り込んでパラレル形態に変換した書込アドレスビット［１８：０］をメモリアドレスビット群ＡＴ［１８：０］として、図５に示す時点ｔ１以降において継続してデコーダ１５に供給する。
これにより、メモリセルアレイ２０のメモリアドレスビット群ＡＴ［１８：０］にて示される領域への書込データＤ０［７：０］の書込処理が図５に示す時点ｔ１から開始される。尚、本実施例では、メモリセルアレイ２０が書込処理を開始してから終了するまでに掛かる時間を、例えば図５に示すようなシリアルクロックＳＣＫの７周期分の長さに相当する書込処理期間Ｐｗとする。
上記した書込データの取り込みが終了すると、半導体メモリ１００は、インターバル期間ＩＶＴの間だけ非選択を示す論理レベル１の状態を維持し、その後、読出アクセスの期間に亘り論理レベル０の状態を維持するチップセレクト信号ＣＳを受ける。
ここで、アドレスＳ／Ｐ変換部１２に含まれるカウンタ３１は、チップセレクタ信号ＣＳが非選択を示す論理レベル１の状態にある間、自身のカウント値をゼロにリセットする。その後、図５に示すように、チップセレクタ信号ＣＳが論理レベル０に遷移すると、カウンタ３１は、シリアルクロック信号ＳＣＫにおけるパルスの数を１つずつカウントする。カウンタ３１は、そのカウント値を表すカウントデータＣＮＴをタイミング信号生成回路３２に供給する。
インターバル期間ＩＶＴが終了すると、半導体メモリ１００は、図５に示すようなシリアル信号ＳＢ［３：０］の形態で読出コマンド［７：０］として、例えば８ビットの［１１１０１０１０］を受ける。この際、コマンドＳ／Ｐ変換部１１は、シリアル信号ＳＢ［３：０］を取り込み、これをパラレル形態に変換して得た読出コマンド［７：０］をコントローラ１４に供給する。
そして、当該読出コマンド［７：０］に続き、半導体メモリ１００は、図５に示すようなシリアル信号ＳＢ［３：０］の形態で１９ビットの読出アドレスビット［１８：０］を受ける。この際、アドレスＳ／Ｐ変換部１２は、シリアル信号ＳＢ［３：０］を取り込み、これをパラレル形態に変換して得たメモリアドレスビット群ＡＴ［１８：０］をデコーダ１５に供給する。
具体的には、インターバル期間ＩＶＴの終了後、先ず、シリアルクロック信号ＳＣＫの第３番目のパルスのタイミングで、図５に示すように読出アドレスビット［１８：１６］がシリアル信号ＳＢ［２：０］の形態でアドレスＳ／Ｐ変換部１２に供給される。ここで、アドレスＳ／Ｐ変換部１２のタイミング信号生成回路３２は、図５に示すようにカウントデータＣＮＴがカウント値「３」を表している間だけイネーブル状態を表す論理レベル１のタイミング信号ｅ３をＦＦ回路４１に供給する。
かかる論理レベル１のタイミング信号ｅ３に応じて、ＦＦ回路４１は、シリアルクロック信号ＳＣＫの第３番目のパルスの立ち上がりエッジのタイミングで、シリアル信号ＳＢ［２：０］によって表される読出アドレスビット［１８：１６］を取り込む。ＦＦ回路４１は、取り込んだ読出アドレスビット［１８：１６］を待機アドレスビットＡＱ［１８：１６］として、図５に示すように、シリアルクロック信号ＳＣＫの第３番目のパルスの立ち上がりエッジのタイミングでＦＦ回路４６に供給する。
次に、シリアルクロック信号ＳＣＫの第４番目のパルスのタイミングで、図５に示すように読出アドレスビット［１５：１２］がシリアル信号ＳＢ［３：０］の形態でアドレスＳ／Ｐ変換部１２に供給される。ここで、アドレスＳ／Ｐ変換部１２のタイミング信号生成回路３２は、図５に示すようにカウントデータＣＮＴがカウント値「４」を表している間だけイネーブル状態を表す論理レベル１のタイミング信号ｅ４をＦＦ回路４２に供給する。かかる論理レベル１のタイミング信号ｅ４に応じて、ＦＦ回路４２は、シリアルクロック信号ＳＣＫの第４番目のパルスの立ち上がりエッジのタイミングで、シリアル信号ＳＢ［３：０］によって表される読出アドレスビット［１５：１２］を取り込む。ＦＦ回路４２は、取り込んだ読出アドレスビット［１５：１２］を待機アドレスビットＡＱ［１５：１２］として、図５に示すように、シリアルクロック信号ＳＣＫの第４番目のパルスの立ち上がりエッジのタイミングでＦＦ回路４６に供給する。
次に、シリアルクロック信号ＳＣＫの第５番目のパルスのタイミングで、図５に示すように読出アドレスビット［１１：８］がシリアル信号ＳＢ［３：０］の形態でアドレスＳ／Ｐ変換部１２に供給される。ここで、アドレスＳ／Ｐ変換部１２のタイミング信号生成回路３２は、図５に示すようにカウントデータＣＮＴがカウント値「５」を表している間だけイネーブル状態を表す論理レベル１のタイミング信号ｅ５をＦＦ回路４３に供給する。かかる論理レベル１のタイミング信号ｅ５に応じて、ＦＦ回路４３は、シリアルクロック信号ＳＣＫの第５番目のパルスの立ち上がりエッジのタイミングで、シリアル信号ＳＢ［３：０］によって表される読出アドレスビット［１１：８］を取り込む。ＦＦ回路４３は、取り込んだ読出アドレスビット［１１：８］を待機アドレスビットＡＱ［１１：８］として、図５に示すように、シリアルクロック信号ＳＣＫの第５番目のパルスの立ち上がりエッジのタイミングでＦＦ回路４６に供給する。
次に、シリアルクロック信号ＳＣＫの第６番目のパルスのタイミングで、図５に示すように読出アドレスビット［７：４］がシリアル信号ＳＢ［３：０］の形態でアドレスＳ／Ｐ変換部１２に供給される。ここで、アドレスＳ／Ｐ変換部１２のタイミング信号生成回路３２は、図５に示すようにカウントデータＣＮＴがカウント値「６」を表している間だけイネーブル状態を表す論理レベル１のタイミング信号ｅ６をＦＦ回路４４及び４６に供給する。かかる論理レベル１のタイミング信号ｅ６に応じて、ＦＦ回路４４は、シリアルクロック信号ＳＣＫの第６番目のパルスの立ち上がりエッジのタイミングで、シリアル信号ＳＢ［３：０］によって表される読出アドレスビット［７：４］を取り込む。ＦＦ回路４４は、取り込んだ読出アドレスビット［７：４］をメモリアドレスビットＡＴ［７：４］としてデコーダ１５に供給する。
また、論理レベル１のタイミング信号ｅ６に応じて、ＦＦ回路４６は、前述したようにＦＦ回路４１〜４３から供給された待機アドレスビット群ＡＱ［１８：８］を、シリアルクロック信号ＳＣＫの第６番目のパルスの立ち上がりエッジのタイミングで取り込む。そして、ＦＦ回路４６は、取り込んだ待機アドレスビット群ＡＱ［１８：８］をメモリアドレスビット群ＡＴ［１８：８］としてデコーダ１５に供給する。
次に、シリアルクロック信号ＳＣＫの第７番目のパルスのタイミングで、図５に示すように読出アドレスビット［３：０］がシリアル信号ＳＢ［３：０］の形態でアドレスＳ／Ｐ変換部１２に供給される。ここで、アドレスＳ／Ｐ変換部１２のタイミング信号生成回路３２は、図５に示すようにカウントデータＣＮＴがカウント値「７」を表している間だけイネーブル状態を表す論理レベル１のタイミング信号ｅ７をＦＦ回路４５に供給する。かかる論理レベル１のタイミング信号ｅ７に応じて、ＦＦ回路４５は、シリアルクロック信号ＳＣＫの第７番目のパルスの立ち上がりエッジのタイミングで、シリアル信号ＳＢ［３：０］によって表される読出アドレスビット［３：０］を取り込む。ＦＦ回路４５は、取り込んだ読出アドレスビット［３：０］をメモリアドレスビットＡＴ［３：０］としてデコーダ１５に供給する。
このように、アドレスＳ／Ｐ変換部１２は、先ず、シリアル信号［３：０］の形態で受けた読出アドレスビット［１８：４］をパラレル形態に変換したメモリアドレスビット群ＡＴ［１８：４］を、図５に示すようにシリアルクロック信号ＳＣＫの第６番目のパルスのタイミングでデコーダ１５に供給する。これにより、図５に示すように、シリアルクロック信号ＳＣＫの第６番目のパルスのタイミングで、メモリアドレスビット群ＡＴ［１８：０］のうちのＡＴ［１８：４］によって表される内容が、書込アドレスから読出アドレスに切り替わる。
また、アドレスＳ／Ｐ変換部１２は、シリアル信号［３：０］の形態で受けた読出アドレスビット［３：０］をパラレル形態に変換したメモリアドレスビット群ＡＴ［３：０］を、図５に示すようにシリアルクロック信号ＳＣＫの第７番目のパルスのタイミングでデコーダ１５に供給する。これにより、図５に示すように、シリアルクロック信号ＳＣＫの第７番目のパルスのタイミングで、メモリアドレスビット群ＡＴ［１８：０］のうちのＡＴ［３：０］によって表される内容が、書込アドレスから読出アドレスに切り替わる。
ここで、アドレスＳ／Ｐ変換部１２は、図５に示すように、シリアル信号ＳＢ［３：０］の形態で表される読出アドレスビット［１８：０］のうちの［７：４］及び［３：０］については、これらを書込処理期間Ｐｗより後方のタイミングで受けている。よって、メモリアドレスビット群ＡＴ［７：０］の内容が書込アドレスから読出アドレスに切り替わるタイミングは、上記した書込処理期間Ｐｗの後となる。よって、この際、デコーダ１５に供給するメモリアドレスビット群ＡＴ［７：０］の内容が、書込処理期間Ｐｗ中に読出アドレスに切り替わるという不具合が生じることはない。
一方、シリアル信号ＳＢ［３：０］の形態で受ける読出アドレスビット［１８：０］のうちの［１８：１６］、［１５：１２］、［１１：８］については、アドレスＳ／Ｐ変換部１２は、これらを書込処理期間Ｐｗ中に受けている。よって、夫々を受けたタイミングでメモリアドレスビット群ＡＴ［１８：８］、［１５：１２］、［１１：８］の内容が書込アドレスから読出アドレスに切り替わってしまうと、書込処理期間Ｐｗ中に読出アドレスがデコーダ１５に供給されてしまい、書込に不具合が生じる。
そこで、アドレスＳ／Ｐ変換部１２では、書込処理期間Ｐｗ中にシリアル信号ＳＢ［３：０］の形態で受ける読出アドレスビット［１８：１６］、［１５：１２］、［１１：８］については、第１変換部としてのＦＦ回路４１〜４３により、夫々を受けたタイミングで一旦取り込んで待機させておく。
つまり、読出アドレスビット［１８：１６］については、ＦＦ回路４１が、この読出アドレスビット［１８：１６］を受けたタイミング（シリアルクロック信号ＳＣＫの第３番目のパルスのタイミング）で取り込み、待機アドレスビット群ＡＱ［１８：１６］として待機させる。また、読出アドレスビット［１５：１２］については、ＦＦ回路４２が、この読出アドレスビット［１５：１２］を受けたタイミング（シリアルクロック信号ＳＣＫの第４番目のパルスのタイミング）で取り込み、待機アドレスビット群ＡＱ［１５：１２］として待機させる。更に、読出アドレスビット［１１：８］については、ＦＦ回路４３が、この読出アドレスビット［１１：８］を受けたタイミング（シリアルクロック信号ＳＣＫの第５番目のパルスのタイミング）で取り込み、待機アドレスビット群ＡＱ［１１：８］として待機させておく。
そして、待機出力部としてのＦＦ回路４６が、上記した待機アドレスビット群ＡＱ［１８：８］を、書込処理期間Ｐｗの直後のタイミングである、シリアルクロック信号ＳＣＫの第６番目のパルスのタイミングで一斉に取り込み、これをメモリアドレスビット群ＡＴ［１８：８］としてデコーダ１５に供給する。
更に、アドレスＳ／Ｐ変換部１２では、シリアル信号ＳＢ［３：０］の形態で受けた読出アドレスビット［７：４］、［３：０］については、第２変換部としてのＦＦ回路４４及び４５が、読出アドレスビット［７：４］、［３：０］を受けたタイミングで取り込み、メモリアドレスビット群ＡＴ［７：０］としてデコーダ１５に供給する。
以上の動作により、書込処理期間Ｐｗ中にメモリアドレスビット群ＡＴの内容が書込アドレスから読出アドレスに切り替わるという不具合が回避される。
よって、アドレスＳ／Ｐ変換部１２によれば、図５に示すように書込アクセスから読出アクセスに移行する間に設けるインターバル期間ＩＶＴを書込処理期間Ｐｗの分だけ長くすることなく、上記した不具合を解消することができる。
したがって、図５に示すように書込処理期間Ｐｗ中に、シリアル信号ＳＢ[３：０]の形態で読出アドレスビット［１８：０］を受けることが可能となる。よって、書込処理期間Ｐｗが終了するのを待ってから、シリアル信号ＳＢ[３：０]の形態で読出コマンド［７：０］及び読出アドレスビット［１８：０］を順に受ける場合に比べて、迅速に書込アクセスの状態から読出アクセスへ移行させることが可能となる。
また、アドレスＳ／Ｐ変換部１２では、ＦＦ回路４１〜４３で取り込んで待機させた待機アドレスビット群ＡＱ［１８：８］を、書込処理期間Ｐｗの経過後にメモリアドレスビット群ＡＴ［１８：８］としてデコーダ１５に送出する為に、タイミング信号ｅ６を用いている。尚、タイミング信号ｅ６は、前述したように、シリアル信号ＳＢ［３：０］の形態で受けた読出データ［７：４］をＦＦ回路４４で取り込ませる為に用いられている信号である。この際、ＦＦ回路４４によるタイミング信号ｅ６での読出データ［７：４］の取込みタイミングは、図５に示す書込処理期間Ｐｗの終了時点ｔ２よりも後方である。
よって、待機アドレスビット群ＡＱ［１８：８］をメモリアドレスビット群ＡＴ［１８：８］として、書込処理期間Ｐｗの終了時点ｔ２よりも後方のタイミングでデコーダ１５に送出する為に、新たなタイミング信号を生成する必要が無いので、装置規模の増大を抑えることができる。
尚、上記実施例では、半導体メモリ１００のデータ容量を４Ｍbit、アクセス時のアドレス数を１９ビットとして説明したが、データ容量及びアドレス数はこれに限定されない。
また、上記実施例では、半導体メモリ１００としてＱｕａｄ ＳＰＩに準拠したものを採用しているが、これに限らず、シリアル信号の本線が２本のＳＰＩであるＤＵＡＬ ＳＰＩ、１本のＳＰＩ、或いは他の高速データ転送技術を適用しても良い。
また、上記実施例では、アドレスＳ／Ｐ変換部１２においてシリアル信号の形態で書込又は読出コマンド、書込又は読出アドレス、或いは書込データ等のビット列を取り込んで保持する保持回路としてイネーブル端子付きのＦＦ回路を採用している。しかしながら、イネーブル端子無しのＦＦ回路を採用し、当該ＦＦ回路の前段にこのＦＦ回路へのデータ入力又はクロック入力をタイミング信号に応じて受け付ける論理回路を設けた構成を採用しても良い。
また、図４に示すアドレスＳ／Ｐ変換部１２では、シリアル信号ＳＢを取り込んで保持するＦＦ回路として５系統のＦＦ回路４１〜４５を採用しているが、当該ＦＦ回路の数は５つに限定されない。また、図４に示す構成では、ＦＦ回路４１〜４５のうちの３つのＦＦ回路４１〜４３の出力を待機アドレスビット群ＡＱとしているが、待機アドレスビット群ＡＱを出力する第１変換部としてのＦＦ回路の数は３つに限定されない。同様に、図４に示す構成では、ＦＦ回路４１〜４５のうちの２つのＦＦ回路４４及び４５を第２変換部としているが、第２変換部に含むＦＦ回路の数も２つに限定されるものではない。
更に、図４に示す構成では、シリアルクロック信号ＳＣＫに同期して動作するＦＦ回路４１〜４５により、シリアル信号ＳＢの取り込み、保持及び出力を行っている。しかしながら、このようなシリアル信号ＳＢの取り込み、保持及び出力を行う保持回路としては、ＦＦ回路だけではなくラッチ回路を採用しても良い。
また、図４に示すアドレスＳ／Ｐ変換部１２では、ＦＦ回路４６が、タイミング信号ｅ３〜ｅ７のうちのｅ６のタイミングで、上記した待機アドレスビット群ＡＱ［１８：８］を取り込み、これをメモリアドレスビット群ＡＴ［１８：８］として出力している。しかしながら、ＦＦ回路４６では、タイミング信号ｅ６より後方のタイミングを表すタイミング信号ｅ７のタイミングで、待機アドレスビット群ＡＱ［１８：８］の取り込み及び出力を行うようにしても良い。
つまり、タイミング信号ｅ３〜ｅ７のうちで、図５に示すような、書込処理期間Ｐｗの終了時点ｔ２よりも後方のタイミングを表すタイミング信号に応じて、待機出力部としてのＦＦ回路４６が、待機アドレスビット群の取り込み及び出力を行えば良いのである。
また、図３及び図５に示す実施例では、半導体メモリ１００における書込アクセスから読出アクセスへの移行時に生じる、書込処理期間中での書込アドレスから読出アドレスへの切り替えに伴う不具合を回避している。しかしながら、連続して行う処理（前段処理及び後段処理と称する）としては、書込アクセス及び読出アクセス以外の他の処理であっても良い。例えば、シリアル形態の第１のビット列を受けて当該第１のビット列を用いた前段処理を実行し、引き続きシリアル形態の第２のビット列を受けて当該第２のビット列を用いた後段処理を実行するようなシステムに、アドレスＳ／Ｐ変換部１２と同様な構成のシリアルインタフェース回路を採用する。これにより、第１のビット列を用いた前段処理の実行中に、後段処理で用いるシリアル形態の第２のビット列を受ける状況となっても、前段処理の実行中に第１のビット列が第２のビット列に切り替わってしまうという不具合を回避することが可能となる。
要するに、シリアル形態のビット列を含むシリアル信号（ＳＢ）を受け、このシリアル信号に含まれるビット列をパラレル形態に変換してパラレルビット群（ＡＴ［１８：０］）を得るシリアルインタフェース回路（１２）として、以下のタイミング信号生成部、第１及び第２変換部、及び待機出力部を含むものを採用すれば良いのである。
すなわち、タイミング信号生成部（３１、３２）は、夫々がビット列における１ビット周期分ずつ異なるタイミングを表す第１〜第ｎ（ｎは２以上の整数）のタイミング信号（ｅ３〜ｅ７）を生成する。第１変換部（４１〜４３）は、第１〜第ｎのタイミング信号のうちの第１〜第ｔ（ｔはｎ未満の整数）のタイミング信号（ｅ３〜ｅ５）のタイミングでシリアル信号に含まれるビット列中の各ビットを保持し、保持したビット群を待機ビット群（ＡＱ）として出力する。待機出力部（４６）は、第１〜第ｎのタイミング信号のうちの第（ｔ＋１）〜第ｎのタイミング信号（ｅ６、ｅ７）のいずれか１つのタイミング信号（ｅ６）のタイミングで待機ビット群（ＡＱ）を取り込み、取り込んだ待機ビット群をパラレルビット群の一部（ＡＴ［１８：８］）として出力する。第２変換部は、第（ｔ＋１）〜第ｎのタイミング信号（ｅ６、ｅ７）のタイミングでシリアル信号に含まれるビット列中の各ビットを保持し、保持したビット群をパラレルビット群の他部（ＡＴ［７：０］）として出力する。
１２ アドレスＳ／Ｐ変換部
２０ メモリセルアレイ
３１ カウンタ
３２ タイミング信号生成回路
４１〜４６ ＦＦ回路
１００ 半導体メモリ

Claims (6)

  1. シリアル形態のビット列を含むシリアル信号を受け、前記シリアル信号に含まれる前記ビット列をパラレル形態に変換してパラレルビット群を得るシリアルインタフェース回路であって、
    夫々が前記ビット列の１ビット周期分ずつ異なるタイミングを表す第１〜第ｎ（ｎは２以上の整数）のタイミング信号を生成するタイミング信号生成部と、
    前記第１〜第ｎのタイミング信号のうちの第１〜第ｔ（ｔはｎ未満の整数）のタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を待機ビット群として出力する第１変換部と、
    前記第１〜第ｎのタイミング信号のうちの第（ｔ＋１）〜第ｎのタイミング信号のいずれか１つのタイミング信号のタイミングで前記待機ビット群を取り込み、取り込んだ前記待機ビット群を前記パラレルビット群の一部として出力する待機出力部と、
    前記第（ｔ＋１）〜第ｎのタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を前記パラレルビット群の他部として出力する第２変換部と、を有することを特徴とするシリアルインタフェース回路。
  2. 前記第１変換部は、前記第１〜第ｔのタイミング信号のうちの対応するタイミング信号を夫々のイネーブル端子で受け、前記イネーブル端子で受けた前記タイミング信号に応じて前記シリアル信号に含まれる各ビットを取り込んで保持しつつ出力する第１〜第ｔのフリップフロップ回路を含み、
    前記第２変換部は、前記第（ｔ＋１）〜第ｎのタイミング信号のうちの対応するタイミング信号を夫々のイネーブル端子で受け、前記イネーブル端子で受けた前記タイミング信号に応じて前記シリアル信号に含まれる各ビットを取り込んで保持しつつ出力する第（ｔ＋１）〜第ｎのフリップフロップ回路を含み、
    前記待機出力部は、前記第（ｔ＋１）〜第ｎのタイミング信号のいずれか１つのタイミング信号を自身のイネーブル端子で受け、このイネーブル端子で受けた前記タイミング信号に応じて前記待機ビット群を取り込んで出力するフリップフロップ回路を含むことを特徴とする請求項１に記載のシリアルインタフェース回路。
  3. 前記タイミング信号生成部は、
    前記ビット列の１ビット周期を有するクロック信号を受けて、前記クロック信号のパルス数をカウントして得たカウント値を出力するカウンタを含み、
    前記カウント値に基づき前記第１〜第ｎのタイミング信号を生成することを特徴とする請求項１又は２に記載のシリアルインタフェース回路。
  4. 複数のメモリセルを含むメモリセルアレイと、
    シリアル形態のアドレスのビット列を含むシリアル信号を受け、前記シリアル信号に含まれる前記アドレスのビット列をパラレル形態に変換してメモリアドレスを得るアドレスシリアルパラレル変換部と、
    前記メモリアドレスによって指定された前記メモリセルに駆動電圧を供給するデコーダと、を含む半導体装置であって、
    前記アドレスシリアルパラレル変換部は、
    夫々が前記ビット列の１ビット周期分ずつ異なるタイミングを表す第１〜第ｎ（ｎは２以上の整数）のタイミング信号を生成するタイミング信号生成部と、
    前記第１〜第ｎのタイミング信号のうちの第１〜第ｔ（ｔはｎ未満の整数）のタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を待機アドレスビット群として出力する第１変換部と、
    前記第１〜第ｎのタイミング信号のうちの第（ｔ＋１）〜第ｎのタイミング信号のいずれか１つのタイミング信号のタイミングで前記待機アドレスビット群を取り込み、取り込んだ前記待機アドレスビット群を前記メモリアドレスの一部として出力する待機出力部と、
    前記第（ｔ＋１）〜第ｎのタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を前記メモリアドレスの他部として出力する第２変換部と、を有することを特徴とする半導体装置。
  5. 前記メモリセルに対する書込処理期間中に前記アドレスのビット列を含むシリアル信号を受け、
    前記待機出力部は、前記第（ｔ＋１）〜第ｎのタイミング信号のうちで前記書込処理期間の終了時点よりも後方のタイミングを表す前記１つのタイミング信号のタイミングで前記待機アドレスビット群の取り込みを行うことを特徴とする請求項４に記載の半導体装置。
  6. シリアル形態のビット列を含むシリアル信号を受け、前記シリアル信号に含まれる前記ビット列をパラレル形態に変換してパラレルビット群を得るシリアルパラレル変換方法であって、
    夫々が前記ビット列の１ビット周期分ずつ異なるタイミングを表す第１〜第ｎ（ｎは２以上の整数）のタイミング信号を生成し、
    前記第１〜第ｎのタイミング信号のうちの第１〜第ｔ（ｔはｎ未満の整数）のタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を待機ビット群として出力し、
    前記第１〜第ｎのタイミング信号のうちの第（ｔ＋１）〜第ｎのタイミング信号のいずれか１つのタイミング信号のタイミングで前記待機ビット群を取り込み、取り込んだ前記待機ビット群を前記パラレルビット群の一部として出力し、
    前記第（ｔ＋１）〜第ｎのタイミング信号のタイミングで前記シリアル信号に含まれる前記ビット列中の各ビットを保持し、保持したビット群を前記パラレルビット群の他部として出力することを特徴とするシリアルパラレル変換方法。
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