JP4826403B2 - 同期化回路 - Google Patents

Description

この発明は、非同期インターフェースに用いられる同期化回路に関する。

同期が取れていない送信側装置と受信側装置との間でデータの受け渡しを行う場合、受信側装置に同期化回路を設けるのが一般的である。この同期化回路は、送信側装置から与えられるデータを受信側装置の内部クロックに同期化させて出力する回路である。図１２は、この種の同期化回路の構成例を示す回路図である。この同期化回路は、８ビット幅のレジスタ１０１、１１１および１１２により構成されている。レジスタ１０１は、受信レジスタであり、書き込み信号ＷＲがアクティブレベルに立ち上がるとき、送信側装置から与えられるデータＤ０〜Ｄ７を取り込んで保持する。レジスタ１１１および１１２は、受信レジスタ１０１に保持されたデータを内部クロックφの立ち上がりに応じて順次シフトし、内部クロックφに同期化されたデータとして出力する同期化シフトレジスタ１１０を構成している。なお、図示の例では、同期化シフトレジスタ１１０の段数は２段であるが、同期化シフトレジスタ１１０の段数は受信側装置の動作速度等を考慮して決定される。ここで、データＤ０〜Ｄ７および書き込み信号ＷＲは、内部クロックφとは非同期な送信側装置内のクロックに同期して出力される。従って、同期化回路では、受信レジスタ１０１の出力データのレベル変化のタイミングと内部クロックφの発生タイミングとが非常に接近し、いわゆるメタ・ステーブルがレジスタ１１１の出力端子に発生するおそれがある。このメタ・ステーブルは、レジスタ１１１の出力信号レベルが一時的に不安定になる現象である。このようなメタ・ステーブルが受信側装置の内部回路に波及し、内部回路に誤動作を生じさせるのを防止するため、図１２に例示する同期化回路では、受信レジスタ１０１の出力データを２段の同期化シフトレジスタ１１０に順次シフトさせ、最終段の出力データを内部回路に供給している。なお、メタ・ステーブルの防止を図った同期化回路に関する技術文献としては、例えば特許文献１がある。
特開平１１−９６１１２号公報

ところで、上述した従来の同期化回路においては、同期化シフトレジスタ１１０に内部クロックφが常時供給されるため、受信レジスタ１０１にデータが書き込まれず、同期化シフトレジスタ１１０を動作させる必要がない期間においても同期化シフトレジスタ１１０がスイッチング動作し、電力が無駄に消費されるという問題があった。

この発明は、以上説明した事情に鑑みてなされたものであり、同期化シフトレジスタの無駄なスイッチング動作を回避し、消費電力を低減することができる同期化回路を提供することを目的としている。

この発明は、送信側装置から書き込み信号およびデータを受信し、前記データを前記書き込み信号により取り込んで出力する受信レジスタと、前記受信レジスタにおけるデータの取り込みに応じて、内部クロックを少なくとも２個通過させ、同期化クロックとして出力するクロックゲーティング制御回路と、前記受信レジスタから出力されるデータを前記同期化クロックにより取り込んでシフトし、前記内部クロックに同期化されたデータとして出力する少なくとも２段の同期化シフトレジスタとを具備することを特徴とする同期化回路を提供する。
かかる発明によれば、クロックゲーティング制御回路は、受信レジスタにおけるデータの取り込みに応じて、内部クロックを少なくとも２個通過させ、同期化クロックとして出力し、同期化シフトレジスタにシフト動作を行わせるので、同期化シフトレジスタの無駄なスイッチング動作を回避し、消費電力を低減することができる。

以下、図面を参照し、この発明の実施の形態を説明する。
＜第１実施形態＞
図１はこの発明の第１実施形態である同期化回路の構成を示す回路図である。この同期化回路は、ある半導体集積回路に設けられた回路であり、図示しない外部の送信側装置から８ビットのデータＤ０〜Ｄ７と書き込み信号ＷＲを受け取り、データＤ０〜Ｄ７を内部クロックφに同期化させ、半導体集積回路の内部回路に供給する回路である。ここで、書き込み信号ＷＲは、内部クロックφとは非同期な送信側装置の内部クロックに同期した信号であり、データＤ０〜Ｄ７はこの書き込み信号ＷＲに同期して送信側装置から送信される。

本実施形態による同期化回路は、データＤ０〜Ｄ７を受信して内部クロックφに同期化させ、半導体集積回路の内部回路に引き渡す１６個の同期化ブロックＳＢ（ｊ）（ｊ＝０〜１５）を有している。各同期化ブロックＳＢ（ｊ）は、各々アドレスｊを有している。送信側装置は、データＤ０〜Ｄ７を送信する際、このデータＤ０〜Ｄ７を受信すべき同期化ブロックＳＢ（ｊ）のアドレスｊを指定する４ビットのアドレスデータＡ０〜Ａ３を送信する。同期化回路は、このアドレスデータＡ０〜Ａ３をデコードし、デコード結果である１６ビットの選択信号Ｓ０〜Ｓ１５を出力するアドレスデコーダ１０を有している。ここで、アドレスデコーダ１０は、アドレスデータＡ０〜Ａ３によって表わされるアドレスｊがｊａである場合、選択信号Ｓｊ（ｊ＝ｊａ）のみをアクティブレベル（Ｈレベル）とし、他の選択信号Ｓｊ（ｊ≠ｊａ）を非アクティブレベル（Ｌレベル）とする。

各同期化ブロックＳＢ（ｊ）（ｊ＝０〜１５）は、セレクタ２０と、各々８ビット幅のレジスタ２１、３１および３２を各々有している。

各同期化ブロックＳＢ（ｊ）において、セレクタ２０は、選択信号Ｓｊがアクティブレベルである場合にはデータＤ０〜Ｄ７を選択し、選択信号Ｓｊが非アクティブレベルである場合にはレジスタ２１から出力される８ビットのデータを選択し、選択したデータをレジスタ２１に出力する回路である。レジスタ２１は、受信レジスタであり、書き込み信号ＷＲの立ち上がり時点におけるセレクタ２０の出力データを取り込み、これを保持して出力する。

各同期化ブロックＳＢ（ｊ）において、レジスタ３１および３２は、受信レジスタ２１から出力される８ビットのデータＤＡ（ｊ、ｋ）（ｋ＝０〜７）を同期化クロックφｓ（ｊ）の立ち上がりに同期して取り込んで順次シフトする２段の同期化シフトレジスタ３０を構成している。ここで、同期化クロックφｓ（ｊ）は、この半導体集積回路の内部クロックφに同期したクロックであり、クロックゲーティング制御回路４０により発生される。同期化シフトレジスタ３０の最終段であるレジスタ３２の出力データＤＢ（ｊ、ｋ）（ｋ＝０〜７）は、内部クロックφに同期したデータとして半導体集積回路の内部回路に供給される。

クロックゲーティング制御回路４０は、同期化ブロックＳＢ（ｊ）（ｊ＝０〜１５）のいずれかの受信レジスタ２１にデータＤ０〜Ｄ７が取り込まれるのに応じて、内部クロックφを少なくとも２個通過させ、データＤ０〜Ｄ７の取り込みを行った同期化ブロックを含む少なくとも１つの同期化ブロックＳＢ（ｊ）の同期化シフトレジスタ３０に同期化クロックφｓ（ｊ）として出力する回路である。

クロックゲーティング制御回路４０の構成には各種の態様が考えられるが、本実施形態におけるクロックゲーティング制御回路４０は、１６個の不一致検出回路４１（ｊ）（ｊ＝０〜７）および１６個のクロックゲーティング制御ブロック４２（ｊ）（ｊ＝０〜１５）により構成されている。図２は、それらのうちの１個の不一致検出回路４１（ｊ）およびクロックゲーティング制御ブロック４２（ｊ）の構成を示している。

図２に示すように、不一致検出回路４１（ｊ）は、同期化ブロックＳＢ（ｊ）の受信レジスタ２１の出力データＤＡ（ｊ、ｋ）（ｋ＝０〜７）の各ビットとレジスタ３２の出力データＤＢ（ｊ、ｋ）（ｋ＝０〜７）の各ビットとの排他的論理和を各々出力する８個の排他的論理和ゲート４１１と、これらの８個の排他的論理和ゲート４１１の出力データの論理和である不一致検出信号ＮＥ（ｊ）を出力するＯＲゲート４１２とにより構成されている。ここで、不一致検出信号ＮＥ（ｊ）は、データＤＡ（ｊ、ｋ）（ｋ＝０〜７）の各ビットとデータＤＢ（ｊ、ｋ）（ｋ＝０〜７）の各ビットが全て一致している場合には“０”、１ビットでも異なっている場合には“１”となる。

クロックゲーティング制御ブロック４２（ｊ）は、フリップフロップ４２１および４２２と、ＯＲゲート４２３と、ラッチ４２４と、ＡＮＤゲート４２５とにより構成されている。ここで、フリップフロップ４２１および４２２は、不一致検出回路４１（ｊ）から出力される不一致検出信号ＮＥ（ｊ）を内部クロックφの立ち上がりに同期して順次シフトする２段のシフトレジスタを構成している。ＯＲゲート４２３は、フリップフロップ４２１の出力データＸａ（ｊ）とフリップフロップ４２２の出力データＸｂ（ｊ）との論理和を取り、イネーブル信号ＥＮ（ｊ）として出力する。ラッチ４２４は、内部クロックφがＬレベルである期間はイネーブル信号ＥＮ（ｊ）を通過させ、内部クロックφがＨレベルである期間は、その直前の内部クロックφの立ち上がり時点におけるイネーブル信号ＥＮ（ｊ）を保持して出力する回路である。ＡＮＤゲート４２５は、このラッチ４２４の出力データと内部クロックφの論理積を取り、同期化ブロックＳＢ（ｊ）の同期化シフトレジスタ３０に同期化クロックφｓ（ｊ）として出力する。
以上が本実施形態による同期化回路の構成である。

図３は、本実施形態による同期化回路の各部の波形を示すタイムチャートである。以下、この図を参照し、本実施形態の動作を説明する。図示の例において、送信側装置は、データＤ０〜Ｄ７と、このデータＤ０〜Ｄ７を受信すべき同期化ブロックＳＢ（ｊａ）のアドレスｊａを指定するアドレスデータＡ０〜Ａ３とを送信し、かつ、一定期間に亙って書き込み信号ＷＲをＨレベルとしている。同期化回路では、アドレスｊａを指定するアドレスデータＡ０〜Ａ３がアドレスデコーダ１０に与えられる結果、アドレスデコーダ１０によりアドレスｊａに対応した選択信号Ｓｊａがアクティブレベル（Ｈレベル）とされ、他の選択信号Ｓｊ（ｊ≠ｊａ）は非アクティブレベル（Ｌレベル）とされる。この結果、同期化ブロックＳＢ（ｊａ）では、送信側装置からのデータＤ０〜Ｄ７がセレクタ２０により選択され、受信レジスタ２１に与えられる。そして、書き込み信号ＷＲの立ち上がりにより、受信レジスタ２１の出力データＤＡ（ｊａ、ｋ）（ｋ＝０〜７）がデータＤ０〜Ｄ７に置き換えられる。なお、その他の同期化ブロックＳＢ（ｊ）（ｊ≠ｊａ）では、選択信号Ｓｊ（ｊ≠ｊａ）が非アクティブレベル（Ｌレベル）であることから、セレクタ２０により受信レジスタ２１の出力データＤＡ（ｊ、ｋ）（ｋ＝０〜７）が選択され、受信レジスタ２１に再び与えられる。従って、これらの同期化ブロックＳＢ（ｊ）（ｊ≠ｊａ）では、書き込み信号ＷＲが立ち上がっても、受信レジスタ２１の出力データＤＡ（ｊ、ｋ）（ｋ＝０〜７）の内容は変化しない。

図示の例において、同期化ブロックＳＢ（ｊａ）では、書き込み信号ＷＲの立ち上がりにより受信レジスタ２１の出力データＤＡ（ｊａ、ｋ）（ｋ＝０〜７）がデータＤ０〜Ｄ７に置き換えられたとき、データＤＡ（ｊａ、ｋ）（ｋ＝０〜７）とレジスタ３２の出力データＤＢ（ｊａ、ｋ）（ｋ＝０〜７）との間に不一致があり、不一致検出回路４１（ｊａ）により不一致検出信号ＮＥ（ｊａ）がアクティブレベル（Ｈレベル）とされる。この不一致検出信号ＮＥ（ｊａ）は、その後の内部クロックφの立ち上がりによりフリップフロップ４２１に書き込まれ、フリップフロップ４２１の出力信号Ｘａ（ｊａ）がＨレベルとなる。この結果、ＯＲゲート４２３が出力するイネーブル信号ＥＮ（ｊａ）がＨレベルとなる。さらにその後、内部クロックφが立ち上がると、このＨレベルの信号Ｘａ（ｊａ）がフリップフロップ４２２に書き込まれ、フリップフロップ４２２の出力信号Ｘｂ（ｊａ）がＨレベルとなる。

イネーブル信号ＥＮ（ｊａ）がＨレベルに立ち上がると、その後、内部クロックφがＬレベルになったとき、このＨレベルのイネーブル信号ＥＮ（ｊａ）がラッチ４２４を通過し、その後、内部クロックφが立ち上がるとき、このＨレベルのイネーブル信号ＥＮ（ｊａ）がラッチ４２４によって保持され、ＡＮＤゲート４２５に供給される。この結果、内部クロックφがＡＮＤゲート４２５を通過し、同期化クロックφｓ（ｊａ）として同期化ブロックＳＢ（ｊａ）の同期化シフトレジスタ３０に供給される。そして、同期化クロックφｓ（ｊａ）が２個出力されると、受信レジスタ２１の出力データＤＡ（ｊａ、ｋ）（ｋ＝０〜７）（この場合、Ｄ０〜Ｄ７）が同期化シフトレジスタ３０の最終段のレジスタ３２までシフトされる。この結果、レジスタ３２の出力データＤＢ（ｊａ、ｋ）（ｋ＝０〜７）が受信レジスタ２１の出力データＤＡ（ｊａ、ｋ）（ｋ＝０〜７）と一致し、不一致検出回路４１（ｊａ）により不一致検出信号ＮＥ（ｊａ）が非アクティブレベル（Ｌレベル）とされる。

不一致検出信号ＮＥ（ｊａ）が非アクティブレベル（Ｌレベル）になると、その後、内部クロックφが２回立ち上がることにより、フリップフロップ４２１および４２２の各出力信号Ｘａ（ｊａ）およびＸｂ（ｊａ）の両方がＬレベルとなり、イネーブル信号ＥＮ（ｊａ）がＬレベルとなる。その後、内部クロックφの１周期相当の時間だけ遅れてラッチ４２４の出力信号がＬレベルとなり、ＡＮＤゲート４２５を介した同期化クロックφｓ（ｊａ）の出力が停止する。

以上のように本実施形態におけるクロックゲーティング制御回路４０は、同期化ブロックＳＢ（ｊａ）の受信レジスタ２１にレジスタ３２の保持データＤＢ（ｊａ、ｋ）（ｋ＝０〜７）と異なるデータＤ０〜Ｄ７が書き込まれ、不一致検出信号ＮＥ（ｊａ）がアクティブレベル（Ｈレベル）となった場合に、４個の内部クロックφを通過させ、同期化クロックφｓ（ｊａ）として、同期化ブロックＳＢ（ｊａ）の同期化シフトレジスタ３０に供給する。

このように、いずれかの同期化ブロックＳＢ（ｊａ）の受信レジスタ２１にデータＤ０〜Ｄ７が書き込まれた場合に限り、４個の同期化クロックφｓ（ｊａ）をその同期化ブロックＳＢ（ｊａ）の同期化シフトレジスタ３０に供給するので、従来のように同期化シフトレジスタ３０に内部クロックφを常時に供給するのに比べて、同期化シフトレジスタ３０の消費電力を低減することができる。また、本実施形態では、全ての同期化ブロックではなく、受信データＤ０〜Ｄ７を受信した同期化ブロックＳＢ（ｊａ）の同期化シフトレジスタ３０のみに同期化クロックφｓ（ｊａ）を供給するので、この点においても消費電力を低減することができる。また、本実施形態では、同期化ブロックＳＢ（ｊａ）において直前に受信されたデータ（すなわち、レジスタ３２の出力データＤＢ（ｊａ、ｋ）（ｋ＝０〜７））と異なるデータＤ０〜Ｄ７が受信レジスタ２１に書き込まれた場合に限り、同期化ブロックＳＢ（ｊａ）の同期化シフトレジスタ３０に同期化クロックφｓ（ｊａ）を供給するので、この点においても消費電力を低減することができる。

＜第２実施形態＞
本実施形態は、上記第１実施形態におけるクロックゲーティング制御回路４０のクロックゲーティング制御ブロック４２（ｊ）（ｊ＝０〜１５）をクロックゲーティング制御ブロック４２ａ（ｊ）（ｊ＝０〜１５）に置き換えたものである。図４は、本実施形態のクロックゲーティング制御回路４０において用いられている１個の不一致検出回路４１（ｊ）およびクロックゲーティング制御ブロック４２ａ（ｊ）の構成を示している。

クロックゲーティング制御ブロック４２ａ（ｊ）は、上記第１実施形態におけるクロックゲーティング制御ブロック４２（ｊ）に対し、非同期リセット端子Ｒを持ったフリップフロップ４２６と、ＡＮＤゲート４２７とを追加した構成となっている。ここで、フリップフロップ４２６は、データ入力端子がＨレベルに固定され、非同期リセット端子Ｒにイネーブル信号ＥＮ（ｊ）が与えられ、クロック端子に書き込み信号ＷＲが与えられる。そして、ＡＮＤゲート４２７は、このフリップフロップ４２６の出力信号と不一致検出信号ＮＥ（ｊ）との論理積を取り、信号ＮＥａ（ｊ）としてフリップフロップ４２１のデータ入力端子に供給する。

図５は本実施形態における各部の波形を示すタイムチャートである。この例でも、上記第１実施形態の動作例（図３参照）と同様、送信側装置は、データＤ０〜Ｄ７と、このデータＤ０〜Ｄ７を受信すべき同期化ブロックＳＢ（ｊａ）のアドレスｊａを指定するアドレスデータＡ０〜Ａ３とを送信し、かつ、一定期間に亙って書き込み信号ＷＲをＨレベルとしている。

上記第１実施形態では、イネーブル信号ＥＮ（ｊａ）がアクティブレベル（Ｈレベル）となって同期化クロックφｓ（ｊａ）が２個出力され、これによる同期化シフトレジスタ３０のシフト動作が行われ、不一致検出信号ＮＥ（ｊａ）が非アクティブレベル（Ｌレベル）となった後、内部クロックφがさらに２回立ち上がることによりイネーブル信号ＥＮ（ｊａ）が非アクティブレベル（Ｌレベル）となった。このため、上記第１実施形態では、内部クロックφの４周期相当の期間、イネーブル信号ＥＮ（ｊａ）がアクティブレベル（Ｈレベル）となり、４個の同期化クロックφｓ（ｊａ）が同期化ブロックＳＢ（ｊａ）の同期化シフトレジスタ３０に供給された。

これに対し、本実施形態では、次の動作が得られる。まず、上記第１実施形態において説明したように、書き込み信号ＷＲの立ち上がりにより、同期化ブロックＳＢ（ｊａ）において、レジスタ３２の出力データＤＢ（ｊａ、ｋ）（ｋ＝０〜７）と異なるデータＤ０〜Ｄ７が受信レジスタ２１に書き込まれると、不一致検出回路４１（ｊａ）により、不一致検出信号ＮＥ（ｊａ）がアクティブレベル（Ｈレベル）とされる。また、書き込み信号ＷＲの立ち上がりによりフリップフロップ４２６に“１”が書き込まれ、フリップフロップ４２６の出力信号がＨレベルになる。このため、不一致検出回路４１（ｊ）から出力されるＨレベルの不一致検出信号ＮＥ（ｊａ）は、ＡＮＤゲート４２７を通過し、信号ＮＥａ（ｊａ）としてフリップフロップ４２１に与えられる。

その後、内部クロックφが立ち上がると、Ｈレベルの信号ＮＥａ（ｊａ）がフリップフロップ４２１に書き込まれ、イネーブル信号ＥＮ（ｊa）がアクティブレベル（Ｈレベル）となる。この結果、フリップフロップ４２６がリセットされ、ＡＮＤゲート４２７の出力信号ＮＥａ（ｊａ）がＬレベルとされる。このように、内部クロックφが立ち上がりによりフリップフロップ４２１に“１”が書き込まれ、イネーブル信号ＥＮ（ｊa）がアクティブレベル（Ｈレベル）になると、直ちにフリップフロップ４２１に対する入力信号ＮＥａ（ｊａ）がＬレベルとされる。このため、イネーブル信号ＥＮ（ｊａ）は、内部クロックφの２周期相当の期間だけアクティブレベル（Ｈレベル）となり、２個の内部クロックφがクロックゲーティング制御ブロック４２ａ（ｊａ）を通過し、同期化クロックφｓ（ｊａ）として同期化ブロックＳＢ（ｊａ）の同期化シフトレジスタ３０に供給される。

本実施形態では、フリップフロップ４２６およびＡＮＤゲート４２７が追加されているため、これらのスイッチング動作により消費電力が増加する。しかし、上記第１実施形態においては、書き込み信号ＷＲの立ち上がり時、４個の同期化クロックφｓ（ｊａ）が発生されたのに対し、本実施形態では、同期化ブロックＳＢ（ｊａ）における受信レジスタ２１の出力データＤＡ（ｊａ、ｋ）（ｋ＝０〜７）を同期化シフトレジスタ３０の最終段までシフトさせるのに最低限必要な２個の同期化クロックφｓ（ｊａ）しか発生されない。従って、本実施形態によれば、上記第１実施形態に比べて、同期化ブロックＳＢ（ｊａ）における同期化シフトレジスタ３０の消費電力を低減することができる。

＜第３実施形態＞
図６はこの発明の第３実施形態による同期化回路のクロックゲーティング制御回路４０の構成を示すブロック図である。本実施形態におけるクロックゲーティング制御回路４０において、ＯＲゲート４３は、不一致検出回路４１（ｊ）（ｊ＝０〜１５）から出力される不一致検出信号ＮＥ（ｊ）（ｊ＝０〜１５）の論理和である不一致検出信号ＮＥをクロックゲーティング制御ブロック４２に出力する。クロックゲーティング制御ブロック４２は、前掲図２のクロックゲーティング制御ブロック４２（ｊ）または前掲図４のクロックゲーティング制御ブロック４２ａ（ｊ）と同じ構成を有しており、不一致検出信号ＮＥがアクティブレベル（Ｈレベル）になったとき、４個または２個の内部クロックφを通過させ、同期化クロックφｓ（ｊ）（ｊ＝０〜１５）として、同期化ブロックＳＢ（ｊ）（ｊ＝０〜１５）の同期化シフトレジスタ３０に供給する。

本実施形態では、いずれかの同期化ブロックＳＢ（ｊａ）にデータＤ０〜Ｄ７が受信されたとき、全ての同期化ブロックＳＢ（ｊ）（ｊ＝０〜１５）の同期化シフトレジスタ３０に同期化クロックが供給されるため、上記第１実施形態または第２実施形態よりも消費電力が増加する。しかし、本実施形態では、クロックゲーティング制御ブロック４２が１個で済むので、上記第１実施形態または第２実施形態に比べて、同期化回路を小規模化することができるという利点がある。

＜第４実施形態＞
図７はこの発明の第４実施形態による同期化回路のクロックゲーティング制御回路４０の構成を示すブロック図である。本実施形態では、同期化ブロックＳＢ（ｊ）（ｊ＝０〜１５）を同期化ブロックＳＢ（ｊ）（ｊ＝０〜７）のグループと同期化ブロックＳＢ（ｊ）（ｊ＝８〜１５）のグループにグループ分けし、グループ単位で同期化クロックφ（ｊ）の供給を行う。

本実施形態におけるクロックゲーティング制御回路４０において、ＯＲゲート４３Ｌは、不一致検出回路４１（ｊ）（ｊ＝０〜７）から出力される不一致検出信号ＮＥ（ｊ）（ｊ＝０〜７）の論理和である不一致検出信号ＮＥＬをクロックゲーティング制御ブロック４２Ｌに出力する。すなわち、不一致検出回路４１（ｊ）（ｊ＝０〜７）およびＯＲゲート４３Ｌは、同期化ブロックＳＢ（ｊ）（ｊ＝０〜７）のグループのいずれかの同期化ブロックＳＢ（ｊ）において受信レジスタ２１の出力データとレジスタ３２の出力データとに不一致が生じた場合にアクティブレベル（Ｈレベル）の不一致検出信号ＮＥＬを出力する不一致検出手段を構成している。

また、ＯＲゲート４３Ｕは、不一致検出回路４１（ｊ）（ｊ＝８〜１５）から出力される不一致検出信号ＮＥ（ｊ）（ｊ＝８〜１５）の論理和である不一致検出信号ＮＥＵをクロックゲーティング制御ブロック４２Ｕに出力する。すなわち、不一致検出回路４１（ｊ）（ｊ＝８〜１５）およびＯＲゲート４３Ｕは、同期化ブロックＳＢ（ｊ）（ｊ＝８〜１５）のグループのいずれかの同期化ブロックＳＢ（ｊ）において受信レジスタ２１の出力データとレジスタ３２の出力データとに不一致が生じた場合にアクティブレベル（Ｈレベル）の不一致検出信号ＮＥＵを出力する不一致検出手段を構成している。

クロックゲーティング制御ブロック４２Ｌおよび４２Ｕは、前掲図２のクロックゲーティング制御ブロック４２（ｊ）または前掲図４のクロックゲーティング制御ブロック４２ａ（ｊ）と同じ構成を有している。クロックゲーティング制御ブロック４２Ｌは、不一致検出信号ＮＥＬがアクティブレベル（Ｈレベル）になったとき、４個または２個の内部クロックφを通過させ、同期化クロックφｓ（ｊ）（ｊ＝０〜７）として、同期化ブロックＳＢ（ｊ）（ｊ＝０〜７）の同期化シフトレジスタ３０に供給する。また、クロックゲーティング制御ブロック４２Ｕは、不一致検出信号ＮＥＵがアクティブレベル（Ｈレベル）になったとき、４個または２個の内部クロックφを通過させ、同期化クロックφｓ（ｊ）（ｊ＝８〜１５）として、同期化ブロックＳＢ（ｊ）（ｊ＝８〜１５）の同期化シフトレジスタ３０に供給する。

本実施形態では、２個のクロックゲーティング制御ブロック４２Ｌおよび４２Ｕを用いるので、上記第３実施形態に比べて、同期化回路が大規模なものとなる。しかし、本実施形態では、同期化ブロックＳＢ（ｊ）（ｊ＝０〜７）のいずれかによりデータＤ０〜Ｄ７が受信された場合にはクロックゲーティング制御ブロック４２Ｌにより同期化ブロックＳＢ（ｊ）（ｊ＝０〜７）の同期化シフトレジスタ３０のみに同期化クロックφｓ（ｊ）（ｊ＝０〜７）が供給され、同期化ブロックＳＢ（ｊ）（ｊ＝８〜１５）のいずれかによりデータＤ０〜Ｄ７が受信された場合にはクロックゲーティング制御ブロック４２Ｕにより同期化ブロックＳＢ（ｊ）（ｊ＝８〜１５）の同期化シフトレジスタ３０のみに同期化クロックφｓ（ｊ）（ｊ＝８〜１５）が供給される。従って、上記第３実施形態よりも消費電力を低減することができる。

＜第５実施形態＞
本実施形態では、上記第１実施形態におけるクロックゲーティング制御回路４０の不一致検出回路４１（ｊ）（ｊ＝０〜１５）がＡＮＤゲートにより構成された書き込み検出回路４１ｂ（ｊ）（ｊ＝０〜１５）に置き換えられている。図８は、本実施形態のクロックゲーティング制御回路４０において用いられている１個の書き込み検出回路４１ｂ（ｊ）およびクロックゲーティング制御ブロック４２（ｊ）の構成を示している。本実施形態において、書き込み検出回路４１ｂ（ｊ）は、同期化ブロックＳＢ（ｊ）を選択する選択信号Ｓｊがアクティブレベル（Ｈレベル）であり、かつ、書き込み信号ＷＲがアクティブレベル（Ｈレベル）であるときに、同期化ブロックＳＢ（ｊ）の受信レジスタ２１に受信データの書き込みが行われたことを示すアクティブレベル（Ｈレベル）の書き込み検出信号ＷＤＥＴ（ｊ）をクロックゲーティング制御ブロック４２（ｊ）に供給する。

図９は本実施形態に係る同期化回路の各部の波形を示すタイムチャートである。この例でも、上記第１実施形態の動作例（図３参照）および上記第２実施形態の動作例（図５参照）と同様、送信側装置は、データＤ０〜Ｄ７と、このデータＤ０〜Ｄ７を受信すべき同期化ブロックＳＢ（ｊａ）のアドレスｊａを指定するアドレスデータＡ０〜Ａ３とを送信し、かつ、一定期間に亙って書き込み信号ＷＲをＨレベルとしている。

同期化回路では、同期化ブロックＳＢ（ｊａ）のアドレスｊａを指定するアドレスデータＡ０〜Ａ３がアドレスデコーダ１０に与えられると、アドレスデコーダ１０により選択信号Ｓｊａがアクティブレベル（Ｈレベル）とされる。このため、同期化ブロックＳＢ（ｊａ）に対応した書き込み検出回路４１ｂ（ｊ）は、書き込み信号ＷＲがアクティブレベル（Ｈレベル）となる間、アクティブレベル（Ｈレベル）の書き込み検出信号ＷＤＥＴ（ｊａ）をクロックゲーティング制御ブロック４２（ｊ）に供給する。

クロックゲーティング制御ブロック４２（ｊ）では、この書き込み検出信号ＷＤＥＴ（ｊａ）が内部クロックφの立ち上がりによりフリップフロップ４２１および４２２からなるシフトレジスタに取り込まれ、順次シフトされる結果、図示のように、内部クロックφの２周期相当の期間、イネーブル信号ＥＮ（ｊａ）がアクティブレベル（Ｈレベル）となり、２個の内部クロックφがＡＮＤゲート４２５を通過し、同期化クロックφｓ（ｊａ）として同期化ブロックＳＢ（ｊａ）の同期化シフトレジスタ３０に供給される。

本実施形態においても上記第１実施形態または第２実施形態と同様な効果が得られる。また、本実施形態では、上記第１実施形態および第２実施形態と異なり、同期化ブロックＳＢ（ｊａ）において直前に受信されたデータ（すなわち、レジスタ３２の出力データＤＢ（ｊａ、ｋ）（ｋ＝０〜７）と同じデータＤ０〜Ｄ７が受信レジスタ２１に書き込まれた場合であっても、同期化ブロックＳＢ（ｊａ）の同期化シフトレジスタ３０に同期化クロックφｓ（ｊａ）が供給される。このように本実施形態は、同期化シフトレジスタ３０に不要なスイッチング動作を行わせることがあるため、この不要に行われるスイッチング動作の分だけ消費電力が上記第１実施形態または第２実施形態よりも多くなる。しかし、本実施形態は、不一致検出回路を必要としないため、回路を簡素化することができ、かつ、不一致検出回路を動作させるのに要していた消費電力を節約することができるという利点がある。

＜第６実施形態＞
図１０はこの発明の第６実施形態による同期化回路のクロックゲーティング制御回路４０の構成を示すブロック図である。本実施形態におけるクロックゲーティング制御回路４０において、クロックゲーティング制御ブロック４２は、前掲図２のクロックゲーティング制御ブロック４２（ｊ）と同じ構成を有しており、書き込み信号ＷＲがアクティブレベル（Ｈレベル）になったとき、その後、発生する２個の内部クロックφを通過させ、同期化クロックφｓ（ｊ）（ｊ＝０〜１５）として、同期化ブロックＳＢ（ｊ）（ｊ＝０〜１５）の同期化シフトレジスタ３０に供給する。

本実施形態では、書き込み信号ＷＲがアクティブレベル（Ｈレベル）になったとき、全ての同期化ブロックＳＢ（ｊ）（ｊ＝０〜１５）の同期化シフトレジスタ３０に同期化クロックが供給されるため、上記第１実施形態または第２実施形態よりも消費電力が増加する。しかし、本実施形態では、クロックゲーティング制御ブロック４２が１個で済み、また、不一致検出回路４１（ｊ）も不要であるので、上記第１実施形態または第２実施形態に比べて、同期化回路を小規模化することができるという利点がある。

＜第７実施形態＞
図１１はこの発明の第７実施形態による同期化回路のクロックゲーティング制御回路４０の構成を示すブロック図である。本実施形態では、同期化ブロックＳＢ（ｊ）（ｊ＝０〜１５）を同期化ブロックＳＢ（ｊ）（ｊ＝０〜７）のグループと同期化ブロックＳＢ（ｊ）（ｊ＝８〜１５）のグループにグループ分けし、グループ単位で同期化クロックφ（ｊ）の供給を行う。

図１１において、ＯＲゲート４４Ｌは選択信号Ｓｊ（ｊ＝０〜７）の論理和である信号を出力する。ＡＮＤゲート４５Ｌは、このＯＲゲート４４Ｌの出力信号と書き込み信号ＷＲとの論理積である信号ＷＤＥＴＬを出力する。これらのＯＲゲート４４ＬおよびＡＮＤゲート４５Ｌは、同期化ブロックＳＢ（ｊ）（ｊ＝０〜７）のいずれかの受信レジスタ２１にデータＤ０〜Ｄ７の書き込みが行われた場合にアクティブレベル（Ｈレベル）の書き込み検出信号ＷＤＥＴＬを出力する書き込み検出手段を構成している。

同様に、ＯＲゲート４４ＵおよびＡＮＤゲート４５Ｕは、同期化ブロックＳＢ（ｊ）（ｊ＝８〜１５）のいずれかの受信レジスタ２１にデータＤ０〜Ｄ７の書き込みが行われた場合にアクティブレベル（Ｈレベル）の書き込み検出信号ＷＤＥＴＵを出力する書き込み検出手段を構成している。

クロックゲーティング制御ブロック４２Ｌおよび４２Ｕは、各々前掲図２のクロックゲーティング制御ブロック４２（ｊ）と同じ構成を有している。クロックゲーティング制御ブロック４２Ｌは、同期化ブロックＳＢ（ｊ）（ｊ＝０〜７）のいずれかの受信レジスタ２１にデータＤ０〜Ｄ７の書き込みが行われ、書き込み検出信号ＷＤＥＴＬがアクティブレベル（Ｈレベル）となったとき、その後、発生する２個の内部クロックφを通過させ、同期化クロックφｓ（ｊ）（ｊ＝０〜７）として、同期化ブロックＳＢ（ｊ）（ｊ＝０〜７）の同期化シフトレジスタ３０に供給する。一方、クロックゲーティング制御ブロック４２Ｕは、同期化ブロックＳＢ（ｊ）（ｊ＝８〜１５）のいずれかの受信レジスタ２１にデータＤ０〜Ｄ７の書き込みが行われ、書き込み検出信号ＷＤＥＴＵがアクティブレベル（Ｈレベル）となったとき、その後、発生する２個の内部クロックφを通過させ、同期化クロックφｓ（ｊ）（ｊ＝８〜１５）として、同期化ブロックＳＢ（ｊ）（ｊ＝８〜１５）の同期化シフトレジスタ３０に供給する。

本実施形態では、２個のクロックゲーティング制御ブロック４２Ｌおよび４２Ｕを用いるので、上記第６実施形態に比べて、同期化回路が大規模なものとなる。しかし、本実施形態では、同期化ブロックＳＢ（ｊ）（ｊ＝０〜７）のグループまたは同期化ブロックＳＢ（ｊ）（ｊ＝８〜１５）のグループのうちデータＤ０〜Ｄ７を受信した同期化ブロックを含むグループの同期化シフトレジスタ３０のみに同期化クロックφｓ（ｊ）が供給される。従って、上記第６実施形態よりも消費電力を低減することができる。

＜他の実施形態＞
以上、この発明の第１〜第７実施形態について説明したが、この発明には他にも実施形態があり得る。例えば次の通りである。

（１）上記各実施形態における同期化回路は、８ビット幅のデータＤ０〜Ｄ７を受信して内部クロックφに同期化させたが、これはあくまでも例示であり、この発明は任意のビット幅のデータを受信し、内部クロックφに同期化させる同期化回路に適用可能である。受信するデータのビット幅は、例えば１ビットでもよい。この場合、同期化ブロックＳＢ（ｊ）（ｊ＝０〜１５）におけるレジスタ２１、３１および３２は、１ビット幅のレジスタ、すなわち、フリップフロップにより構成すればよい。

（２）上記各実施形態では、同期化回路に複数の同期化ブロックＳＢ（ｊ）（ｊ＝０〜１５）を設け、外部から与えられるアドレスデータＡ０〜Ａ３により指定されるアドレスを持った同期化ブロックＳＢ（ｊ）に送信側装置からのデータＤ０〜Ｄ７を受信させるようにしたが、同期化回路には同期化ブロックを１個のみ設け、この１個の同期化ブロックに送信側装置からのデータＤ０〜Ｄ７を受信させるようにしてもよい。同期化ブロックが１個である同期化回路では、クロックゲーティング制御回路に、１個の不一致検出回路と１個のクロックゲーティング制御ブロックを設ければよい。そして、不一致検出回路は、同期化ブロックの受信レジスタの出力データと同期化シフトレジスタの出力データとの不一致を検出し、クロックゲーティング制御ブロックは、この不一致検出回路により受信レジスタの出力データと同期化シフトレジスタの出力データとの不一致が検出されたとき、その後発生する少なくとも２個の内部クロックを通過させ、同期化クロックとして同期化ブロックの同期化シフトレジスタに出力するのである。あるいは、クロックゲーティング制御回路は、書き込み信号ＷＲがアクティブレベルとなったとき、その後発生する少なくとも２個の内部クロックを通過させ、同期化クロックとして同期化ブロックの同期化シフトレジスタに出力する構成であってもよい。

（３）上記第４実施形態および第７実施形態では、１６個の同期化ブロックＳＢ（ｊ）（ｊ＝０〜１５）を２グループに分け、アドレスが下位である同期化ブロックＳＢ（ｊ）（ｊ＝０〜７）のグループのための同期化クロックφｓ（ｊ）（ｊ＝０〜７）をクロックゲーティング制御ブロック４２Ｌが、アドレスが上位である同期化ブロックＳＢ（ｊ）（ｊ＝８〜１５）のグループのための同期化クロックφｓ（ｊ）（ｊ＝８〜１５）をクロックゲーティング制御ブロック４２Ｕが発生した。しかし、これはあくまでも例示であり、同期化ブロックＳＢ（ｊ）（ｊ＝０〜１５）を例えば３グループ以上に分け、グループ単位でそのグループのための同期化クロックを発生するように構成してもよい。また、同期化ブロックＳＢ（ｊ）をグループ分けする際に、各グループに属する同期化ブロックの個数はグループ間で異なっても良い。

（４）上記各実施形態では、同期化シフトレジスタ３０の段数を２段としたが、この同期化シフトレジスタ３０の段数は、同期化回路が設けられる半導体集積回路の動作速度等を考慮して適切な段数とすればよい。また、同期化ブロックＳＢ（ｊ）へのデータ書き込みが行われた場合にクロックゲーティング制御回路４０が出力する同期化クロックφｓ（ｊ）の個数は、この同期化シフトレジスタ３０の段数以上の個数であればよい。

この発明の第１実施形態である同期化回路の構成を示すブロック図である。 同実施形態におけるクロックゲーティング制御回路４０に用いられている不一致検出回路４１（ｊ）およびクロックゲーティング制御ブロック４２（ｊ）の構成を示す回路図である。 同実施形態における各部の波形を示すタイムチャートである。 この発明の第２実施形態である同期化回路において、クロックゲーティング制御回路４０に用いられている不一致検出回路４１（ｊ）およびクロックゲーティング制御ブロック４２ａ（ｊ）の構成を示す回路図である。 同実施形態における各部の波形を示すタイムチャートである。 この発明の第３実施形態である同期化回路のクロックゲーティング制御回路４０の構成を示すブロック図である。 この発明の第４実施形態である同期化回路のクロックゲーティング制御回路４０の構成を示すブロック図である。 この発明の第５実施形態である同期化回路において、クロックゲーティング制御回路４０に用いられている書き込み検出回路４１ｂ（ｊ）およびクロックゲーティング制御ブロック４２（ｊ）の構成を示す回路図である。 同実施形態における各部の波形を示すタイムチャートである。 この発明の第６実施形態である同期化回路のクロックゲーティング制御回路４０の構成を示すブロック図である。 この発明の第７実施形態である同期化回路のクロックゲーティング制御回路４０の構成を示すブロック図である。 従来の同期化回路の構成例を示す回路図である。

符号の説明

１０……アドレスデコーダ、ＳＢ（ｊ）(ｊ＝０〜１５）……同期化ブロック、４０……クロックゲーティング制御回路、２０……セレクタ、２１……受信レジスタ、３０……同期化シフトレジスタ、３１，３２……レジスタ、４１（ｊ）……不一致検出回路、４２(ｊ)，４２ａ（ｊ），４２，４２Ｌ，４２Ｕ……クロックゲーティング制御ブロック、４１１……排他的論理和ゲート、４１２，４２３，４３，４３Ｌ，４３Ｕ，４４Ｌ，４４Ｕ……ＯＲゲート、４２５，４２７，４５Ｌ，４５Ｕ……ＡＮＤゲート、４２１，４２２，４２６……フリップフロップ、４２４……ラッチ、４１ｂ（ｊ）……書き込み検出回路。

Claims (4)

1. 送信側装置から書き込み信号およびデータを受信し、前記データを前記書き込み信号により取り込んで出力する受信レジスタと、
   前記受信レジスタから出力されるデータを同期化クロックにより取り込んでシフトし、内部クロックに同期化されたデータとして出力する少なくとも２段の同期化シフトレジスタと、
   前記受信レジスタの出力データと前記同期化シフトレジスタの最終段の出力データとの不一致を検出する不一致検出回路と、前記不一致検出回路により前記不一致が検出されたとき、前記同期化シフトレジスタの段数と同じ数の前記内部クロックを、前記同期化クロックとして出力するクロックゲーティング制御ブロックと、を含むクロックゲーティング制御回路と、
   を具備することを特徴とする同期化回路。
2. 各々固有のアドレスを持った複数の同期化ブロックと、
   前記複数の同期化ブロックの各々に対応する不一致検出回路とクロックゲーティング制御ブロックとの組を複数有するクロックゲーティング制御回路と、を備え、
   前記複数の同期化ブロックの各々は、
   送信側装置から書き込み信号およびデータを受信し、前記データを前記書き込み信号により取り込んで出力する受信レジスタと、
   前記受信レジスタから出力されるデータを同期化クロックにより取り込んでシフトし、内部クロックに同期化されたデータとして出力する少なくとも２段の同期化シフトレジスタと、の組を有し、前記送信側装置からのデータを、外部から与えられるアドレスデータにより指定されたアドレスの同期化ブロックの受信レジスタに前記書き込み信号により取り込み、
   前記複数の同期化ブロックの各々に対応した不一致検出回路は、当該同期化ブロックの受信レジスタの出力データと当該同期化ブロックにおける同期化シフトレジスタの最終段の出力データとの不一致を検出し、
   前記複数の同期化ブロックの各々に対応したクロックゲーティング制御ブロックは、当該同期化ブロックに対応した不一致検出回路により前記不一致が検出されたとき、当該同期化シフトレジスタの段数と同じ数の前記内部クロックを、当該同期化シフトレジスタに前記同期化クロックとして出力する
   ことを特徴とする同期化回路。
3. 各々固有のアドレスを持った複数の同期化ブロックと、
   不一致検出手段およびクロックゲーティング制御手段を含むクロックゲーティング制御回路と、を備え、
   前記複数の同期化ブロックの各々は、
   送信側装置から書き込み信号およびデータを受信し、前記データを前記書き込み信号により取り込んで出力する受信レジスタと、
   前記受信レジスタから出力されるデータを同期化クロックにより取り込んでシフトし、内部クロックに同期化されたデータとして出力する少なくとも２段の同期化シフトレジスタと、の組を有し、前記送信側装置からのデータを、外部から与えられるアドレスデータにより指定されたアドレスの同期化ブロックの受信レジスタに前記書き込み信号により取り込み、
   前記不一致検出手段は、前記複数の同期化ブロックの各々における受信レジスタの出力データと当該同期化ブロックにおける同期化シフトレジスタの最終段の出力データとの不一致を検出し、
   前記クロックゲーティング制御手段は、前記不一致検出手段により前記不一致が検出されたとき、前記同期化シフトレジスタの段数と同じ数の前記内部クロックを、前記複数の同期化ブロックの各々の前記同期化シフトレジスタに前記同期化クロックとして出力する
   ことを特徴とする同期化回路。
4. 各々が固有のアドレスを持った複数の同期化ブロックと、
   前記複数の同期化ブロックをグループ分けした各グループに対応した不一致検出手段とクロックゲーティング制御手段との組を複数有するクロックゲーティング制御回路と、を備え、
   前記複数の同期化ブロックの各々は、
   送信側装置から書き込み信号およびデータを受信し、前記データを前記書き込み信号により取り込んで出力する受信レジスタと、
   前記受信レジスタから出力されるデータを同期化クロックにより取り込んでシフトし、内部クロックに同期化されたデータとして出力する少なくとも２段の同期化シフトレジスタと、の組を有し、前記送信側装置からのデータを、外部から与えられるアドレスデータにより指定されたアドレスの同期化ブロックの受信レジスタに前記書き込み信号により取り込み、
   前記各グループに対応した不一致検出手段は、当該グループに属する同期化ブロックにおける前記受信レジスタの出力データと当該同期化ブロックにおける同期化シフトレジスタの最終段の出力データとの不一致を検出し、
   前記各グループに対応したクロックゲーティング制御手段は、当該グループに対応した不一致検出手段により前記不一致が検出されたとき、前記同期化シフトレジスタの段数と同じ数の前記内部クロックを、当該グループに属する各同期化ブロックの同期化シフトレジスタに前記同期化クロックとして出力する
   ことを特徴とする同期化回路。

Images