JP2001298495A - シリアルインターフェース回路 - Google Patents
シリアルインターフェース回路Info
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- JP2001298495A JP2001298495A JP2000118560A JP2000118560A JP2001298495A JP 2001298495 A JP2001298495 A JP 2001298495A JP 2000118560 A JP2000118560 A JP 2000118560A JP 2000118560 A JP2000118560 A JP 2000118560A JP 2001298495 A JP2001298495 A JP 2001298495A
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- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 UARTインターフェースとクロックドシリアル
インターフェースの双方の機能を選択的に使用可能にす
る。 【解決手段】 モード制御信号MD2応じて、MSBファース
ト／LSBファースト切換回路1を切り換えるとともに、シ
ステムクロックジェネレータ5がシステムクロックSCLK
を継続して出力している状態で、トリガ信号TRGが供給
されると、トリガ信号TRGが供給された直後のシステム
クロックSCLKに同期してクロックジェネレータ3によるP
／SクロックP／S・CLKの発生動作を開始させ、スタート
ビット期間経過後にP／SクロックP／S・CLKをP／S変換
回路2に供給させ、上記システムクロックジェネレータ5
がシステムクロックSCLKの出力を停止している状態で、
トリガ信号TRGが供給されると、トリガ信号TRGに同期し
て上記クロックジェネレータ3によるP／SクロックP／S
・CLKの発生動作を開始させ、スタートビット期間経過
後にP／SクロックP／S・CLKを上記P／S変換回路2に供給
させる制御をクロック制御回路4により行う。
インターフェースの双方の機能を選択的に使用可能にす
る。 【解決手段】 モード制御信号MD2応じて、MSBファース
ト／LSBファースト切換回路1を切り換えるとともに、シ
ステムクロックジェネレータ5がシステムクロックSCLK
を継続して出力している状態で、トリガ信号TRGが供給
されると、トリガ信号TRGが供給された直後のシステム
クロックSCLKに同期してクロックジェネレータ3によるP
／SクロックP／S・CLKの発生動作を開始させ、スタート
ビット期間経過後にP／SクロックP／S・CLKをP／S変換
回路2に供給させ、上記システムクロックジェネレータ5
がシステムクロックSCLKの出力を停止している状態で、
トリガ信号TRGが供給されると、トリガ信号TRGに同期し
て上記クロックジェネレータ3によるP／SクロックP／S
・CLKの発生動作を開始させ、スタートビット期間経過
後にP／SクロックP／S・CLKを上記P／S変換回路2に供給
させる制御をクロック制御回路4により行う。
Description
【０００１】
【発明の属する技術分野】本発明は、データ伝送用のシ
リアルインターフェース回路に関する。
リアルインターフェース回路に関する。
【０００２】
【従来の技術】従来より、マイクロコンピュータが周辺
装置及びその他のマイクロコンピュータとの情報の通信
を行う場合、データを並列に送受信する方法と直列に送
受信する方法がある。そして、並列送受信と直列送受信
では並列送受信を用いる場合の方が単位時間当たり多く
のデータを転送できる。しかし、通信するための費用を
考えた場合並列送受信を用いると配線数が多くなり、そ
のため通信距離が長くなればなるほど費用が高くなる。
そこで転送速度が遅くとも通信するための配線数が少な
い直列送受信を用いる分野が存在する。
装置及びその他のマイクロコンピュータとの情報の通信
を行う場合、データを並列に送受信する方法と直列に送
受信する方法がある。そして、並列送受信と直列送受信
では並列送受信を用いる場合の方が単位時間当たり多く
のデータを転送できる。しかし、通信するための費用を
考えた場合並列送受信を用いると配線数が多くなり、そ
のため通信距離が長くなればなるほど費用が高くなる。
そこで転送速度が遅くとも通信するための配線数が少な
い直列送受信を用いる分野が存在する。
【０００３】また、直列送受信にも２種類存在し、通信
クロックを用いてデータの送受信をその通信クロックに
同期して行うクロックドシリアルインターフェースと、
通信クロックを用いずにデータの送受信を非同期に行う
ＵＡＲＴ(univaersal asynchronous receiver transmit
ter) インターフェースが知られている。
クロックを用いてデータの送受信をその通信クロックに
同期して行うクロックドシリアルインターフェースと、
通信クロックを用いずにデータの送受信を非同期に行う
ＵＡＲＴ(univaersal asynchronous receiver transmit
ter) インターフェースが知られている。
【０００４】ＵＡＲＴインターフェース回路６０は、図
６に示しように、パラレル入力データをシリアル出力デ
ータに変換するパラレル／シリアル（Ｐ／Ｓ）変換回路
６１と、上記Ｐ／Ｓ回路６１にクロックを供給するクロ
ックジェネレータ６２と、上記クロックジェネレータ６
２の動作を制御するクロック制御回路６３により構成さ
れており、上記Ｐ／Ｓ回路６１のデータレジスタに送信
データが書き込まれるとクロック制御回路６３により送
信用のクロックジェネレータ６２が起動されるようにな
っていた。
６に示しように、パラレル入力データをシリアル出力デ
ータに変換するパラレル／シリアル（Ｐ／Ｓ）変換回路
６１と、上記Ｐ／Ｓ回路６１にクロックを供給するクロ
ックジェネレータ６２と、上記クロックジェネレータ６
２の動作を制御するクロック制御回路６３により構成さ
れており、上記Ｐ／Ｓ回路６１のデータレジスタに送信
データが書き込まれるとクロック制御回路６３により送
信用のクロックジェネレータ６２が起動されるようにな
っていた。
【０００５】従来、このような構成のＵＡＲＴインター
フェース回路６０を用いたＵＡＲＴインターフェース
は、クロックドシリアルインターフェースとは個別のイ
ンターフェースとして提供されていた。
フェース回路６０を用いたＵＡＲＴインターフェース
は、クロックドシリアルインターフェースとは個別のイ
ンターフェースとして提供されていた。
【０００６】
【発明が解決しようとする課題】ところで、ＵＡＲＴイ
ンターフェースではシリアルの入出力は最下位ビット(L
SB:least significant bit) から入出力されるのに対
し、クロックドシリアルインターフェースの入出力は最
上位ビット(MSB:Most significant bit)から入出力され
る。したがって、ＵＡＲＴインターフェースとクロック
ドシリアルインターフェースを併用する場合には、デー
タレジスタのデータのリードライト時にソフトウエアに
よりデータのＭＳＢとＬＳＢを反転する操作を行う必要
がある。また、ＵＡＲＴインターフェースの送信では、
データレジスタに送信データが書き込まれると送信用の
クロックジェネレータが起動されるが、クロックドシリ
アルインターフェースの場合はクロックが常時出力され
てれいなければならない。さらに、クロックドシリアル
インターフェースの場合は、送信されるシリアルデータ
とクロックは同期がとれていなければならない。
ンターフェースではシリアルの入出力は最下位ビット(L
SB:least significant bit) から入出力されるのに対
し、クロックドシリアルインターフェースの入出力は最
上位ビット(MSB:Most significant bit)から入出力され
る。したがって、ＵＡＲＴインターフェースとクロック
ドシリアルインターフェースを併用する場合には、デー
タレジスタのデータのリードライト時にソフトウエアに
よりデータのＭＳＢとＬＳＢを反転する操作を行う必要
がある。また、ＵＡＲＴインターフェースの送信では、
データレジスタに送信データが書き込まれると送信用の
クロックジェネレータが起動されるが、クロックドシリ
アルインターフェースの場合はクロックが常時出力され
てれいなければならない。さらに、クロックドシリアル
インターフェースの場合は、送信されるシリアルデータ
とクロックは同期がとれていなければならない。
【０００７】このような従来の実状に鑑み、本発明の目
的は、ＵＡＲＴインターフェースとクロックドシリアル
インターフェースの双方の機能を有するシリアルインタ
ーフェース回路を提供することにある。
的は、ＵＡＲＴインターフェースとクロックドシリアル
インターフェースの双方の機能を有するシリアルインタ
ーフェース回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、バスを介して
入力されるパラレルデータを並べ換えてＭＳＢファース
トの出力状態又はＬＳＢファーストの出力状態に切り換
えて出力するＭＳＢファースト／ＬＳＢファースト切換
手段と、上記ＭＳＢファースト／ＬＳＢファースト切換
手段を介して供給されるパラレルデータをシリアルデー
タに変換するパラレル／シリアル変換手段と、上記パラ
レル／シリアル変換手段に供給する動作クロックを発生
するクロック発生手段と、モード制御信号によりシステ
ムクロックを継続して出力する状態とシステムクロック
の出力を停止する状態に切り換え制御されるシステムク
ロック発生手段と、トリガ信号と上記システムクロック
発生手段により発生されるシステムクロックと上記モー
ド制御信号に基づいて、上記クロック発生手段の動作を
制御する制御手段とを備え、上記制御手段は、上記シス
テムクロック発生手段がシステムクロックを継続して出
力している状態で、トリガ信号が供給されると、トリガ
信号が供給された直後のシステムクロックに同期して上
記クロック発生手段による動作クロックの発生動作を開
始させ、スタートビット期間経過後に動作クロックを上
記パラレル／シリアル変換手段に供給させ、上記システ
ムクロック発生手段がシステムクロックの出力を停止し
ている状態で、トリガ信号が供給されると、トリガ信号
に同期して上記クロック発生手段による動作クロックの
発生動作を開始させ、スタートビット期間経過後に動作
クロックを上記パラレル／シリアル変換手段に供給させ
る制御を行うことを特徴とする。
入力されるパラレルデータを並べ換えてＭＳＢファース
トの出力状態又はＬＳＢファーストの出力状態に切り換
えて出力するＭＳＢファースト／ＬＳＢファースト切換
手段と、上記ＭＳＢファースト／ＬＳＢファースト切換
手段を介して供給されるパラレルデータをシリアルデー
タに変換するパラレル／シリアル変換手段と、上記パラ
レル／シリアル変換手段に供給する動作クロックを発生
するクロック発生手段と、モード制御信号によりシステ
ムクロックを継続して出力する状態とシステムクロック
の出力を停止する状態に切り換え制御されるシステムク
ロック発生手段と、トリガ信号と上記システムクロック
発生手段により発生されるシステムクロックと上記モー
ド制御信号に基づいて、上記クロック発生手段の動作を
制御する制御手段とを備え、上記制御手段は、上記シス
テムクロック発生手段がシステムクロックを継続して出
力している状態で、トリガ信号が供給されると、トリガ
信号が供給された直後のシステムクロックに同期して上
記クロック発生手段による動作クロックの発生動作を開
始させ、スタートビット期間経過後に動作クロックを上
記パラレル／シリアル変換手段に供給させ、上記システ
ムクロック発生手段がシステムクロックの出力を停止し
ている状態で、トリガ信号が供給されると、トリガ信号
に同期して上記クロック発生手段による動作クロックの
発生動作を開始させ、スタートビット期間経過後に動作
クロックを上記パラレル／シリアル変換手段に供給させ
る制御を行うことを特徴とする。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１０】本発明は、例えば図１に示すような構成の
通信端末装置１００に適用される。この通信端末装置１
００は、音声入力ブロック１０、ベースバンドブロック
２０、ＲＦブロック３０及び音声出力ブロック４０から
なる。
通信端末装置１００に適用される。この通信端末装置１
００は、音声入力ブロック１０、ベースバンドブロック
２０、ＲＦブロック３０及び音声出力ブロック４０から
なる。
【００１１】音声入力ブロック１０は、マイクロフォン
１１を介して入力される音声信号をマイクアンプ１２に
より増幅して、Ａ／Ｄ変換器１３でデジタル化すること
により得られる入力音声データをベースバンドブロック
２０に供給する。
１１を介して入力される音声信号をマイクアンプ１２に
より増幅して、Ａ／Ｄ変換器１３でデジタル化すること
により得られる入力音声データをベースバンドブロック
２０に供給する。
【００１２】この通信端末装置１００はＰＤＣ(Persona
l Digital Cellular) 方式に対応した携帯電話であっ
て、ベースバンドブロック２０は、送信側の処理系とし
て、音声入力ブロック１０から供給される入力音声デー
タについてフルレート又はハーフレートでエンコード処
理を行うエンコーダ２１と、このエンコーダ２１により
エンコードされた入力音声データが供給される畳み込み
符号化処理回路２２、この畳み込み符号化処理回路２２
により畳み込み符号化された入力音声データが供給され
るスロットインターリーブ処理回路２３を備え、スロッ
トインターリーブ処理回路２３によりスロットインター
リーブ処理を施した入力音声データを送信データとして
ＲＦブロック３０に供給するようになっている。
l Digital Cellular) 方式に対応した携帯電話であっ
て、ベースバンドブロック２０は、送信側の処理系とし
て、音声入力ブロック１０から供給される入力音声デー
タについてフルレート又はハーフレートでエンコード処
理を行うエンコーダ２１と、このエンコーダ２１により
エンコードされた入力音声データが供給される畳み込み
符号化処理回路２２、この畳み込み符号化処理回路２２
により畳み込み符号化された入力音声データが供給され
るスロットインターリーブ処理回路２３を備え、スロッ
トインターリーブ処理回路２３によりスロットインター
リーブ処理を施した入力音声データを送信データとして
ＲＦブロック３０に供給するようになっている。
【００１３】また、このベースバンドブロック２０は、
受信側の処理系として、ＲＦブロック３０から受信デー
タが供給されるスロットデインターリーブ処理回路２４
と、このスロットデインターリーブ処理回路２４により
スロットデインターリーブ処理が施された受信データが
供給される畳み込み復号処理回路２５と、この畳み込み
復号処理回路２５により畳み込み復号処理が施された受
信データについて、フルレート又はハーフレートでデコ
ード処理を行うデコーダ２６を備え、上記デコーダ２６
によるデコード出力として上記受信データを復号した音
声データを得て、この音声データを音声出力ブロック４
０に供給するようになっている。
受信側の処理系として、ＲＦブロック３０から受信デー
タが供給されるスロットデインターリーブ処理回路２４
と、このスロットデインターリーブ処理回路２４により
スロットデインターリーブ処理が施された受信データが
供給される畳み込み復号処理回路２５と、この畳み込み
復号処理回路２５により畳み込み復号処理が施された受
信データについて、フルレート又はハーフレートでデコ
ード処理を行うデコーダ２６を備え、上記デコーダ２６
によるデコード出力として上記受信データを復号した音
声データを得て、この音声データを音声出力ブロック４
０に供給するようになっている。
【００１４】また、このベースバンドブロック２０は、
ＴＤＭＡタイミングジェネレータ２８と、このＴＤＭＡ
タイミングジェネレータ２８からのタイミング信号に基
づいて上記ＲＦブロック３０に制御信号を供給するＲＦ
コントロール回路２７を備えている。
ＴＤＭＡタイミングジェネレータ２８と、このＴＤＭＡ
タイミングジェネレータ２８からのタイミング信号に基
づいて上記ＲＦブロック３０に制御信号を供給するＲＦ
コントロール回路２７を備えている。
【００１５】さらに、このベースバンドブロック２０
は、データ伝送用のブロックとして、バスを介して接続
されたＣＰＵ５１、ＲＴＣ５２、ＲＡＭ５３、ＲＯＭ５
４やユーザーブロック５５からなるＣＰＵ ＡＳＩＣ
ブロック５０を備える。さらに、上記ＣＰＵ ＡＳＩＣ
ブロック５０のバスにはフラッシュメモリ５６やＳＲ
ＡＭ５７が接続されている。
は、データ伝送用のブロックとして、バスを介して接続
されたＣＰＵ５１、ＲＴＣ５２、ＲＡＭ５３、ＲＯＭ５
４やユーザーブロック５５からなるＣＰＵ ＡＳＩＣ
ブロック５０を備える。さらに、上記ＣＰＵ ＡＳＩＣ
ブロック５０のバスにはフラッシュメモリ５６やＳＲ
ＡＭ５７が接続されている。
【００１６】そして、上記ＣＰＵ ＡＳＩＣ ブロック
５０におけるユーザーブロック５５は、図２に示すよう
に、バスに接続されたアドレスデータ入力用のＡ（９：
０）端子５５ａ、データ入出力用のＤ（７：０）端子５
５ｂ、４個のタイマー回路５５１Ａ〜５５１Ｄ、ＵＡＲ
Ｔ回路５５２、ＵＡＲＴ／クロックドシリアルインター
フェース回路５５３、ＥＥＰＲＯＭインターフェース５
５４、入力ポート部５５５、Ｋｙｅ Ｊｏｇインターフ
ェース５５６、３個の割り込み制御部５５７Ａ〜５５７
Ｃ、 出力ポート部５５８及びユニバーサルポート部５
５９を備える。また、このユーザーブロックは、システ
ムクロックＳＣＬＫが供給されるＳＣＬＫ端子５５ｃ、
ＲＴＣ５２により発生されるリアルタイムクロックＲＴ
ＣＣＬＫが供給されるＲＴＣＣＬＫ端子５５ｄ、受信デ
ータが供給されるＲＸＤ１端子５５ｅ及びＲＸＤ２端子
５５ｆ、割り込みデータが供給されＩＮＰＵＴ端子５５
ｇ、Ｋｙｅデータ又はＪｏｇデータが供給されるＫｙｅ
Ｊｏｇ端子５５ｈを備えるとともに、各割り込み制御
部５５７Ａ〜５５７Ｃからの割り込み信号を出力するＩ
ＲＱ１端子５５ｉ、ＩＲＱ２端子５５ｊ及びＩＲＱ３端
子５５ｋ、ＵＡＲＴ５５２からの送信データを出力する
ＴＸＤ１端子５５ｌ、ＵＡＲＴ／クロックドシリアルイ
ンターフェース回路５５３からの送信データを出力する
ＴＸＤ２端子５５ｍ、ＥＥＰＲＯＭインターフェース５
５４に接続されたデータ入出力用のＥＤＡＴＡ端子５５
ｎ、出力ポート部５５８に接続されたデータ出力用のＰ
（７：０）端子５５ｏ及びユニバーサルポート部５５９
に接続されたデータ入出力用のＵＰ（７：０）端子５５
ｐを備える。
５０におけるユーザーブロック５５は、図２に示すよう
に、バスに接続されたアドレスデータ入力用のＡ（９：
０）端子５５ａ、データ入出力用のＤ（７：０）端子５
５ｂ、４個のタイマー回路５５１Ａ〜５５１Ｄ、ＵＡＲ
Ｔ回路５５２、ＵＡＲＴ／クロックドシリアルインター
フェース回路５５３、ＥＥＰＲＯＭインターフェース５
５４、入力ポート部５５５、Ｋｙｅ Ｊｏｇインターフ
ェース５５６、３個の割り込み制御部５５７Ａ〜５５７
Ｃ、 出力ポート部５５８及びユニバーサルポート部５
５９を備える。また、このユーザーブロックは、システ
ムクロックＳＣＬＫが供給されるＳＣＬＫ端子５５ｃ、
ＲＴＣ５２により発生されるリアルタイムクロックＲＴ
ＣＣＬＫが供給されるＲＴＣＣＬＫ端子５５ｄ、受信デ
ータが供給されるＲＸＤ１端子５５ｅ及びＲＸＤ２端子
５５ｆ、割り込みデータが供給されＩＮＰＵＴ端子５５
ｇ、Ｋｙｅデータ又はＪｏｇデータが供給されるＫｙｅ
Ｊｏｇ端子５５ｈを備えるとともに、各割り込み制御
部５５７Ａ〜５５７Ｃからの割り込み信号を出力するＩ
ＲＱ１端子５５ｉ、ＩＲＱ２端子５５ｊ及びＩＲＱ３端
子５５ｋ、ＵＡＲＴ５５２からの送信データを出力する
ＴＸＤ１端子５５ｌ、ＵＡＲＴ／クロックドシリアルイ
ンターフェース回路５５３からの送信データを出力する
ＴＸＤ２端子５５ｍ、ＥＥＰＲＯＭインターフェース５
５４に接続されたデータ入出力用のＥＤＡＴＡ端子５５
ｎ、出力ポート部５５８に接続されたデータ出力用のＰ
（７：０）端子５５ｏ及びユニバーサルポート部５５９
に接続されたデータ入出力用のＵＰ（７：０）端子５５
ｐを備える。
【００１７】このユーザーブロック５５において、各タ
イマー回路５５１Ａ，５５１Ｂ，５５１Ｄは、ＳＣＬＫ
端子５５ｃに供給されるシステムクロックＳＣＬＫをカ
ウントすることにより各種タイミング信号を生成する。
また、タイマー回路５５１Ｃは、ＲＴＣＳＣＬＫ端子５
５ｄに供給されるリアルタイムシステムクロックＲＴＣ
ＳＣＬＫをカウントすることにより各種タイミング信号
を生成する。
イマー回路５５１Ａ，５５１Ｂ，５５１Ｄは、ＳＣＬＫ
端子５５ｃに供給されるシステムクロックＳＣＬＫをカ
ウントすることにより各種タイミング信号を生成する。
また、タイマー回路５５１Ｃは、ＲＴＣＳＣＬＫ端子５
５ｄに供給されるリアルタイムシステムクロックＲＴＣ
ＳＣＬＫをカウントすることにより各種タイミング信号
を生成する。
【００１８】ＵＡＲＴ５５２は、ＳＣＬＫ端子５５ｃに
供給されるシステムクロックに基づいて動作して、デー
タ端子Ｄ（７：０）からバスを介して入力されるパラレ
ルデータをシリアル送信データに変換してＴＸＤ１端子
５５ｌから出力する。
供給されるシステムクロックに基づいて動作して、デー
タ端子Ｄ（７：０）からバスを介して入力されるパラレ
ルデータをシリアル送信データに変換してＴＸＤ１端子
５５ｌから出力する。
【００１９】ＵＡＲＴ／クロックドシリアルインターフ
ェース回路５５３は、ＳＣＬＫ端子５５ｃに供給される
システムクロックに基づいて動作して、データ端子Ｄ
（７：０）からバスを介して入力されるパラレルデータ
をシリアル送信データに変換してＴＸＤ２端子５５ｍか
ら出力する。
ェース回路５５３は、ＳＣＬＫ端子５５ｃに供給される
システムクロックに基づいて動作して、データ端子Ｄ
（７：０）からバスを介して入力されるパラレルデータ
をシリアル送信データに変換してＴＸＤ２端子５５ｍか
ら出力する。
【００２０】割り込み制御部５５７Ａは、各タイマー回
路５５１Ａ，５５１Ｂ，５５１Ｃにより与えられる割り
込みタイミングで割り込み信号をＩＲＱ１端子５５ｉか
ら出力する。また、割り込み制御部５５７Ｂは、ＵＡＲ
Ｔ回路５５２、ＵＡＲＴ／クロックドシリアルインター
フェース回路５５３、ＥＥＰＲＯＭインターフェース５
５４、入力ポート部５５５又はＫｙｅ Ｊｏｇインター
フェース５５６により与えられる割り込みタイミングで
割り込み信号をＩＲＱ２端子５５ｉから出力する。さら
に、割り込み制御部５５７Ｃは、タイマー回路５５１Ｄ
により与えられる割り込みタイミングで割り込み信号を
ＩＲＱ３端子から出力する。
路５５１Ａ，５５１Ｂ，５５１Ｃにより与えられる割り
込みタイミングで割り込み信号をＩＲＱ１端子５５ｉか
ら出力する。また、割り込み制御部５５７Ｂは、ＵＡＲ
Ｔ回路５５２、ＵＡＲＴ／クロックドシリアルインター
フェース回路５５３、ＥＥＰＲＯＭインターフェース５
５４、入力ポート部５５５又はＫｙｅ Ｊｏｇインター
フェース５５６により与えられる割り込みタイミングで
割り込み信号をＩＲＱ２端子５５ｉから出力する。さら
に、割り込み制御部５５７Ｃは、タイマー回路５５１Ｄ
により与えられる割り込みタイミングで割り込み信号を
ＩＲＱ３端子から出力する。
【００２１】そして、このユーザーブロック５５に設け
られたＵＡＲＴ／クロックドシリアルインターフェース
回路５５３は、本発明に係るインターフェース回路であ
って、図３に示すように、上記Ｄ（７：０）端子からバ
スを介してパラレルデータが入力されるＭＳＢファース
ト／ＬＳＢファースト切換回路１と、このＭＳＢファー
スト／ＬＳＢファースト切換回路１からパラレルデータ
が供給されるパラレル／シリアル（Ｐ／Ｓ）変換回路２
と、上記Ｐ／Ｓ変換回路２にクロックを供給するクロッ
クジェネレータ３と、上記クロックジェネレータ３の動
作を制御するクロック制御回路４、システムクロックＳ
ＣＬＫを発生するシステムクロックジェネレータ５とか
らなる。
られたＵＡＲＴ／クロックドシリアルインターフェース
回路５５３は、本発明に係るインターフェース回路であ
って、図３に示すように、上記Ｄ（７：０）端子からバ
スを介してパラレルデータが入力されるＭＳＢファース
ト／ＬＳＢファースト切換回路１と、このＭＳＢファー
スト／ＬＳＢファースト切換回路１からパラレルデータ
が供給されるパラレル／シリアル（Ｐ／Ｓ）変換回路２
と、上記Ｐ／Ｓ変換回路２にクロックを供給するクロッ
クジェネレータ３と、上記クロックジェネレータ３の動
作を制御するクロック制御回路４、システムクロックＳ
ＣＬＫを発生するシステムクロックジェネレータ５とか
らなる。
【００２２】このＵＡＲＴ／クロックドシリアルインタ
ーフェース回路５５４において、ＭＳＢファースト／Ｌ
ＳＢファースト切換回路１、クロック制御回路４及びシ
ステムクロックジェネレータ５は、モード制御信号ＭＤ
２により次のように制御される。
ーフェース回路５５４において、ＭＳＢファースト／Ｌ
ＳＢファースト切換回路１、クロック制御回路４及びシ
ステムクロックジェネレータ５は、モード制御信号ＭＤ
２により次のように制御される。
【００２３】すなわち、ＭＳＢファースト／ＬＳＢファ
ースト切換回路１は、上記モード制御信号ＭＤ２がロー
レベルの状態にあるときにＬＳＢファーストの出力状態
になり、また、上記モード制御信号ＭＤ２がハイレベル
の状態にあるときにＭＳＢファーストの出力状態にな
る。
ースト切換回路１は、上記モード制御信号ＭＤ２がロー
レベルの状態にあるときにＬＳＢファーストの出力状態
になり、また、上記モード制御信号ＭＤ２がハイレベル
の状態にあるときにＭＳＢファーストの出力状態にな
る。
【００２４】また、システムクロックジェネレータ５
は、上記モード制御信号ＭＤ２がハイレベルの状態にあ
るときに、システムクロックＳＣＬＫを出力し続け、上
記モード制御信号ＭＤ２がローレベルの状態にあるとき
に、システムクロックＳＣＬＫの出力を停止する。
は、上記モード制御信号ＭＤ２がハイレベルの状態にあ
るときに、システムクロックＳＣＬＫを出力し続け、上
記モード制御信号ＭＤ２がローレベルの状態にあるとき
に、システムクロックＳＣＬＫの出力を停止する。
【００２５】そして、クロック制御回路４は、上記モー
ド制御信号ＭＤ２がローレベルの状態にあるときに、ト
リガー信号ＴＲＧによりクロックＣＬＫに基づくＰ／Ｓ
クロック生成を開始させ、スタートビット期間経過後に
Ｐ／ＳクロックＰ／ＳＣ・ＬＫを出力するように上記ク
ロックジェネレータ３を制御する。また、クロック制御
回路４は、上記モード制御信号ＭＤ２がハイレベルの状
態にあるときに、トリガー信号ＴＲＧが入力されてから
最初のシステムクロックＳＣＬＫの立ち上がりのタイミ
ングでクロックに基づくＰ／Ｓクロック生成を開始さ
せ、スタートビット期間経過後にＰ／ＳクロックＰ／Ｓ
・ＣＬＫを出力するように上記クロックジェネレータ３
を制御する。
ド制御信号ＭＤ２がローレベルの状態にあるときに、ト
リガー信号ＴＲＧによりクロックＣＬＫに基づくＰ／Ｓ
クロック生成を開始させ、スタートビット期間経過後に
Ｐ／ＳクロックＰ／ＳＣ・ＬＫを出力するように上記ク
ロックジェネレータ３を制御する。また、クロック制御
回路４は、上記モード制御信号ＭＤ２がハイレベルの状
態にあるときに、トリガー信号ＴＲＧが入力されてから
最初のシステムクロックＳＣＬＫの立ち上がりのタイミ
ングでクロックに基づくＰ／Ｓクロック生成を開始さ
せ、スタートビット期間経過後にＰ／ＳクロックＰ／Ｓ
・ＣＬＫを出力するように上記クロックジェネレータ３
を制御する。
【００２６】すなわち、このＵＡＲＴ／クロックドシリ
アルインターフェース回路５５４において、上記クロッ
ク制御回路４は、モード制御信号ＭＤ２応じて、ＭＳＢ
ファースト／ＬＳＢファースト切換回路１を切り換える
とともに、システムクロックジェネレータ５がシステム
クロックＳＣＬＫを継続して出力している状態で、トリ
ガ信号ＴＲＧが供給されると、トリガ信号ＴＲＧが供給
された直後のシステムクロックＳＣＬＫに同期してクロ
ックジェネレータ３によるＰ／ＳクロックＰ／Ｓ・ＣＬ
Ｋの発生動作を開始させ、スタートビット期間経過後に
Ｐ／ＳクロックＰ／Ｓ・ＣＬＫをＰ／Ｓ変換回路２に供
給させ、上記システムクロックジェネレータ５がシステ
ムクロックＳＣＬＫの出力を停止している状態で、トリ
ガ信号ＴＲＧが供給されると、トリガ信号ＴＲＧに同期
して上記クロックジェネレータ３によるＰ／Ｓクロック
Ｐ／Ｓ・ＣＬＫの発生動作を開始させ、スタートビット
期間経過後にＰ／ＳクロックＰ／Ｓ・ＣＬＫを上記Ｐ／
Ｓ変換回路２に供給させる制御を行う。
アルインターフェース回路５５４において、上記クロッ
ク制御回路４は、モード制御信号ＭＤ２応じて、ＭＳＢ
ファースト／ＬＳＢファースト切換回路１を切り換える
とともに、システムクロックジェネレータ５がシステム
クロックＳＣＬＫを継続して出力している状態で、トリ
ガ信号ＴＲＧが供給されると、トリガ信号ＴＲＧが供給
された直後のシステムクロックＳＣＬＫに同期してクロ
ックジェネレータ３によるＰ／ＳクロックＰ／Ｓ・ＣＬ
Ｋの発生動作を開始させ、スタートビット期間経過後に
Ｐ／ＳクロックＰ／Ｓ・ＣＬＫをＰ／Ｓ変換回路２に供
給させ、上記システムクロックジェネレータ５がシステ
ムクロックＳＣＬＫの出力を停止している状態で、トリ
ガ信号ＴＲＧが供給されると、トリガ信号ＴＲＧに同期
して上記クロックジェネレータ３によるＰ／Ｓクロック
Ｐ／Ｓ・ＣＬＫの発生動作を開始させ、スタートビット
期間経過後にＰ／ＳクロックＰ／Ｓ・ＣＬＫを上記Ｐ／
Ｓ変換回路２に供給させる制御を行う。
【００２７】このような構成のＵＡＲＴ／クロックドシ
リアルインターフェース回路５５４は、モード制御信号
ＭＤ２がローレベルの状態にあるときにＵＡＲＴとして
機能し、モード制御信号ＭＤ２がハイレベルの状態にあ
るときにクロックドシリアルインターフェースとして機
能する。
リアルインターフェース回路５５４は、モード制御信号
ＭＤ２がローレベルの状態にあるときにＵＡＲＴとして
機能し、モード制御信号ＭＤ２がハイレベルの状態にあ
るときにクロックドシリアルインターフェースとして機
能する。
【００２８】モード制御信号ＭＤ２をローレベルの状態
にして上記ＵＡＲＴ／クロックドシリアルインターフェ
ース回路５５４をＵＡＲＴとして機能させ、バスを介し
てパラレルデータ［ＡＡ］ｈを書き込み、シリアルデー
タに変換して出力する例についてのタイムチャートを図
４に示し、また、モード制御信号ＭＤ２をハイレベルの
状態にして上記ＵＡＲＴ／クロックドシリアルインター
フェース回路５５４をクロックドシリアルインターフェ
ースとして機能させ、バスを介してパラレルデータ［Ａ
Ａ］ｈを書き込み、シリアルデータに変換して出力する
例についてのタイムチャートを図５に示す。
にして上記ＵＡＲＴ／クロックドシリアルインターフェ
ース回路５５４をＵＡＲＴとして機能させ、バスを介し
てパラレルデータ［ＡＡ］ｈを書き込み、シリアルデー
タに変換して出力する例についてのタイムチャートを図
４に示し、また、モード制御信号ＭＤ２をハイレベルの
状態にして上記ＵＡＲＴ／クロックドシリアルインター
フェース回路５５４をクロックドシリアルインターフェ
ースとして機能させ、バスを介してパラレルデータ［Ａ
Ａ］ｈを書き込み、シリアルデータに変換して出力する
例についてのタイムチャートを図５に示す。
【００２９】
【発明の効果】以上のように、本発明に係るシリアルイ
ンターフェース回路では、システムクロック発生手段が
システムクロックを継続して出力している状態で、トリ
ガ信号が供給されると、トリガ信号が供給された直後の
システムクロックに同期してクロック発生手段による動
作クロックの発生動作を開始させ、スタートビット期間
経過後に動作クロックをパラレル／シリアル変換手段に
供給させ、上記システムクロック発生手段がシステムク
ロックの出力を停止している状態で、トリガ信号が供給
されると、トリガ信号に同期して上記クロック発生手段
による動作クロックの発生動作を開始させ、スタートビ
ット期間経過後に動作クロックを上記パラレル／シリア
ル変換手段に供給させる制御を制御手段により行うの
で、ＵＡＲＴインターフェースとクロックドシリアルイ
ンターフェースの双方の機能を選択的に使用することが
できる。
ンターフェース回路では、システムクロック発生手段が
システムクロックを継続して出力している状態で、トリ
ガ信号が供給されると、トリガ信号が供給された直後の
システムクロックに同期してクロック発生手段による動
作クロックの発生動作を開始させ、スタートビット期間
経過後に動作クロックをパラレル／シリアル変換手段に
供給させ、上記システムクロック発生手段がシステムク
ロックの出力を停止している状態で、トリガ信号が供給
されると、トリガ信号に同期して上記クロック発生手段
による動作クロックの発生動作を開始させ、スタートビ
ット期間経過後に動作クロックを上記パラレル／シリア
ル変換手段に供給させる制御を制御手段により行うの
で、ＵＡＲＴインターフェースとクロックドシリアルイ
ンターフェースの双方の機能を選択的に使用することが
できる。
【図面の簡単な説明】
【図１】本発明を適用した通信端末装置の構成を示すブ
ロック図である。
ロック図である。
【図２】上記通信端末装置におけるユーザーブロックの
構成を示すブロック図である。
構成を示すブロック図である。
【図３】上記ユーザーブロック内のＵＡＲＴ／クロック
ドシリアルインターフェース回路の構成を示すブロック
図である。
ドシリアルインターフェース回路の構成を示すブロック
図である。
【図４】 上記ＵＡＲＴ／クロックドシリアルインター
フェース回路をＵＡＲＴとして機能させた場合の動作例
を示すタイムチャートである。
フェース回路をＵＡＲＴとして機能させた場合の動作例
を示すタイムチャートである。
【図５】 上記ＵＡＲＴ／クロックドシリアルインター
フェース回路をクロックドシリアルインターフェースと
して機能させた場合の動作例を示すタイムチャートであ
る。
フェース回路をクロックドシリアルインターフェースと
して機能させた場合の動作例を示すタイムチャートであ
る。
【図６】 従来のＵＡＲＴインターフェース回路の構成
を示すブロック図である。
を示すブロック図である。
１ ＭＳＢファースト／ＬＳＢファースト切換回路、２
Ｐ／Ｓ変換回路、３クロックジェネレータ、４ クロ
ック制御回路、５ システムクロックジェネレータ、５
５３ ＵＡＲＴ／クロックドシリアルインターフェース
回路
Ｐ／Ｓ変換回路、３クロックジェネレータ、４ クロ
ック制御回路、５ システムクロックジェネレータ、５
５３ ＵＡＲＴ／クロックドシリアルインターフェース
回路
Claims (2)
- 【請求項１】 バスを介して入力されるパラレルデータ
を並べ換えてＭＳＢファーストの出力状態又はＬＳＢフ
ァーストの出力状態に切り換えて出力するＭＳＢファー
スト／ＬＳＢファースト切換手段と、 上記ＭＳＢファースト／ＬＳＢファースト切換手段を介
して供給されるパラレルデータをシリアルデータに変換
するパラレル／シリアル変換手段と、 上記パラレル／シリアル変換手段に供給する動作クロッ
クを発生するクロック発生手段と、 モード制御信号によりシステムクロックを継続して出力
する状態とシステムクロックの出力を停止する状態に切
り換え制御されるシステムクロック発生手段と、 トリガ信号と上記システムクロック発生手段により発生
されるシステムクロックと上記モード制御信号に基づい
て、上記クロック発生手段の動作を制御する制御手段と
を備え、 上記制御手段は、上記システムクロック発生手段がシス
テムクロックを継続して出力している状態で、トリガ信
号が供給されると、トリガ信号が供給された直後のシス
テムクロックに同期して上記クロック発生手段による動
作クロックの発生動作を開始させ、スタートビット期間
経過後に動作クロックを上記パラレル／シリアル変換手
段に供給させ、上記システムクロック発生手段がシステ
ムクロックの出力を停止している状態で、トリガ信号が
供給されると、トリガ信号に同期して上記クロック発生
手段による動作クロックの発生動作を開始させ、スター
トビット期間経過後に動作クロックを上記パラレル／シ
リアル変換手段に供給させる制御を行うことを特徴とす
るシリアルインターフェース回路。 - 【請求項２】 携帯電話におけるデータ伝送するをこと
を特徴とする請求項１記載のシリアルインターフェース
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000118560A JP2001298495A (ja) | 2000-04-14 | 2000-04-14 | シリアルインターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000118560A JP2001298495A (ja) | 2000-04-14 | 2000-04-14 | シリアルインターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001298495A true JP2001298495A (ja) | 2001-10-26 |
Family
ID=18629672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000118560A Withdrawn JP2001298495A (ja) | 2000-04-14 | 2000-04-14 | シリアルインターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001298495A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110209609A (zh) * | 2018-02-28 | 2019-09-06 | 拉碧斯半导体株式会社 | 串行接口电路、半导体装置以及串行并行转换方法 |
-
2000
- 2000-04-14 JP JP2000118560A patent/JP2001298495A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110209609A (zh) * | 2018-02-28 | 2019-09-06 | 拉碧斯半导体株式会社 | 串行接口电路、半导体装置以及串行并行转换方法 |
| CN110209609B (zh) * | 2018-02-28 | 2023-07-28 | 拉碧斯半导体株式会社 | 串行接口电路、半导体装置以及串行并行转换方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070703 |